CN110555269A - 片上系统的顶层时钟树结构 - Google Patents

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Abstract

本发明提供了一种片上系统的顶层时钟树结构，该片上系统包括多个模块，多个模块包括电源可关断模块，电源可关断模块的tap单元的输入端口为时钟信号接入端口，电源可关断模块的tap单元的第一输出端口连接至电源可关断模块的下一级模块的tap单元的输入端口，电源可关断模块的tap单元的第二输出端口为电源可关断模块的时钟树根节点，能极大的降低顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。

Description

片上系统的顶层时钟树结构
技术领域
本发明涉及集成电路低功耗设计领域，特别涉及一种片上系统的顶层时钟树结构。
背景技术
H-tree技术是集成电路设计领域的高速时钟树实现技术之一，该技术能够通过大驱动单元以及高层金属走线在大面积范围内传输时钟信号，减少时钟主干路径上的集成电路器件数量，减少时钟树主干路径上的线延迟，从而降低时钟树的总延迟。此外，该技术将时钟路径的分叉点向后移动，从而减小了片上误差(OCV，On-Chip Variation)，有利于设计性能的提高。
常见的H-tree的基本结构如图1所示：时钟信号clk传播进入设计模块(Designblock)后，通过大驱动缓冲器和电阻较小的高层宽金属线，将时钟信号传输到设计模块的中心区域；中心驱动缓冲器用高层宽金属线将信号传送至4个tap点。在时钟树生成之前，设计工具根据时序单元的物理位置综合考虑，将时序单元划分为四部分，每部分时序单元归属为相近的tap点的负载。然后以每个tap点作为根节点(root)，各自独立生成时钟树。
基于H-tree的特点，这一设计技术在规模和面积较大的设计模块的时钟树设计中以及物理设计的顶层(top)时钟树设计中有着广泛的应用。在低功耗设计中，出于尽可能降低功耗的需求，部分功能模块需要根据工作场景的不同进行关断和打开，因此需要进行动态的上电和下电。在低功耗设计中，top设计可能包含多个电压域(power domain)，top时钟有可能需要绕过一些可关断的power domain，因而将时钟树做短变的更加的困难。
图2所示为低功耗设计规划视图，包括6个模块，即Domain_0，Domain_1，Domain_2，Domain_3，Always-on_1和Always-on_2。其中，Domain_1，Domain_2，Domain_3为电源可关断模块，top模块，Domain_0，Always-on_1，Always-on_2为持续工作(always-on)模块，所有模块(block)具有共同的时钟来源。常规的多叉树时钟树实现方案中，时钟在Domain_0内分叉，在top中绕过可关断Domain_1，再传输至Domain_2、Domain_3、Always-on_1、Always-on_2。这样的物理实现方案会导致Domain_1模块的时钟延迟远大于Domain_0，而Domain_2、Domain_3、Always-on_1、Always-on_2等模块的时钟长度又会远大于Domain_1模块的时钟延迟，从而导致Domain_0与Domain_1的接口时序难以收敛，Domain_1与Domain_2、Domain_3之间的接口时序同样也难以收敛，造成顶层时钟树的整体延迟大，不利于片上系统不同模块之间接口时序的收敛及优化。
发明内容
本发明提供了一种片上系统的顶层时钟树结构，其目的是为了解决顶层时钟树的整体延迟大，不利于片上系统不同模块之间接口时序的收敛及优化的问题。
为了达到上述目的，本发明的实施例提供了一种片上系统的顶层时钟树结构，片上系统包括多个模块，所述多个模块包括电源可关断模块，所述电源可关断模块的tap单元的输入端口为时钟信号接入端口，所述电源可关断模块的tap单元的第一输出端口连接至所述电源可关断模块的下一级模块的tap单元的输入端口，所述电源可关断模块的tap单元的第二输出端口为所述电源可关断模块的时钟树根节点。
其中，所述下一级模块为持续工作模块或者电源可关断模块。
其中，所述电源可关断模块的tap单元的输入端口与外部时钟信号源的输出端口连接。
其中，所述电源可关断模块的tap单元的输入端口与所述电源可关断模块的上一级持续工作模块的tap单元的输出端口连接，或者，所述电源可关断模块的tap单元的输入端口与所述电源可关断模块的上一级电源可关断模块的tap单元的第一输出端口连接。
其中，所述电源可关断模块的tap单元的电源输入端口与一持续供电端连接。
其中，所述电源可关断模块的tap单元包括：串联连接的多个缓冲器，所述多个缓冲器包括第一缓冲器和第二缓冲器；
其中，所述第一缓冲器的输入端口为所述电源可关断模块的tap单元的输入端口，所述第一缓冲器的输出端口为所述电源可关断模块的tap单元的第一输出端口，所述第二缓冲器的输出端口为所述电源可关断模块的tap单元的第二输出端口。
其中，所述电源可关断模块的tap单元的上一行放置有第一行填充单元，所述电源可关断模块的tap单元的下一行放置有第二行填充单元，所述电源可关断模块的tap单元的左侧和右侧均放置有ENDCAP单元；
其中，所述第一行填充单元与所述多个缓冲器之间共用接地线，所述第一行填充单元远离所述多个缓冲器的一侧设有电源线，所述第二行填充单元与所述多个缓冲器之间共用电源线，所述第二行填充单元远离所述多个缓冲器的一侧设有接地线。
其中，所述电源可关断模块的tap单元与该电源可关模块的其他区域之间设有隔离区域。
其中，所述电源可关断模块的tap单元的第一输出端口通过高层低电阻的金属线连接至所述电源可关断模块的下一级模块的tap单元的输入端口。
本发明的上述方案至少有如下的有益效果：
在本发明的实施例中，通过对片上系统中电源可关断模块内的tap单元进行设计，使得能通过该tap单元的第一输出端口将时钟信号传输至该电源可关断模块的下一级模块，同时该tap单元的第二输出端口可作为该电源可关断模块的时钟树根节点，即，使得时钟信号在进入下一级模块时，不需要绕过该电源可关断模块，可直接通过该电源可关断模块tap单元的第一输出端口进入下一级模块，从而极大的降低了顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为现有技术中H-tree的基本结构示意图；
图2为现有技术中低功耗设计多叉时钟树的示意图；
图3为本发明实施例中片上系统的顶层时钟树结构的示意图；
图4为本发明实施例中电源可关断模块的tap单元的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3所示，本发明的实施例提供了一种片上系统的顶层时钟树结构，片上系统包括多个模块，所述多个模块包括电源可关断模块，所述电源可关断模块的tap单元的输入端口为时钟信号接入端口，所述电源可关断模块的tap单元的第一输出端口连接至所述电源可关断模块的下一级模块的tap单元的输入端口，所述电源可关断模块的tap单元的第二输出端口为所述电源可关断模块的时钟树根节点。
其中，在本发明的具体实施例中，上述片上系统的所有模块具有共同的时钟来源。且片上系统所包括的多个模块除了包括电源可关断模块(是指出于尽可能降低功耗的需求，需要根据工作场景的不同进行关断和打开的模块)外，还可以包括持续工作模块(即一直处于工作状态的模块)。基于此，在本发明的具体实施了中，上述下一级模块可以为持续工作模块或者电源可关断模块，具体由片上系统所要实现的功能决定。
需要说明的是，如图3所示的顶层时钟树结构中，Domain_1，Domain_2，Domain_3为电源可关断模块，top模块，Domain_0，Always-on_1，Always-on_2为持续工作(always-on)模块，图3中的圆圈表示各模块内的tap单元，clk为时钟信号。
其中，在本发明的具体实施例中，上述电源可关断模块的tap单元的输入端口可与外部时钟信号源的输出端口连接。即，电源可关断模块的时钟信号来源于外部。
当然，上述电源可关断模块的tap单元的输入端口可与所述电源可关断模块的上一级持续工作模块的tap单元的输出端口连接，或者，所述电源可关断模块的tap单元的输入端口与所述电源可关断模块的上一级电源可关断模块的tap单元的第一输出端口连接。即，电源可关断模块的时钟信号的时钟信号来源于该电源可关断模块的上一级模块(该上一级模块可以是持续工作模块，也可以是电源可关断模块)。
其中，在本发明的具体实施例中，上述电源可关断模块的tap单元的电源输入端口与一持续供电端连接，以确保在电源可关断模块的电源关断时，该电源可关断模块的tap单元的供电不会被关断，确保时钟信号的传播。
值得一提的是，在本发明的具体实施例中，通过对片上系统中电源可关断模块内的tap单元进行设计，使得能通过该tap单元的第一输出端口将时钟信号传输至该电源可关断模块的下一级模块，同时该tap单元的第二输出端口可作为该电源可关断模块的时钟树根节点，即，使得时钟信号在进入下一级模块时，不需要绕过该电源可关断模块，可直接通过该电源可关断模块tap单元的第一输出端口进入下一级模块，从而极大的降低了顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。同时还减小了OCV，有利于芯片性能的提升。
作为一优选的示例，上述电源可关断模块的tap单元的第一输出端口可通过高层低电阻的金属线连接至所述电源可关断模块的下一级模块的tap单元的输入端口，以确保片上系统能正常、稳定的运行。
其中，在本发明的具体实施例中，如图4所示，上述电源可关断模块的tap单元包括：串联连接的多个缓冲器，所述多个缓冲器包括第一缓冲器和第二缓冲器。
其中，所述第一缓冲器的输入端口为所述电源可关断模块的tap单元的输入端口，所述第一缓冲器的输出端口为所述电源可关断模块的tap单元的第一输出端口，所述第二缓冲器的输出端口为所述电源可关断模块的tap单元的第二输出端口。作为一个优选的示例，上述第一缓冲器可以为超大驱动缓冲器，第二缓冲器可以为大驱动缓冲器。
需要说明的是，在本发明的具体实施例中，当电源可关断模块中的时钟树有多个分支需求(即，需要给多个分支传输时钟信号)时，可以通过增加tap单元中缓冲器的数量来实现。即，每增加串联一个缓冲器，便能通过该缓冲器的输出端口为一分支传输时钟信号。
且在本发明的具体实施例中，如图4所示，为满足DRC规则、电源地线轨道需求等，上述电源可关断模块的tap单元的上一行放置有第一行填充单元，所述电源可关断模块的tap单元的下一行放置有第二行填充单元，所述电源可关断模块的tap单元的左侧和右侧均放置有ENDCAP单元(如图4中的ENDCAP)。
其中，所述第一行填充单元与所述多个缓冲器之间共用接地线(如图4中的VSS)，所述第一行填充单元远离所述多个缓冲器的一侧设有电源线(如图4中的VDD)，所述第二行填充单元与所述多个缓冲器之间共用电源线(如图4中的VDD)，所述第二行填充单元远离所述多个缓冲器的一侧设有接地线(如图4中的VSS)。需要说明的是，图4中的Z_T为tap单元的第一输出端口，Z_B为tap单元的第二输出端口，I为tap单元的输入端口。
具体的，在本发明的具体实施例中，在tap单元的制备过程中，上述tap单元，第一行填充单元，第二行填充单元，ENDCAP单元都具有同样的高度，都有相同宽度的电源线和地线，这些单元在放进标准单元的row中，以背靠背的方式放置，和与当前row相邻的两个row里面的单元共用电源线和地线。另，上述第一行填充单元，第二行填充单元均由填充单元(如图4中的FILLER)组成，该填充单元是与逻辑无关填充物，主要作用是把扩散层连接完整，以保证设计满足DRC规则和设计需求，并形成电源线和地线轨道。
其中，在本发明的具体实施例中，如图4所示，上述电源可关断模块的tap单元与该电源可关模块的其他区域之间设有隔离区域1，以将该tap单元与该电源可关模块的其他区域分割开来，以确保在电源可关断模块的电源关断时，该电源可关断模块的tap单元的供电不会被关断，确保时钟信号的传播。当然可以理解的是，在本发明的具体实施例中，如图4所示的tap单元也可应用于片上系统的持续工作模块，当然，持续工作模块的tap单元也可以采用目前普通的tap点。
具体的，在本发明的具体实施例中，上述顶层时钟树的设计过程可以为：以H-tree为基础，将H-tree的tap点分散于各持续工作模块(always-on)和电源可关断模块的域(domain)内部，将如图4所示的tap单元作为电源可关断模块的tap单元；然后在顶层模块(top)上实现跨模块的H-tree；top的H-tree规划完成之后，在各模块内部以top的H-tree的tap点作为时钟树的根节点，产生各自模块的时钟树，最终完成所有的时钟树设计。
在此，为证明本发明实施例的顶层时钟树能极大的降低整体延迟，提供如表1所示的实验数据。表1中包括多叉时钟树和本发明实施例中顶层时钟树结构的延迟数据，该数据能充分表明本发明实施例的顶层时钟树能极大的降低整体延迟。
表1
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种片上系统的顶层时钟树结构，片上系统包括多个模块，所述多个模块包括电源可关断模块，其特征在于，所述电源可关断模块的tap单元的输入端口为时钟信号接入端口，所述电源可关断模块的tap单元的第一输出端口连接至所述电源可关断模块的下一级模块的tap单元的输入端口，所述电源可关断模块的tap单元的第二输出端口为所述电源可关断模块的时钟树根节点。
2.根据权利要求1所述的顶层时钟树结构，其特征在于，所述下一级模块为持续工作模块或者电源可关断模块。
3.根据权利要求1所述的顶层时钟树结构，其特征在于，所述电源可关断模块的tap单元的输入端口与外部时钟信号源的输出端口连接。
4.根据权利要求1所述的顶层时钟树结构，其特征在于，
所述电源可关断模块的tap单元的输入端口与所述电源可关断模块的上一级持续工作模块的tap单元的输出端口连接，或者，所述电源可关断模块的tap单元的输入端口与所述电源可关断模块的上一级电源可关断模块的tap单元的第一输出端口连接。
5.根据权利要求1所述的顶层时钟树结构，其特征在于，所述电源可关断模块的tap单元的电源输入端口与一持续供电端连接。
6.根据权利要求1所述的顶层时钟树结构，其特征在于，所述电源可关断模块的tap单元包括：串联连接的多个缓冲器，所述多个缓冲器包括第一缓冲器和第二缓冲器；
其中，所述第一缓冲器的输入端口为所述电源可关断模块的tap单元的输入端口，所述第一缓冲器的输出端口为所述电源可关断模块的tap单元的第一输出端口，所述第二缓冲器的输出端口为所述电源可关断模块的tap单元的第二输出端口。
7.根据权利要求6所述的顶层时钟树结构，其特征在于，所述电源可关断模块的tap单元的上一行放置有第一行填充单元，所述电源可关断模块的tap单元的下一行放置有第二行填充单元，所述电源可关断模块的tap单元的左侧和右侧均放置有ENDCAP单元；
其中，所述第一行填充单元与所述多个缓冲器之间共用接地线，所述第一行填充单元远离所述多个缓冲器的一侧设有电源线，所述第二行填充单元与所述多个缓冲器之间共用电源线，所述第二行填充单元远离所述多个缓冲器的一侧设有接地线。
8.根据权利要求1所述的顶层时钟树结构，其特征在于，所述电源可关断模块的tap单元与该电源可关模块的其他区域之间设有隔离区域。
9.根据权利要求1所述的顶层时钟树结构，其特征在于，所述电源可关断模块的tap单元的第一输出端口通过高层低电阻的金属线连接至所述电源可关断模块的下一级模块的tap单元的输入端口。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555372A (zh) * 2021-06-30 2021-10-26 广芯微电子（广州）股份有限公司 一种隔断填充单元及多电压域低功耗芯片
CN114117980A (zh) * 2022-01-25 2022-03-01 飞腾信息技术有限公司 芯片设计方法、芯片设计模块、电子设备和介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486726A (en) * 1992-08-13 1996-01-23 Samsung Electronics Co., Ltd. Power-supply control system of peripheral equipment of computer
JPH1083885A (ja) * 1996-09-10 1998-03-31 Mitsubishi Heavy Ind Ltd 誘導加熱電源及びそのゲート制御信号のタイミング制御方法
CN103389952A (zh) * 2012-05-08 2013-11-13 三星电子株式会社 片上系统、操作片上系统的方法及具有片上系统的系统
CN108984806A (zh) * 2017-05-31 2018-12-11 深圳市中兴微电子技术有限公司 一种时钟树综合方法以及计算机可读存储介质
CN109388813A (zh) * 2017-08-03 2019-02-26 深圳市中兴微电子技术有限公司 一种构建用于集成电路设计的时钟树的方法及装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486726A (en) * 1992-08-13 1996-01-23 Samsung Electronics Co., Ltd. Power-supply control system of peripheral equipment of computer
JPH1083885A (ja) * 1996-09-10 1998-03-31 Mitsubishi Heavy Ind Ltd 誘導加熱電源及びそのゲート制御信号のタイミング制御方法
CN103389952A (zh) * 2012-05-08 2013-11-13 三星电子株式会社 片上系统、操作片上系统的方法及具有片上系统的系统
CN108984806A (zh) * 2017-05-31 2018-12-11 深圳市中兴微电子技术有限公司 一种时钟树综合方法以及计算机可读存储介质
CN109388813A (zh) * 2017-08-03 2019-02-26 深圳市中兴微电子技术有限公司 一种构建用于集成电路设计的时钟树的方法及装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
孙国志等: "《一种片上系统复位电路的设计》", 《电子技术应用》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555372A (zh) * 2021-06-30 2021-10-26 广芯微电子（广州）股份有限公司 一种隔断填充单元及多电压域低功耗芯片
CN114117980A (zh) * 2022-01-25 2022-03-01 飞腾信息技术有限公司 芯片设计方法、芯片设计模块、电子设备和介质

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