CN100416579C - 埋入式可切换功率环 - Google Patents

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Abstract

一种集成电路，其包含一埋入式可切换功率环，用以提供功率给排列在所述的可切换功率环(13)内部的电路模块(15.1、15.2、…、15.5)。所述的可切换功率环(13)包含一切换控制单元(20)，用以产生一开启/关闭控制信号，以及多个由开启/关闭控制信号所控制的切换功率单元(30)，用以提供一切换电流以作为所述的电路模块(15.1、15.2、…、15.5)的功率供应。所述的多个切换功率单元(30)以一环状型态排列在所述的集成电路(2’)上。

Description

埋入式可切换功率环
技术领域
本发明与一种高效功率的集成电路设计有关，尤其是，本发明与一种包含埋入式可切换功率供应的集成电路有关。此外，本发明与一种设计集成电路布局的方法有关。
背景技术
近年来，芯片系统(systems-on-chip，SoCs)的功率消耗已经成长到相当严苛的程度。目前在可携式装置上的产业发展趋势已经证明了以越来越低的功率/能量消耗来执行增强性能的需求。因此，整个系统的功率使用的最佳化以及电池的寿命最大化的追求已经产生了多种方法来智能性及动态调整一芯片上的性能以及功率消耗。
一种先前技术中的方法是以不同的电压及/或不同的时脉速率来驱动不同的芯片区域，以为了降低功率消耗。
在静态功率消耗的节制方面，随着在深次微米CMOS电路的门槛电压、信道长度以及栅极氧化层厚度的降低，在深次微米CMOS电路的漏电流将会变成所消耗功率的一大部分。因此，多重门槛电压的设计已经变成降低漏电流所必须的方法之一。随着高门槛电压(HVT)相较于正常的门槛电压(RVT)的基本上表现出具有更低的漏电流，因而使得所泄漏的功率可以藉由这样的方式而降低。然而，为了维持正常门槛电压在时间上的优势，在特定组件上使用正常门槛电压设计仍然是芯片设计上的必要手段之一。
更详细地说，在正常门槛电压与高门槛电压之间的漏电流可以随着比较的技术的一个函数而变化。举例来说，在0.13微米技术中，在正常门槛电压值设计上的漏电流是高门槛电压设计的18倍高。而到了90纳米的技术中，这个比例就变成65。而随着上述的例子，当比较90纳米技术中的正常门槛电压值设计下的漏电流与0.13微米技术下的高门槛电压值设计下的漏电流，可以发现这个比例可以达到25倍。
在先前的技术领域中，关掉集成电路上任何没有使用到的电路部分，以使得装置的静功率消耗(static power consumption)大幅降低，是另一种可能应用的策略之一。而使用外部的装置来降低一COMS电路的功率也是目前所使用的一种方法之一。如图1所示，其表示一种支持一芯片2与一功率控制装置3的印刷电路板(PCB)1。所述的功率控制装置3透过线路PWR1与PWR2而连接到所述的芯片2上的功率供应输入接脚4.1、4.2及4.3。在该芯片上，所述的功率路径分配是由延伸于所述的芯片2周围的一所谓的功率供应环5来实施。所述的功率供应环5是一个两线结构，用以提供VDD与VSS电压。集成电路上的埋入式模块6.1与6.2则藉由以一固定距离延伸整个芯片2两线的VDD/VSS连接线8来连接所述的功率供应环5。所述的芯片2的整个电路部份或其上的一部份电路将会由所述的功率控制装置3适当的进行关闭操作。
然而，外部的功率控制策略具有下列的两个缺点：从集成电路的观点来看，外加的供应输入接脚4.1、4.2及4.3会造成更大的芯片面积需求，而这样的缺点是在限制接脚的芯片设计上是非常严重的问题。而从顾客的观点来看，所述的印刷电路板1会变得更加复杂，甚至可能会需要额外的金属层，因而造成整个电路基板以及最终成品的价格上的增加。
除此之外，从先前技术中可以知道内存可以藉由埋入内部的组件而进行内部切换，而这个埋入内部的组件通常被称作“内存开关(romswitch)”，如图2所示。图2表示多个埋入式内存M1、M2、...Mn(其中n为大于1的整数)，彼此相邻的排列在一起，其中，两个内存开关(romswitch)7.1与7.2则排列在所一串行内存M1、M2、...Mn的两侧。每一内存开关(romswit ch)7.1、7.2都供以整个功率线路VDD及VSS。所述的内存开关(romswitch)7.1与7.2是由功率控制信号pwr_cntrl所控制。根据所述的功率控制信号pwr_cntrl的逻辑状态，所述的输入接线VDD连接到一输出接线VDD_MEM。所述的VSS与VDD_MEM都被引导到所述的内存M1、M2、...Mn以作为一功率供应源。因此，根据所述的功率控制信号pwr_cntrl的逻辑状态，所述的内存M1、M2、...Mn可藉由内建于所述芯片上的所述内存开关(romswitch)7.1与7.2所激活或关闭。
发明内容
因此，本发明的一个目的在于提供低成本而且在设计上更具有优势的具可切换电路块的集成电路。此外，本发明的另一目的在于提供一种计算机程序，其包含用于集成电路的设计流程开发的单元数据库，该计算机程序可支持具有最佳化功率供应结构设计以及降低功率消耗的集成电路的设计流程发展。
本发明的目的可通过本发明所公开的技术特征来达成。本发明其它的较佳具体实施例则由以下所公开的内容来达成。
本发明所提出的一种集成电路包含一埋入式可切换功率环，用以供应功率(或电源)给排列在所述的可切换功率环内的电路模块。所述的可切换功率环包含一切换控制单元，用以产生一激活/关闭控制信号；以及多个由所述的激活/关闭控制信号所控制的切换功率单元，用以提供一切换电流，以作为所述的电路模块的功率供应。所述的多个切换功率单元以及较佳者也包含在内的切换控制单元在所述的集成电路上都是排列成环状排列的。
因此，本发明的基本概念在于一种埋入式可切换功率环，其中，所述的埋入式可切换功率环可以用于从内部激活/关闭一芯片上的任何所要求的设计部份或组件(电路模块)。这样允许了这些装置上的静态功率消耗(与漏电流有关的功率消耗)达到大幅降低的效果。
除此之外，本发明结合传统的(两线式)功率环的较佳功率分布性能与所述的“内存开关(romswitch)”策略(如图2所示，不过经过改良)的内建于芯片上的功率切换设计。这个设计概念在将一传统的内存开关(romswitch)分割成切换控制单元以及切换功率单元，以提供切换功率单元的多样性以及将这些单元(多个切换功率单元以及额外的切换控制单元)以一环状排列状态而排列在所述的集成电路上。
所述的功率环设计可以在不会造成面积需求增加与设计复杂度增加的情况下完成。除此之外，所述的功率将会以相似于目前所习知的技术中，在一芯片上实施分布功率分布最佳效果的传统(两线式)功率环的一正常的方式来分布，也就是说所述功率环内部电路模块的每一侧都可以用来作为功率供应的输入侧。除此之外，所述的埋入式功率环的功率部分，也就是多个切换功率单元将会自动地根据所述的功率环的周长而调整大小。因此，若所述的功率环具有较大的面积时将会具有较强力的开关以提供足够的电流到所述的内部区域内的电流模块。
较佳者，所述的埋入式可切换功率环包含两个总体功率(电源)供应接线以及一切换功率接线，其中所述的总体功率供应接线其中之一以及所述的切换功率接线连接到所述的可切换功率环内部所排列的电路模块。所述的可切换功率接线可以是切换的VSS或切换的VDD。
所述的埋入式可切换功率环的一较基具体实施例中要求所述的两个总体功率供应接线以及所述的切换功率接线建构在所述的集成电路的两个金属层中。在这样的情况下，通常会比较希望使用较低层的金属层，而且最好是第二金属层或第三金属层。尽可能的使用较低层的金属层可以改善内部连接线对于由所述的埋入式可切换功率环所围绕的电路模块的路线方向的可分配性(也就是指接脚的可存取程度(accessibility))。
较佳者，所述的切换功率单元设计成彼此相互连接在一起。也因此，所述的埋入式可切换功率环可以设计成在所述的切换功率单元之间不需要有间隙单元或接线存在的电路布局。
较佳者，有多个埋入式可切换功率环建构于所述的集成电路上。所述的埋入式可切换功率环可以独立地开启与关闭所述的芯片上所围绕出来的区域。这样的设计允许具有最佳化降低功率消耗性能的芯片具有一弹性的且低成本的功率分配管理。
除此之外，本发明也与一种利用计算机程序来设计所述的集成电路布局的方法，其中所述的计算机程序可以用来执行单元布局设计程序以及具有一单元数据库，用以储存单元数据。所述的单元数据库标示代表一切换控制单元的一第一单元，以产生一开启/关闭控制信号；以及代表由所述的开启/关闭控制信号所控制的一第二单元，用以提供一切换电流，以提供芯片上的功率供应。所述的方法包含以一环状的方式排列所述的第二单元的步骤，较佳者，这些第二单元是排列成彼此相邻在一起。
根据所述的方法，所述的埋入式可以切换功率可以一简单而且低成本的方式来设计。另一较佳实施例中，所述的埋入式可切换功率环结构也和传统的接脚环类似。因此，通常已经存在以环状方式排列这些组件(所述的第二单元以及其它的第一单元)的演算方式。因此，传统用来设计一半导体装置的电路布局的计算机程序也可以在使用一个包含所述的第一与第二单元的单元数据库的情况下而用来布局所述的埋入式可切换功率环。
附图说明
本发明得藉由下列的较佳具体实施例配合所附加图式的详细说明，以更加了解本发明的技术特征，其中：
图1表示先前技术中一种典型的具外部功率控制的印刷电路板的功率系统；
图2表示先前技术中内存装置的一种典型的埋入式功率切换的功率系统；
图3图标说明根据本发明的一种利用埋入式功率环定义集成电路上一可切换功率区域的功率系统；
图4图标说明一种该埋入式可切换功率环的三个子块的电路构造及排列；
图5图标说明一埋入式可切换功率环的架构；
图6表示图5的功率环架构的两个子块的电路布局；
图7表示执行于一集成电路的金属层2与金属层3的一埋入式可切换功率环的图标说明；
图8表示一种用于设计流程图计算的计算机系统块图；
第9图表示一种由图8的计算机系统所执行的流程图。
具体实施方式
请参阅图3，其表示一芯片布局的平面图。如同一般所知，一系列的接点11排列在该芯片2’的周边位置上。VSS接线12a与VDD接线12b于整个芯片2’上从其中一侧延伸到另一侧。具有三条电源/接地线路的一可切换功率环13(也就是具有比标准的功率环线路更多的功率环)存在于该芯片2’上，其中该功率环的VSS线路以下标a来表示，而VDD线路则以下标b来表示。除了功率环VSS接线13a与VDD接线13b以外，所述的功率环13还具有一切换VSS接线14。
一个阶层式的实体或块被所述的可切换功率环13所隔离。所述的阶层式实体包含一个或多个功能性模块15.1、15.2、15.3、15.4电连接到VDD接线13b与切换VSS接线14。所述的功能性模块15.1、15.2、15.3、15.4埋入于集成电路2’的芯片模块或者是芯片系统(SoC)的设计中，例如内存系统、逻辑控制器、处理器核心、接口等。除此之外，所述的可切换功率环13隔离了一逻辑模块16.如同所有位于所述的可切换功率环13内部的组件，所述的逻辑模块16也藉由所述的VDD接线13b以及切换VSS接线14供以电源。
一致能信号PWR_CTRL 17(如图4所示)用来驱动/撤销所述的埋入式功率环13。在驱动的状态下，所述切换VSS接线14连接到VSS接线13a，而在撤销驱动的状态下，切换VSS接线14则切断与所述的VSS接线13a的连接。所述的致能信号PWR_CTRL 17必须由该芯片的一部份所产生，其中该部分必须维持不停地供电，也就是说该部分必须位于所述的功率环13的外部。
所述的集成电路2’可能更包含其它的功能性模块18.1、18.2以及18.3，其中这些功能性模块18.1、18.2、18.3位于所述的埋入式可切换功率环13的外侧。这些功能性模块18.1、18.2、18.3电连接到所述的VSS接线12a与所述的VDD接线12b。
值得注意的是，所述的切换接线14也可能支持切换VDD接线而不是如图3所示的切换VSS接线。在这样的情况下，所述的接线12a与所述的接线13a为VDD接线而接线12b与接线13b则为VSS接线。
图4表示所述的埋入式可切换功率环13的两个基础架构块，也就是切换控制子块20与切换功率子块30。
所述的切换控制子块20由驱动器21、反流器22、场效应晶体管23以及具反向输入24的或门所组成。所述的切换功率子块30则具有一驱动器31以及一场效应晶体管32，其中所述场效应晶体管32的栅极由所述的驱动器31的输出所控制。
根据作为所述切换控制子块输出的一切换功率控制信号25的电压等级，所述的切换功率子块30的场效应晶体管32将被管制出入(gated)或传导。假如所述的场效应晶体管32被管制的话，所述的埋入式可切换功率环13将会关闭。相反地，于传导状态下，所述的埋入式可切换功率环13将会开启。
所述的切换控制子块20以及所结合的一切换功率子块30包含一传统内存开关(ROMSWITCH)7.1、7.2的电路。从这样的内存开关(ROMSWITCH)7.1、7.2开始，本发明的构想在于将所述的切换控制子块20以及所述的切换功率子块30上的内存开关(ROMSWITCH)7.1、7.2分离以供多个切换功率子块30使用，并且利用这些多个切换功率子块30作为如图3所示的一功率环的基础组件。必须注意的是，所述的驱动器31将控制信号25从一切换功率子块引导到另一切换功率子块30。多重的切换功率子块30是需求的，以能够提供足够的电流到功率环13所隔离的这些组件15.1、15.2、15.3、15.4及16。
图5表示所述的埋入式可切换功率环的一种执行方式的具体实施例。在图5中，相等或相似的电路构件将以前面所使用的图式符号来表示。从图5中可以看出，以长方形方块来表示的切换功率子块30直接以彼此相邻的型态来排列，而在任两个切换功率子块30间并没有任何分离部位存在。除此之外，在这个实施例中，所述的切换控制子块20则直接整合于所述的埋入式功率环13中。在与先前技术中的ROMSWITHCES的概念关系上，这表示所述的切换功率子块30以及切换控制子块20必须重新设计，以使得这样的电路可以尽可能的与所需要的多个子块20、30相邻接，如图5所示。所述的功率环13随后藉由邻接这些子块20、30、30...、30或者是30、30、...30。所述的切换控制子块20随后由外部的致能信号17(PWR_CTRL)所控制。
当然，如图5所示的设计是可以弹性变化而且本发明也涵盖了具有一个或多个切换功率子块30由一个三接线的连接所取代的实施例。
图6图标说明所述的可切换功率环13架构更详细的具体电路布局。该电路布局中具有两个子块，其中这两个子块可以是切换控制子块20与切换功率子块30或者是两个都是切换功率子块30。从图6中可以明显看出，图中的连接点(接脚)13a(VSS)、13b(VDD)及14(在这里表示切换VDD)彼此间对齐排列并且彼此间直接电接触。
图7图标说明所述的埋入式可切换功率环13在一芯片布局的金属层2与金属层3的实施方式。从图中可以很明显的看出所述的埋入式可切换功率环13接线在金属层2中形成水平的接线，而在金属层3中则是形成铅直的接线。功率环内部接脚在金属层3中形成沿着铅直方向排列的接脚序列而在金属层4中则形呈沿着水平方向排列的接脚序列。在所述的芯片布局中，被引入或导出所述功率环13的信号是由，例如连接到所述接脚的连接线33、或34所负责传送。通常会尽可能在较低层形成所述功率环的连接线，以维持对所述埋入式可切换功率环所围绕的电路模块15.1、...15.5的高接脚存取性。这样确保了所述的功率环13可以只局限这些较低金属层，而使得较高金属层可以藉由连接线33、34而将信号传导跨越所述的功率环13。因此，金属层2与金属层3(也就是所述的芯片2’金属层设计中的第二及第三低的金属层)是较适合用来实施所述的金属环13。
本发明最重要的其中一个优势在于所述的芯片2’任何的设计部份或组件上的功率降低都可以由内部来实施。这样也增加了集成电路上这些可以降低功率的组件的细致度，因而不但不再需要额外的接脚，而且功率的控制策略也会因为不再需要透过与其它芯片的接口而变得更简单且更快速。而且功率激活时也会更加平顺化，以避免产生任何突发的电流值或使得芯片的电压降低而对所设计的其它工作组件造成操作时间上的冲击。
在同一芯片2’上也可能会同时排列多个埋入式可切换功率环13，而且可能是使用不同电压供应的可切换功率环。在这样的情况下，在这样的情况下，用于每一可切换功率环13的致能信号最好是由一直维持开启(备用)状态的一芯片区域上的一功率控制单元来产生不同的致能信号17。
计算器的设计流程工具以广泛地应用于设计半导体装置的电路布局。图8即表示应用于设计流程计算的一计算机系统的示意块图。简单来说，所述的计算机系统包含一处理器40、一输入装置41、一显示器42、一第一内存43、一第二内存44以及一第三内存45。所述的输入装置41、显示器42以及所述的内存42-45都连接到所述的处理器40上。集成电路的设计流程开发的计算机程序数据43a储存于所述的第一内存43中。另外，包含所有用于设计流程开发程序中所有单元的技术数据的单元数据库则储存于所述的第二内存44中。而所述的处理器40所要计算的电路布局数据(也就是说所要进行处理的数据)45a则储存于所述的第三内存45中。
所述的单元数据库44a可以是目前先前技术中的单元数据库，只不过还增加了两个额外的单元，其中，第一个额外单元为定义如图4中所述的切换控制子块20的数据，而第二个额外单元则为定义如图4中所述的切换功率子块30的数据。
如图8所示的计算机系统是用来执行如第9图所示的简单流程图。
在第一设计步骤S1中，所述的集成电路2’或芯片系统(SoC)所需要的功能利用一硬件描述语言来说明，其中最常见的即是可编程的VHDL(Very-high speed IC Hardware Description Language)语言。这样的设计层级被称为缓存器转换层级(Register Transfer Level，RTL)。在复杂的芯片系统(SoC)中，步骤S1包含所有在集成电路或芯片系统(SoC)上的模块(例如，内存、处理器核心、总线以及外围组件等)的产生。
在步骤S2中，系统的整合与合成被完成。高层级整合中的单元间调和以及电路连接清单(netlists)都被取出而且所述的电路连接清单也被合成。所述的电路连接清单是用来描述包含于被设计的集成电路上的逻辑单元以及单元连接线。
前述的步骤S1与S2都是目前所习用的技术。
而在步骤S3中，各单元的配置与接线(也就是所谓的置放位置与路线安排)都在这个步骤中实施，其中，所述的接脚环5在这个步骤中制造出来而且集成电路的功率网络也在这个步骤中完成路线安排。在这个步骤中，所述的额外单元，切换控制单元20与切换功率单元30于这个步骤中完成建置，以建立如第5-7图所示的一个或多个的埋入式可切换功率环13。因此，不需要在切换控制单元20与切换功率单元30之间及/或两个相邻的切换功率单元之间再置放间隙单元。所述的埋入式可切换功率环13可以藉由已经存在的用来置放接脚环设计中的演算值来安排且规划其路线。随后，在主要的边缘区域上的层级转换器以及提供绝缘的钳位单元以及其它的标准单元也进行位置与路线的规划。
在步骤S3完成所有的路线规划后，时间分析(步骤S4)紧接着实施，以为了用于计算最佳的电路连接清单(步骤S5)。步骤S4与步骤S5可以由任何目前先前技术中所常见的适当时间分析工具来执行。
组件符号说明
1                      印刷电路板
2                      芯片
4.1、4.2、4.3          功率供应输入接脚
5                      功率供应环
6.1、6.2               埋入式模块
8                      连接线
7.1、7.2               内存开关
M1、M2、...、Mn        内存
Pwr_cntrl              功率控制信号
VDD_MEM                输出接线
11                     接点
2’                    芯片
12a                    VSS接线
12b                    VDD接线
13                     可切换功率环
13a                    VSS接线
13b                    VDD接线
14                     切换VSS接线
16                     逻辑模块
15.1、15.2、...、15.5  电路模块
18.1、18.2、18.3       功能性模块
20                     切换控制子块
30                     切换功率子块
25                     切换功率控制信号
17、PWR_CTRL           致能信号
21                     驱动器
22                     反流器
23                     场效应晶体管
24                     或门
32                     场效应晶体管
31                     驱动器
33       接脚连接线
34       接脚连接线
43       第一内存
44       第二内存
45       第三内存
S1-S5    步骤

Claims (10)

1. 一种包含一埋入式可切换功率环的集成电路，用以提供功率至配置在所述可切换功率环(13)内的电路模块(15.1、15.1、...、15.5)，所述的可切换功率环(13)包含：
一切换控制单元(20)，用以产生一开启/关闭控制信号，以及
多个切换功率单元(30)，其由所述的开启/关闭控制信号所控制，用以提供一切换电流作为所述电路模块(15.1、15.1、...、15.5)的功率供应，其中
所述的多个切换功率单元(30)是以一环状形态排列在所述的集成电路(2’)上.
2. 如权利要求1所述的集成电路，其特征在于所述的可切换功率环(13)的切换控制单元(20)是所述的环状型态的一集成部分.
3. 如权利要求1或2所述的集成电路，其特征在于所述的埋入式可切换功率环(13)包含两个总功率接线(13a、13b)以及一切换功率接线(14)，其中所述的总功率接线(13b)中其一以及所述的切换功率接线(14)是连接到排列在所述的可切换功率环(13)内部的所述电路模块(15.1、15.1、...、15.5).
4. 如权利要求3所述的集成电路，其特征在于所述的两个总功率接线(13a、13b)以及一切换功率接线(14)建立在所述的集成电路(2’)的两个金属层中.
5. 如权利要求4所述的集成电路，其特征在于所述的两个金属层为第二层金属与第三层金属.
6. 如权利要求1所述的集成电路，其特征在于所述的切换控制单元(20)以及所述的切换功率单元(30)是设计成直接彼此相邻.
7. 如权利要求1所述的集成电路，其特征在于多个埋入式可切换功率环(13)是建构于所述的集成电路(2’)上.
8. 一种设计集成电路(2’)电路布局的方法，所述方法利用一种计算机程序(43a)以执行一单元布局设计流程以及储存单元数据的一单元数据库(44a)，其中所述的单元数据库(44a)标示了：
一第一单元，其代表一切换控制单元(20)，用以产生一开启/关闭控制信号；以及
一第二单元，其代表由所述的开启/关闭控制信号所控制的一切换功率单元(30)，用以提供一切换电流作为所述芯片上的功率供应；其中，所述的方法包含步骤：
将多个所述第二单元以一环状型态置放在所述的集成电路(2’)上.
9. 如权利要求8所述的方法，其特征在于至少部分第二单元(30)彼此相邻地排列在一起.
10. 如权利要求8或9所述的方法，其特征在于所述的第一单元(20)置放以成为所述的环状型态的集成部分.
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