JP2007173760A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

【課題】プロセス微細化による回路集積度の向上に端子数の削減が追いつかず端子数でチップサイズが決定するケースが増えている。端子数を削減する場合、電源端子を削減するケースが多い。電源端子を削減した場合、１電源端子あたりに流れる電流値は増加し、レイヤの電流許容値オーバーによる設計の後戻り、また製品完成後にエレクトロマイグレーション（ＥＭ）が発生する可能性がある。
【解決手段】半導体集積回路のレイアウト工程において、予め電流許容値をオーバーしないような電源構造で電源を作成する。また、電源作成後に許容電流値オーバーが発生した場合は許容電流値、デザインルールデータベース、電源配線密度を元に電源構造を、許容電流値をオーバーしないよう変更する。
【選択図】図１１

Description

本発明は、多層配線で構成される半導体集積回路のレイアウト設計においてエレクトロマイグレーション（ＥＭ）が発生する可能性がある箇所を特定し、ＥＭの発生可能性を低減させるレイアウトを実現する半導体集積回路の電源構造及び電源設計方法に関するものである。

従来、半導体集積回路のレイアウトにおける電源設計にて、ＩＯ端子の内側に電源ＶＤＤ及びグランドＶＳＳをペアでリング電源を作成することがあった。このときに使用するレイヤは、配線収束性を考慮して縦方向及び横方向それぞれ１つの別レイヤであった。

図１に、従来の半導体集積回路のリング電源及びＩＯ−リング電源間の電源配線構造を示す。図１によれば、ＩＯ端子領域１の内側にリング電源３及び４が構成されている。縦方向リング電源３と横方向リング電源４とはビア（コンタクト）５により互いに接続されている。ここでは内回りをＶＤＤ、外回りをＶＳＳとしているが、逆でもよい。縦方向リング電源３と電源（ＶＤＤ）供給端子２とを接続する電源配線７は、ショートを避けるため縦方向リング電源３とは異なるレイヤで構成される。同様に、横方向リング電源４と電源供給端子とを接続する電源配線６も、ショートを避けるため横方向リング電源４とは異なるレイヤで構成される。

図１で縦の電源レイヤをＭｘ、横の電源レイヤをＭｘ−１とすると、ショートを回避するため縦方向のリング電源（Ｍｘ）に接続するＩＯからの電源配線７のレイヤはＭｘ−１、横方向のリング電源（Ｍｘ−１）に接続するＩＯからの電源配線６のレイヤはＭｘとなる。

さて、レイヤ毎の電流許容値は一般に上位レイヤの方が大きく（Ｍｘ＞Ｍｘ−１）、最も電流が流れるＩＯ−リング電源間の電源配線のレイヤは上位レイヤでなくては電流許容値を越える電流が流れ、ＥＭを引き起こして断線する恐れがある（図１の７が危険箇所）。

そこで、従来は、ＩＯ−リング電源間の配線幅を太くする、ビア数を増やす等のＥＭ対策がとられてきた。

一方、プロセスの微細化に伴い各レイヤの最大配線幅は小さくなる傾向にあるため、細い電源を多数メッシュ状に作成するのが一般的であり、メッシュ及びストラップ電源のピッチは工数の面からも一律であることが一般的である（特許文献１参照）。

そうした場合、マクロの配置位置、マクロ内部の電源構造等により、十分なコンタクトが取れない部分が発生してくる。このように、十分な数のコンタクトがとれない場合もビアの電流許容値をオーバーし、ＥＭを引き起こす可能性が高くなる。

そこで、従来、ＥＭ対策用のリザーバを持つビア部分における効率的な配線設計方法も提案されている（特許文献２参照）。
特開平７−２８３３７８号公報 特開２００３−３１８２６０号公報

近年、半導体プロセスの微細化によりチップに集積される回路規模（機能）は飛躍的に大きくなっている。しかしながら、プロセス微細化による回路集積度の向上に端子数の削減が追いつかず、端子数によってチップサイズが決定するケースが増えている。

端子数を削減する場合、電源端子を削減するケースが多い。電源端子を削減した場合、出てくる課題としては電圧降下及びＥＭがある。

本発明は、電源構造によりＥＭの発生を低減させるとともに、そのために費やす工数の削減を目的とする。

上記課題を解決するために、まず第１の発明として、半導体集積回路のレイアウト工程における電源配線作成の際に、予めＩＯ−リング電源間の電源配線を最上位レイヤ（Ｍｘ）で作成し、リング電源とショートする箇所に関してはリング電源のレイヤを１つ下位のレイヤ（Ｍｘ−１）で作成するものである。

また第２の発明として、半導体集積回路のレイアウト工程における電源配線作成の際に、ペアで配線されるリング電源のＶＤＤとＶＳＳをコーナー部でクロスさせ、そのクロス箇所に電源供給ＩＯを配置することで、リング電源の構造を従来の構造から変更することなく、ＩＯ−リング電源間の電源配線を最上位レイヤ（Ｍｘ）で作成するものである。ただし、電流値によっては最上位にこだわる必要はない。

またこの構成では、更に半導体集積回路内部への電源供給を均等化させる手段も有するのが第３の発明である。

第４の発明は、半導体集積回路のレイアウト工程における電源配線作成の際に、電源供給ＩＯからリング電源へ接続する際に、電源供給ＩＯから配線を複数本分岐させてリング電源にさせることで、電流密度を分散させるものである。

第５の発明は、第４の発明の実施の際に、リング電源に接続するまで、複数の配線レイヤで配線し、かつビアで接続することで、第４の発明以上に電流密度を分散させるものである。

第６の発明は、半導体集積回路のレイアウト工程における電源配線作成の際に、電源供給ＩＯからリング電源へ接続する際に、隣接する同電位の電源配線が複数本ある場合に、リング電源へ接続するまで、隣接する同電位の電源配線をメッシュ状に接続させることで、電流密度を分散させるものである。

第７の発明は、第６の発明の実施の際に、リング電源に接続するまで、複数の配線レイヤで配線し、かつビアで接続することで、第４の発明以上に電流密度を分散させるものである。

第８の発明は、第４の発明の実施の際に、第６の発明も実施させることで、電流密度を分散させるものである。

第９の発明は、第８の発明の実施の際に、リング電源に接続するまで、複数の配線レイヤで配線し、かつビアで接続することで、第４の発明以上に電流密度を分散させるものである。

第１０の発明は、例えば従来の構造でリング電源及びＩＯ−リング電源間の電源配線を作成した際に、電流許容値を超える箇所が発生した場合、許容値に収まるように電源構造を変更する方法である。

第１１の発明は、電源配線作成工程においてまず電源配線を作成した後、予め電流許容値をチェックし電源配線上のコンタクトの数及び形状により電流許容値を越える可能性がある場合、適切なコンタクトの数及び形状を選択しコンタクトを作成することによって、ＥＭの発生を防ぐ方法である。

第１２の発明は、電源作成工程において、予め電源及びコンタクトの作成を行った後、マクロやＩＰ等の内部の電源構造とチップの一律ピッチの電源構成との接続において、意図しないコンタクトにより電流許容値を超える可能性が発生した場合、そのような箇所に対してビア数の修正や、不要であればビアを削除することにより電流許容値オーバーを回避する方法である。

第１３の発明は、第１２の発明と同じ状況が発生した場合にコンタクトの修正を行うのではなく、電流許容値に収まるコンタクト数を確保できる領域を検索し、チップの一律ピッチの電源構成を変更する方法である。

第１４の発明は、第１１〜第１３の発明を実施しても電流許容値を超える箇所が発生する場合、発生箇所の配線幅、配線長、レイヤ等を変更することにより電流許容値以内に抑え、ＥＭの発生可能性を抑制する方法である。

第１５の発明は、第１０の発明を実施する際に、予め規定している配線密度以内に配線構成を変更する方法である。

第１の発明に係る半導体集積回路のリング電源及びＩＯ−リング電源間の配線構造により、最も電流の流れる箇所のＥＭ発生確率を飛躍的に低減させることが可能である。また、この構造では配線数増等の面積ダメージもない。

また、第２の発明では、リング電源の構造を従来の構造から変更することなく、ＩＯ−リング電源間の配線レイヤを電流許容値の大きいレイヤで構成することが可能で、更にリング電源のレイヤ変更を必要とせず、ビアの個数も減るため、配線混雑を回避することもできる。

また、第３の発明では、ＥＭ抑制、配線混雑回避を伴ったまま、半導体集積回路内部に均等に電源を供給することも可能である。

また、第４の発明によれば、電源供給ＩＯからの配線がリング電源上と接続される箇所の電流密度を分散し、ＥＭ発生確率を低減させることが可能である。

また、第５の発明によれば、電源供給ＩＯからの配線がリング電源上と接続される箇所、及び電源供給ＩＯからの配線がリング電源上と接続される箇所を複数レイヤで裏打ち配線することで電流密度を分散し、第４の発明以上にＥＭ発生確率を低減させることが可能である。

また、第６の発明によれば、複数本以上連続で同電位の配線が隣接していた場合、電源供給ＩＯからの配線がリング電源に接続されるまでの配線がメッシュ状に配線されることで電流密度を分散させることで、第４の発明以上にＥＭ発生確率を低減させることが可能である。

また、第７の発明によれば、電源供給ＩＯからの配線がリング電源上と接続される箇所を複数レイヤで裏打ち配線することで、第６の発明以上にＥＭ発生確率を低減させることが可能である。

また、第８の発明によれば、電源供給ＩＯからの配線がリング電源上と接続される箇所、及び電源供給ＩＯからの配線がリング電源に接続されるまでの配線の電流密度を分散することで、第４及び第６の発明以上にＥＭ発生確率を低減させることが可能である。

また、第９の発明によれば、電源供給ＩＯからの配線がリング電源上と接続される箇所を複数レイヤで裏打ち配線することで、第８の発明以上にＥＭ発生確率を低減させることが可能である。

また、第１０の発明によれば、後工程での電流許容値違反による電源修正、配置配線のやり直し等の工数が削減される。

また、第１１の発明によれば、予めＥＭの発生可能性の高い箇所を特定して対応することで、ＥＭの抑制はもちろん、後工程での電流許容値違反による電源修正、配置配線のやり直し等の工数が削減される。

また、第１２の発明によれば、レイアウト変更に伴う電流許容値違反箇所を特定して対応することで、ＥＭの抑制はもちろん、電源修正、配置配線のやり直し等の工数が削減される。

また、第１３の発明によれば、ＥＭ抑制、マクロやＩＰ等への電源供給強化、後工程での電流許容値違反による電源修正、配置配線のやり直し等の工数が削減される。

また、第１４の発明によれば、ＥＭ抑制、マクロやＩＰ等への電源強化、後工程での電流許容値違反による電源修正、配置配線のやり直し等の工数が削減される。

また、第１５の発明によれば、後工程で確認する配線密度の規約を事前に確認するので、後戻り工程が削減される。

図２は、本発明に係る半導体集積回路のリング電源及びＩＯ−リング電源間の電源配線構造図である。図１の従来例と比較して、図１のレイヤ（Ｍｘ−１）からなるＩＯ−リング電源間の電源配線７を上位レイヤ（Ｍｘ）からなるＩＯ−リング電源間の電源配線９に変更し、上位レイヤ（Ｍｘ）からなるリング電源８とＩＯ−リング電源間の電源配線９とのショートを防ぐため、リング電源８のショートする箇所１０のレイヤをＭｘ−１に変更する。

図２の構造によれば、最も電流値の大きいＩＯ−リング電源間の箇所９を電流許容値の大きい上位レイヤで構成できるため、ＥＭの発生可能性を抑制する効果が得られる。

図３は、本発明のリング電源構造の他の例を示している。図３において、１１はＩＯ端子領域、１２は電源供給端子、１３はＶＤＤ，ＶＳＳメタルリング電源（Ｍｘ）、１４はＶＤＤ，ＶＳＳメタルリング電源（Ｍｘ−１又はＭｘ＋１）、１５は１３と１４とを接続するビア（コンタクト）、１６は電源供給端子とメタルリングとを接続する電源（Ｍｘ）である。図１の従来例と比較して、図３のコーナー部（丸破線部）でＶＤＤとＶＳＳのリング電源１３，１４を交差させ、横配線箇所はＶＤＤが外側、縦配線箇所はＶＳＳが外側を走る構成とする。ここでは、リング電源の縦配線１３を最上位レイヤ（Ｍｘ）、横配線１４を１つ下位のレイヤ（Ｍｘ−１）とし、内回りをＶＤＤ、外回りをＶＳＳとしているが、これらはもちろん逆になっても良い。

図３の構造によれば、コーナー部にリング電源１３，１４の段差が生じ、この段差の部分に合わせるように電源供給端子１２を配置することで、最も電流値の大きいＩＯ−リング電源間の配線１６を最上位レイヤ（ただし、電流値によっては最上位にこだわる必要はない）で構成することが可能となり、ＥＭの抑制効果が得られる。

図４は、本発明のリング電源構造の更に他の例を示している。図４では、ＶＤＤ及びＶＳＳの電源供給端子１２を、リング電源１３，１４の段差部分に合わせるようにコーナー部に配置する。このように配置すると、１チップの４隅から電源が供給される構成になるため、ＩＯ−リング電源間の配線１６のレイヤを最上位に保ったまま、同時に半導体集積回路内への電源を均等に供給することが可能となる。

図５〜図１０は、図１中の左辺において電源供給端子２と縦方向リング電源３とを接続する電源配線７の改善技術を示す拡大図である。

図５は、電源供給ＩＯから配線を２本へ分岐した図である。図５では、電源供給ＩＯからリング電源へ接続する際に、１対１であったものを１対２にすることで、電流が流れる経路を分散する。これにより、リング電源上に集中的に流れる電流を分散することが可能であり、ＥＭ発生確率を低減させることができる。

図６は、図５に対して、電源供給ＩＯからの配線がリング電源上と接続されるまでの部分を複数レイヤで裏打ちした図である。これにより、図５の場合より、電源供給ＩＯからの配線がリング電源上と接続されるまでの配線の許容電流密度が向上することにより、図５の場合よりＥＭ発生確率を低減させることができる。

図７は、電源供給ＩＯから同電位の配線が３本配線されている場合に、リング電源上と接続されるまでをメッシュ状に配線した図である。これにより、電源供給ＩＯからリング電源へ接続する際に、１対１で接続されていた状態より、許容電流密度が向上することにより、ＥＭ発生確率を低減させることができる。

図８は、図７に対して電源供給ＩＯからの配線がリング電源上と接続されるまでを複数レイヤで裏打ちした図である。これにより、図７の場合より、電源供給ＩＯからの配線がリング電源上と接続されるまでの配線の許容電流密度が向上することにより、図７の場合よりＥＭ発生確率を低減させることができる。

図９は、図５及び図７を組み合わせた状態の図である。電源供給ＩＯからリング電源へ接続する際に、１対１であったものを１対２にすることで、電流が流れる経路を分散させ、かつ電源供給ＩＯからの配線がリング電源上と接続されるまでをメッシュ状に配線することにより、電源供給ＩＯからリング電源へ接続する際に、１対１で接続されていた状態より、許容電流密度が向上することにより、リング電源上に集中的に流れる電流を分散することが可能であり、ＥＭ発生確率を大幅に低減させることができる。

図１０は、図９に対して電源供給ＩＯからの配線がリング電源上と接続されるまでを複数レイヤで裏打ちした図である。電源供給ＩＯからの配線がリング電源上と接続されるまでを複数レイヤで裏打ちすることにより、図９の場合より、電源供給ＩＯからの配線がリング電源上と接続されるまでの配線の許容電流密度が向上することにより、図９の場合よりＥＭ発生確率を低減させることができる。

なお、図６、図８及び図１０の場合には、複数レイヤで裏打ちされた電源配線７の層間をビア接続（不図示）する。

図１１は、本発明に係る半導体集積回路の設計フロー図である。図１１において、１７はフロアプラン作成ステップ、１８は電源作成ステップ、１９は概略配置（詳細配置）ステップ、２０はＥＭチェックステップ、２１は各レイヤ電流許容値テーブル、２２はデザインルール、２３は配線密度確認ステップ、２４は電源構造修正ステップ、５０は配線工程である。図１１によれば、ステップ１８にて初期の電源作成後、各レイヤ電流許容値テーブル２１を用いて電流許容値を越える箇所の特定を行い、当該テーブル２１及びデザインルール２２を使用して、配線密度確認ステップ２３を経て、電源構造修正ステップ２４で電流許容値、デザインルール及び配線密度を満たす電源構造の作成を実現する。以下、図１１に基づく設計方法の具体例を説明する。

図１２は、図１１のフローに従った電源設計結果の一例を示している。図１２では、ブロック、マクロ、ＩＰ等の、内部に独自の接続用電源を持つものに対する電源接続方法を示す。図１２において、２５はマクロの外枠、２６〜２９はチップのメッシュ電源又はストラップ電源、３０，３１はマクロ内部の電源パターン、３２，３３はチップの電源とマクロ内部の電源パターンとを接続するコンタクトである。

図１２によれば、マクロ及びＩＰ上に一律ピッチ４０のチップ内部用電源配線２６，２７を作成する。電源配線作成後、コンタクトを作成する前に電流許容値をオーバーするような箇所を特定し、電流許容値及びデザインルールに違反するようなコンタクトしか作成できない箇所（図１２におけるマクロ内部の電源パターン３０及び３１）にはコンタクトを作成せず、電流許容値を超えない箇所（図１２の配線２８，２９上のコンタクト３２，３３）を作成する。この方法によれば、電流許容値をオーバーしそうな箇所３０，３１を予め潰しておくため、ＥＭの発生抑制はもちろん、後工程での電流許容値違反による電源修正、配置配線のやり直し等の工数が削減できる。

図１３は図１１のフローに従った設計途中の状態を、図１４は図１１のフローに従って図１３を修正した結果をそれぞれ示している。まず、図１３に示すように、電源配線作成後、接続ポイントには予め全てコンタクトを打つ。その後、図１１のフローを適用し、電流許容値をオーバーするコンタクト３４，３５と、ＤＲＣエラーが発生するコンタクトとを削除することにより、図１４の結果を得る。この方法は、図１２の方法と比べ、レイアウトに変更が発生した場合に効果がある。レイアウト変更によりマクロ配置、電源配線方針、電流値の変化等が発生した場合、新たに電流許容値やデザインルールに違反する箇所に対して効果が得られる。

図１５は、図１１のフローに従って図１３の配線ピッチを変更した結果を示している。図１５において、４１，４２は変更後のチップ電源ピッチ、３６，３７は移動後のチップ電源、３８，３９は移動後のチップ電源に打ったコンタクトである。

前述の対策を実施しても電流許容値をオーバーする箇所がある場合、電源配線（図１３の２６，２７）の一律のピッチ（図１３の４０）を変更し、電流許容値を満足できるコンタクトを作成できる箇所にチップ側の電源配線を移動（図１５の３６，３７）する。この方法によれば、ＥＭの発生可能性が高いコンタクト（図１３の３４，３５）は存在しなくなり、同時にチップ内部用電源からマクロ及びＩＰへの電源供給を十分に図ることができる。なお、変更したチップ側の電源ピッチ４１，４２は、同じである必要はない。

図１６は、図１１のフローに従って図１５の配線幅を変更した結果を示している。前述の対策を実施しても電流許容値をオーバーする箇所がある場合、配線幅（図１５の３６，３７，２８，２９）を広げる（図１６の４３，４４）。また、配線幅を広げるとともにコンタクトの数も増やす（図１５の３８，３９から図１６の４５，４６へ）。この方法によれば、ＥＭの発生抑制、マクロやＩＰ等への供給電源強化、電流許容値違反による電源修正、配置配線のやり直し等の工数削減が可能となる。

なお、図１１のフローによれば、後工程で確認する配線密度の規約を配線密度確認ステップ２３にて事前に確認するので、後戻り工程が削減される。

以上説明してきたとおり、本発明に係る半導体集積回路及びその設計方法は、ＥＭの発生を低減させるとともに、そのために費やす工数を削減することができ、多層配線で構成される半導体集積回路及びそのレイアウト設計等に有用である。

従来の半導体集積回路におけるリング電源構造を示す平面図である。 本発明の半導体集積回路におけるリング電源構造の一例を示す平面図である。 本発明のリング電源構造の他の例を示す平面図である。 本発明のリング電源構造の更に他の例を示す平面図である。 本発明のリング電源構造の更に他の例を示す拡大平面図である。 本発明のリング電源構造の更に他の例を示す拡大平面図である。 本発明のリング電源構造の更に他の例を示す拡大平面図である。 本発明のリング電源構造の更に他の例を示す拡大平面図である。 本発明のリング電源構造の更に他の例を示す拡大平面図である。 本発明のリング電源構造の更に他の例を示す拡大平面図である。 本発明に係る半導体集積回路の設計フロー図である。 図１１のフローに従った電源設計結果の一例を示す平面図である。 図１１のフローに従った設計途中の状態を示す平面図である。 図１１のフローに従って図１３を修正した結果を示す平面図である。 図１１のフローに従って図１３の配線ピッチを変更した結果を示す平面図である。 図１１のフローに従って図９の配線幅を変更した結果を示す平面図である。

符号の説明

ＶＤＤ 電源
ＶＳＳ グランド
１ ＩＯ端子領域
２ 電源供給端子
３ ＶＤＤ、ＶＳＳメタルリング電源（Ｍｘ）
４ ＶＤＤ、ＶＳＳメタルリング電源（Ｍｘ−１又はＭｘ＋１）
５ ３と４とを接続するビア（コンタクト）
６ 電源供給端子とメタルリング電源とを接続する配線（Ｍｘ）
７ 電源供給端子とメタルリング電源とを接続する配線（Ｍｘ−１又はＭｘ＋１）
８ リング電源Ｍｘ
９ 電源供給端子とメタルリングとを接続する電源（Ｍｘ）
１０ レイヤ変更を実施したリング電源部
１１ ＩＯ端子領域
１２ 電源供給端子
１３ ＶＤＤ，ＶＳＳメタルリング電源（Ｍｘ）
１４ ＶＤＤ，ＶＳＳメタルリング電源（Ｍｘ−１又はＭｘ＋１）
１５ １３と１４とを接続するビア（コンタクト）
１６ 電源供給端子とメタルリングとを接続する電源（Ｍｘ）
１７ フロアプラン作成ステップ
１８ 電源作成ステップ
１９ 概略配置（詳細配置）ステップ
２０ ＥＭチェックステップ
２１ 各レイヤ電流許容値テーブル
２２ デザインルール
２３ 配線密度確認ステップ
２４ 電源構造修正ステップ
２５ マクロ及びＩＰの枠
２６ チップ電源１（ＶＤＤ）
２７ チップ電源１（ＶＳＳ）
２８ チップ電源２（ＶＤＤ）
２９ チップ電源２（ＶＳＳ）
３０ マクロ内電源パターン１
３１ マクロ内電源パターン２
３２ チップ電源とマクロ内電源とを接続するコンタクト（ＶＤＤ）
３３ チップ電源とマクロ内電源とを接続するコンタクト（ＶＳＳ）
３４ 電流許容値を超えるコンタクト例（ＶＳＳ）
３５ 電流許容値を超えるコンタクト例（ＶＤＤ）
３６ 移動後のチップ電源（ＶＤＤ）
３７ 移動後のチップ電源（ＶＳＳ）
３８ 移動後のチップ電源に打ったコンタクト（ＶＤＤ）
３９ 移動後のチップ電源に打ったコンタクト（ＶＳＳ）
４０ 移動前のチップ電源ピッチ
４１，４２ 移動後のチップ電源ピッチ
４３ 配線幅変更後のチップ電源（ＶＤＤ）
４４ 配線幅変更後のチップ電源（ＶＳＳ）
４５ 配線幅変更後のチップ電源に打ったコンタクト（ＶＤＤ）
４６ 配線幅変更後のチップ電源に打ったコンタクト（ＶＳＳ）
５０ 配線工程

Claims (15)

1. レイアウトでの電源設計工程において、リング（周辺）電源の１辺に複数のメタル層を使用した構造を有する半導体集積回路。
2. レイアウトでの電源設計工程において、リング電源のレイヤ変更を行わずに、電源供給源とリング電源との間を最上位レイヤで接続する構成を有する半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   チップ均等に電源を供給する構成を更に有する半導体集積回路。
4. レイアウトでの電源設計工程において、電源供給源とリング電源との間を配線する際に、電源供給源から複数本分岐してリング電源へ接続する構成を有する半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   電源供給源とリング電源との間を複数のメタル層で配線し、かつ該複数のメタル層間を複数のビアで接続する構成を有する半導体集積回路。
6. レイアウトでの電源設計工程において、電源供給源とリング電源との間を配線する際に、リング電源に接続するまでの配線を、隣接する電源配線とメッシュ状に接続する構成を有する半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   電源供給源とリング電源との間を複数のメタル層で配線し、かつ該複数のメタル層間を複数のビアで接続する構成を有する半導体集積回路。
8. レイアウトでの電源設計工程において、電源供給源とリング電源との間を配線する際に、リング電源に接続するまでの配線を、隣接する電源配線とメッシュ状に接続し、かつ複数本分岐してリング電源へ接続する構成を有する半導体集積回路。
9. 請求項８記載の半導体集積回路において、
   電源供給源とリング電源との間を複数のメタル層で配線し、かつ該複数のメタル層間を複数のビアで接続する構成を有する半導体集積回路。
10. 電源供給源（ＩＯ端子）とリング電源との間にて、電流許容値をオーバーする箇所を特定し、レイヤの電流許容値に応じて、リング電源配線を施し、ＩＯ端子からリング電源に接続する電源配線のレイヤの変更及び接続を行う半導体集積回路の設計方法。
11. 請求項１０記載の半導体集積回路の設計方法において、
    電流許容値の異なるコンタクトの形状及びビア数により、最適なコンタクトを選択し、使用する半導体集積回路の設計方法。
12. 請求項１０記載の半導体集積回路の設計方法において、
    コンタクトの電流許容値及び形状、ビア数にかかわらず電源接続を行い、電流許容値をオーバーする箇所を特定し、レイヤの電流許容値に応じてビア数の変更及び削除を行う半導体集積回路の設計方法。
13. 請求項１０記載の半導体集積回路の設計方法において、
    マクロやＩＰ等の内部に独自の電源パターンを有するブロックと、一律のピッチで生成された電源パターンを有するチップ電源との接続の際、電流許容値を越える可能性がある箇所がある場合、チップの電源ピッチを変更し安定したコンタクト数を確保できるようにする半導体集積回路の設計方法。
14. 請求項１１〜１３のいずれか１項に記載の半導体集積回路の設計方法において、
    前述の対策を実施しても電流許容値をオーバーする箇所がある場合、チップ電源の位置、幅、長さを変更し電流許容値を満足するレイアウトを実現する半導体集積回路の設計方法。
15. 請求項１０記載の半導体集積回路の設計方法において、
    ＩＯ端子からリング電源に接続する電源配線のレイヤの変更及び接続を行う際に、配線密度を考慮する半導体集積回路の設計方法。

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