JP4480484B2 - 半導体集積回路の階層化レイアウト設計方法 - Google Patents
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Description
階層設計によってフロアプランまでが行われた工程までのレイアウトの一例を、図1に示す。図1に示すレイアウトでは、IOセルの配置領域101の中に、非矩形ブロック103及び矩形ブロック104が配置され、各ブロック内では論理回路セル105及び外部端子106がそれぞれ配置されている。
本発明の第1の実施形態に係る半導体集積回路の設計方法は、この配置がされた後で、以下のような特徴的な配線設計を行う。
一般的に、トップ階層の配線処理を高速に実施することを目的として、ブロック階層配線処理工程後のブロックから、ブロックの形状及び外部端子位置を変更できないハードブロックを作成し、トップ階層に存在するブロックをハードブロックに置き換えて配線処理を実施することが行われる。この場合、ハードブロック内では、同一階層でトップ階層配線とのショートが発生しないように、ブロック内で用いている配線階層の配線禁止領域が外部端子を除く領域一面に設定されて、ハードブロック上をトップ階層配線が通過できなくしているのが一般的である。
ブロック枠を超えて配線するブロック内配線を含むブロックが存在している場合、ブロック枠外でトップ階層の配線と隣接している箇所で、互いに寄生容量及び抵抗に影響を与えている。また、反対に、トップ階層配線がブロック内を通過して配線する場合、トップ階層配線とブロック内配線とが隣接して、互いに寄生容量及び抵抗に影響を与えている。しかし、この寄生容量及び抵抗を抽出する工程は、階層別に実施される。このため、異なる階層に存在する配線との間で発生する寄生容量及び抵抗の影響が正しく抽出できず、抽出誤差を起因とするタイミングエラーが発生することがある。
なお、追加したダミー配線は、どこにも接続しないフローティングネットとなるため、グランドネットとしてグランド固定してもよい。
上記第3の実施形態で説明した手法は、ブロック枠を超えて配線し、異なる階層の配線間で互いに与えている影響を考慮した寄生容量及び抵抗を抽出する場合には有効である。しかし、異なる階層の配線処理が終了していないと、ダミー配線の元になる配線が存在しないため、ダミー配線を生成することができない。よって、異なる階層の配線処理が終了するまで、寄生容量及び抵抗を抽出できないという問題がある。
トップ階層配線領域でトップ階層配線の混雑が予想される場合、上記第1の実施形態で述べた方法でブロックからブロック枠を越えてブロック内配線がトップ階層配線領域を使用すると、トップ階層配線領域での配線混雑度が高くなり、デザインルールエラーが発生することがある。
上記第5の実施形態で説明した手法のように、ブロック内のブロック枠を越えて接続する配線を制限しただけではトップ階層の配線混雑が解消されず、トップ階層の配線領域でデザインルールエラーが発生する場合がある。
上記第6の実施形態で説明した手法のように、ブロック内の特定領域をトップ階層配線が優先使用すると、トップ階層配線領域での配線混雑を低減し、デザインルールエラーの防止はできるが、ブロック内の配線領域が不足し配線自由度が低下するため、ブロック内の配線領域でデザインルールエラーが発生する場合がある。
そこで、本発明の第7の実施形態では、上記第6の実施形態で述べた方法で配線する際に、配線混雑が予想されるトップ階層配線領域に隣接するブロック内領域、かつ、配線混雑度が低いブロック内のブロック枠周辺に限定して配線禁止領域を生成する手法を説明する。
ブロック内の論理回路セルの配置及び配置最適化は、ブロック内の外部端子位置及び配線領域の配線通過可能本数等を加味して行われるが、デザインルールを満たし、かつ、タイミング制約を満たした配線結果を得ることができる配置結果を求めて、複数ある配線経路、配線順番を何度も繰り返し試し、最良と考えられる配置結果を導き出している。しかし、ブロック内の配線領域が不足し配線混雑が発生する場合、配線混雑領域を避けて配線する必要があるため、配線が配線混雑領域を通過しないような位置に論理回路セルを配置し、迂回配線が多くなる。迂回配線が多くなると配線長が長くなり、タイミング制約を満たすことができないことが多くなるという課題がある。
図12は、本発明における半導体集積回路の設計方法の階層設計レイアウトフロー図である。以下、図12を参照して、この設計方法を説明する。なお、本発明を実施するに当たり、一般的なフラット設計レイアウト方法と同様に、全回路のフロアプラン決定を同一階層で一括して行い、論理回路セルの配置まで行っておく。
上記第9の実施形態の方法を用いて同一階層で一括して概略配線を実施した場合、論理回路セル配置領域上を通過するだけで接続せず、異なる論理回路セル配置領域で接続する概略配線が存在する。また、ブロックの論理回路セル配置領域内は、論理回路セル端子への接続が多発するため、論理回路セル端子に多い下位階層の配線混雑が発生しやすい。
102、602、802、1302、1402、1502 トップ階層配線領域
103、104、603、604、803、804、901、1001、1101、1307 ブロック
105、502、605、902、1002、1102、1104、1303、1403、1504 論理回路セル
106、404、504、606、1308、1405 外部端子
201、202、301、302、503、505〜507、607、1105、1304〜1306、1309、1310、1404、1406 配線
401、402、808、903、1003 配線禁止領域
403、501、806、1503 ブロック枠
508、510、608 ダミー配線
805 混雑予想領域
Claims (10)
- 階層化手法を用いて半導体集積回路のレイアウト設計を行う方法であって、
半導体集積回路を構成する複数の論理回路セルを、複数個のブロックに分割かつ階層化し、
前記複数個のブロックの配置を決定し、
配置された前記複数個のブロック単位で、ブロック内の配線をそれぞれ設計し、及び
前記複数個のブロック間の配線を設計し、
前記ブロック内の配線は、ブロック枠を越えて隣接する、当該ブロック内のある配線が属する階層とは異なる階層の配線領域も利用して行い、かつ当該異なる階層に設計された配線をブロック内の配線と同一階層として扱うことを特徴とする、半導体集積回路の階層化レイアウト設計方法。 - 前記異なる階層に設計された配線と同一形状及び同一階層の領域を、配線禁止領域とすることを特徴とする、請求項1に記載の半導体集積回路の階層化レイアウト設計方法。
- 前記異なる階層に設計された配線に影響を与える異なる階層の配線ダミーを生成し、その後に寄生容量及び抵抗を抽出することを特徴とする、請求項1に記載の半導体集積回路の階層化レイアウト設計方法。
- 前記異なる階層に設計された配線に影響を与える異なる階層の概略配線に基づいて、前記配線ダミーを生成することを特徴とする、請求項3に記載の半導体集積回路の階層化レイアウト設計方法。
- 前記ブロック内の配線は、前記異なる階層の特定領域に、ブロック枠を超えて当該ブロック枠と隣接して設けられる配線禁止領域を除いて設計されることを特徴とする、請求項1に記載の半導体集積回路の階層化レイアウト設計方法。
- 前記ブロック内の配線は、ブロック内にブロック枠と隣接して設けられる配線禁止領域を除いて設計されることを特徴とする、請求項1に記載の半導体集積回路の階層化レイアウト設計方法。
- 前記ブロック内の配線が完了した後に、前記配線禁止領域が前記異なる階層の配線に利用されることを特徴とする、請求項6に記載の半導体集積回路の階層化レイアウト設計方法。
- 前記配線禁止領域は、配線混雑の低いブロック枠周辺に設けられ、トップ階層の配線設計に優先的に利用されることを特徴とする、請求項7に記載の半導体集積回路の階層化レイアウト設計方法。
- 階層化手法を用いて半導体集積回路のレイアウト設計を行う方法であって、
フラット設計手法に従って、半導体集積回路を構成する複数の論理回路セルの配置及び各論理回路セル間の概略配線を実行し、
複数の論理回路セルを複数個のブロックに分割かつ階層化し、
前記概略配線の結果に基づいて、前記複数個のブロック単位でブロック内の配線をそれぞれ設計し、及び
前記概略配線の結果に基づいて、前記複数個のブロック間の配線を設計し、
前記ブロック内の配線は、ブロック枠を越えて隣接する、当該ブロック内のある配線が属する階層とは異なる階層の配線領域も利用して行い、かつ当該異なる階層に設計された配線をブロック内の配線と同一階層として扱うことを特徴とする、半導体集積回路の階層化レイアウト設計方法。 - 少なくともフラット設計手法に従って複数の論理回路セルの配置が完了した後、論理回路セルが配置されている領域内を接続することなく通過する配線に対して、下位階層での領域内通過を禁止することを特徴とする、請求項9に記載の半導体集積回路の階層化レイアウト設計方法。
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