KR20040076586A - 반도체 집적 회로 및 그 설계 방법 - Google Patents

반도체 집적 회로 및 그 설계 방법

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KR20040076586A KR1020040005613A KR20040005613A KR20040076586A KR 20040076586 A KR20040076586 A KR 20040076586A KR 1020040005613 A KR1020040005613 A KR 1020040005613A KR 20040005613 A KR20040005613 A KR 20040005613A KR 20040076586 A KR20040076586 A KR 20040076586A
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Abstract

본 발명은 설계 단계에서 물리적 블록 경계부에서의 크로스토크(cross-talk)의 영향 및 용량 추출의 정밀도를 보증할 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
반도체 집적 회로는 외부 접속 단자를 갖는 제1 경계변과 외부 접속 단자를 갖지 않는 제2 경계변을 갖는 블록과, 제1 경계변으로부터 최소 배선 간격보다 긴 소정의 거리의 범위 내에서 제1 경계변에 평행한 배선이 존재하지 않는 배선 억제 영역과, 제2 경계변으로부터 최소 배선 간격과 같은 거리에 제2 경계변에 평행하게 설치되는 쉴드 배선을 포함하는 것을 특징으로 한다.

Description

반도체 집적 회로 및 그 설계 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF DESIGNING SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 일반적으로 반도체 집적 회로의 설계 방법 및 그 방법에 의해 설계된 반도체 집적 회로에 관한 것이고, 특히 반도체 집적 회로의 계층 설계 방법에 있어서의 물리적 블록의 설계 방법 및 그 방법에 의해 설계된 반도체 집적 회로에관한 것이다.
반도체 집적 회로의 설계 단계에서는 시뮬레이션에 의해 총 지연 시간을 계산하기 위해서 각 배선 및 게이트의 지연을 확인할 필요가 있다. 이 중 배선 지연은 반도체 집적 회로의 미세화가 진행함에 따라서 전체의 지연값에 대한 지배적 요인으로 되고 있다. 따라서, 배선 간격에 관한 정보로부터 크로스토크나 배선간의 용량(capacitance)의 영향을 정확하게 추출하고, 정확한 지연값을 구하는 것이 필요하다.
한편, 반도체 집적 회로의 대규모화에 따라 지금까지와 같이 회로 전체를 한번에 레이아웃하는 단순한 설계 수법에서는 데이터 규모가 설계툴의 처리 한계를 넘게 된다. 따라서, 기능마다 분할된 물리적 블록을 개별적으로 레이아웃하고, 이들을 조합시키는 계층 설계 수법을 이용하는 경우가 증가하고 있다.
그러나 계층 설계 수법을 이용하는 경우, 레이아웃은 물리적 블록마다 따로따로 행해지기 때문에, 물리적 블록의 외측에 주목하여 크로스토크나 배선 사이에 생기는 용량의 영향을 예측할 때, 물리적 블록의 내측 영역의 배선 패턴은 알 수가 없다. 이 때문에 물리적 블록 내측 영역에 관해서는 배선 패턴이 없다고 가정하거나, 또는 물리적 블록의 내측 경계까지 배선 패턴이 있다고 가정하여 크로스토크나 배선 사이에 생기는 용량의 영향을 추출하고 있다. 또한 마찬가지로 물리적 블록의 내측 영역에 주목한 경우에는, 물리적 블록의 외측 영역의 배선 패턴이 명확하지 않다. 이 때문에 물리적 블록 외측 영역에 관해서는 배선 패턴이 없다고 가정하거나, 또는 물리적 블록의 외측 경계까지 배선 패턴이 있다고 가정하여 크로스토크나배선 사이에 생기는 용량의 영향을 추출하고 있다.
또한 배선 배치 정보를 가지고, 크로스토크 노이즈에 의한 신호 지연 등의 특성 변동을 억제할 수 있는 매크로의 작성 방법을 제공하는 종래 기술이 있다(일본 특허 공개 2002-024310호 공보). 이 방법에서는 매크로 내에 칩 레벨의 배선이 통과할 수 있는 영역을 산출하고, 그 영역의 배선 조건에 기초하여 매크로 내의 자동 배선 배치를 행하고, 배선 통과 가능 영역의 정보와 자동 배선 배치 결과를 포함하는 매크로의 라이브러리를 작성한다. 이에 따라, 칩 레벨의 배선을 배선 통과 가능 영역에 통과시킴으로써 매크로 내의 배선과 칩 레벨의 배선과의 크로스토크가 억제된다.
배선 패턴이 없다고 가정하여 크로스토크나 배선 사이에 생기는 용량의 영향을 추출한 경우, 실제로 배선 패턴이 경계 근방에 존재하지 않으면 추출 용량의 정밀도에 문제는 없다. 그러나 배선 패턴이 경계 근방에 존재하는 경우에는, 추출 용량의 정밀도가 나빠진다. 마찬가지로 배선 패턴이 경계 근방까지 존재한다고 가정하여 크로스토크나 배선 사이에 생기는 용량의 영향을 추출한 경우, 실제로 배선 패턴이 경계 근방에 존재하면 추출 용량의 정밀도에 문제는 없다. 그러나 배선 패턴이 경계 근방에 존재하지 않는 경우에는, 추출 용량의 정밀도가 나빠진다.
이에 따라 시뮬레이션의 동작과 실제의 동작이 다른 결과가 되어, 반도체 집적 회로가 동작하지 않는 문제가 발생하거나, 또한 동작한 경우라도 제조시의 수율이 저하되는 문제가 발생한다.
이것을 피하기 위해서, 예컨대 메모리 매크로 등에서는 매크로의 경계부에 매크로를 둘러싸도록 쉴드 배선을 실시하는 경우가 있다. 그러나 물리적 블록을 둘러싸도록 쉴드 배선을 설치하여 버리면, 물리적 블록 경계 근방에는 물리적 블록의 내부와 외부를 전기적으로 접속하기 위한 외부 접속 단자가 설치되어 있기 때문에 이들 단자가 쉴드 배선에 의해 전기적으로 단락되어 버린다. 이것을 피하기 위해서는 외부 단자 부근의 쉴드 배선을 삭제할 필요가 있고, 외부 접속 단자의 수가 많은 물리적 블록에 있어서는 설계 TAT(Turn Around Time)의 증대를 초래한다.
이상을 감안하여 본 발명은 설계 TAT에 영향을 주는 일없이 물리적 블록 경계부에서의 크로스토크의 영향 및 용량 추출의 정밀도를 보증할 수 있는 설계 방법, 및 그 설계 방법에 의해 설계되는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
도 1은 계층 설계 수법을 이용하지 않는 경우의 반도체 집적 회로의 개략 구성을 도시한 도면이다.
도 2는 계층 설계 수법을 이용한 경우의 반도체 집적 회로의 개략 구성을 도시한 도면이다.
도 3은 논리 모듈의 계층 구조를 도시한 도면이다.
도 4는 본 발명에 의한 물리적 블록의 구조를 도시하는 평면도이다.
도 5는 도 4의 물리적 블록의 각 영역을 확대하여 도시한 도면이다.
도 6은 본 발명에 따른 반도체 집적 회로 설계 장치의 구성의 일 형태를 도시하는 블록도이다.
도 7은 최상위 레벨의 설계 처리를 도시하는 흐름도이다.
도 8은 물리적 블록의 설계 처리를 도시하는 흐름도이다.
도 9는 최상위 레벨의 설계 처리를 도시하는 흐름도이다.
도 10은 물리적 블록의 설계 처리를 도시하는 흐름도이다.
도 11은 물리적 블록 경계 외측에 쉴드 배선 및 배선 억제 영역을 설정하는 경우의 구조를 도시하는 평면도이다.
도 12는 물리적 블록 경계 내측과 외측에 쉴드 배선 및 배선 억제 영역을 설정하는 경우의 구조를 도시하는 평면도이다.
도 13은 쉴드 배선하는 변의 결정과 쉴드 배선 및 배선 억제 영역의 설정을 하는 처리를 도시하는 흐름도이다.
도 14는 도 4에 도시하는 구조의 배선층이 적재된 경우의 반도체 집적 회로의 구조를 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 논리 모듈
11: 물리적 블록
10: 물리적 블록
21: 외부 접속 단자
22: 쉴드 배선
23: 배선 억제 영역
25: 배선
본 발명에 의한 반도체 집적 회로는 외부 접속 단자를 갖는 제1 경계변과 외부 접속 단자를 갖지 않는 제2 경계변을 갖는 블록과, 상기 제1 경계변으로부터 최소 배선 간격보다 긴 소정의 거리의 범위 내에서 상기 제1 경계변에 평행한 배선이 존재하지 않는 배선 억제 영역과, 상기 제2 경계변으로부터 최소 배선 간격과 같은 거리에 상기 제2 경계변에 평행하게 설치되는 쉴드 배선을 포함하는 것을 특징으로 한다.
본 발명에 의한 반도체 집적 회로의 설계 방법은, a) 블록 영역의 각 경계변에 관해서 외부 접속 단자를 갖는 제1 경계변인지 외부 접속 단자를 갖지 않는 제2경계변인지를 판단하고, b) 상기 제1 경계변으로부터 최소 배선 간격보다 긴 소정의 거리의 범위 내에서 상기 제1 경계변에 평행한 배선이 존재하지 않은 배선 억제 영역을 설치하며, c) 상기 제2 경계변으로부터 최소 배선 간격과 같은 거리에 상기 제2 경계변에 평행하게 쉴드 배선을 설치하는 각 단계를 포함하는 것을 특징으로 한다.
상기 반도체 집적 회로의 설계에 있어서는 물리적 블록 등의 블록에 있어서 외부 신호 접속 단자가 존재하지 않는 경계변에는 쉴드 배선을 설치하고, 외부 신호 접속 단자가 존재하는 경계변에는 경계변과 평행한 배선이 존재하지 않는 영역을 설치한다. 이에 따라, 쉴드 배선을 설치한 변에서는 항상 경계부에 배선 패턴(쉴드 배선)이 존재하는 상태가 되고, 배선 억제 영역을 설치한 변에서는 항상 경계부에 배선 패턴이 존재하지 않는 상태가 된다. 따라서, 물리적 블록 경계부 부근에서 용량 추출할 때에 항상 존재하는 배선 패턴(쉴드 배선)을 고려하여 처리할 것인지, 또는 전혀 배선 패턴의 영향을 고려하지 않고 처리할 것인지 중 어느 하나의 처리를 하는 것이 바람직하고, 추출 용량의 정밀도를 높은 정밀도로 보증할 수 있다.
또한 외부 접속 단자의 유무에 의해 쉴드 배선을 설치하는 변과 배선 억제 영역을 설치하는 변을 용이하게 구별하여 처리의 자동화를 도모함으로써 단시간에 처리를 실행하여 설계 TAT(Turn Around Time)에 대한 영향을 최소한으로 억제할 수 있다.
이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.
우선 맨 처음에 본 발명의 설계 방법을 적용하는 대상이 되는 물리적 블록에 관해서 설명한다.
물리적 블록은 계층 설계 수법을 이용한 반도체 집적 회로의 설계시에 있어서 복수로 분할된 레이아웃 영역이며, 계층 레이아웃 블록이라고도 불린다. 도 1은 계층 설계 수법을 이용하지 않는 경우의 반도체 집적 회로의 이미지를 도시한 것이다. 반도체 집적 회로의 회로는 NAND, NOR 등의 셀 및 RAM, ROM, PLL, 승산기 등의 매크로로 구성된다.
도 2는 계층 설계 수법을 이용한 경우의 반도체 집적 회로의 이미지도이다. 계층 설계시에 있어서는 상기한 셀 영역 및 매크로에 더하여, 물리적 블록이 회로 중에 존재한다. 물리적 블록의 수는 하나인 경우도 있고 복수인 경우도 있다. 또한 셀 영역이나 매크로와 같이 다른 물리적 블록이 복수 존재하는 경우도 있으며 동일한 물리적 블록이 복수 존재하는 경우도 있다. 이 물리적 블록은 각각 회로 전체(최상위 레벨)의 설계자와는 별도의 설계자가 설계하고, 회로 전체의 설계자는 이 물리적 블록을 블랙박스로서 취급하여 회로 설계를 행한다. 즉 설계시에 있어서의 물리적 블록의 취급은 매크로와 마찬가지가 된다.
실제로는, 물리적 블록은 기능마다 분할된 레이아웃 영역이기 때문에 그 내부에는 최상위 레벨과 같이 셀 영역 및 매크로를 포함한다. 이 구성에 관해서 물리적 블록의 설계자가 설계를 행하여 라이브러리화 함으로써 최상위 레벨에서는 블랙박스로서 처리하고 있다. 또한 차례대로 겹쳐 넣는 구조와 같이 물리적 블록의 속에 다시 물리적 블록을 작성하는 것도 가능하다. 그 경우의 물리적 블록의 설계시에는 최상위 레벨의 설계시와 같이 그 물리적 블록의 속에 존재하는 물리적 블록을 블랙박스로서 설계한다.
본 발명이 대상으로 하는 레이아웃 처리는 전단층의 논리 설계에 의해 얻어진 논리 회로 정보에 기초하여 회로 레이아웃을 결정하여 물리적인 마스크용 패턴을 작성하는 것으로, 논리 설계와 대비하여 물리 설계라고 불린다.
논리 설계에 있어서도 게이트 레벨의 논리 회로를 생성할 때에는 논리 모듈이라는 기능마다 분할된 회로를 계층형으로 조립하여 전체의 회로를 생성한다고 하는 형태를 취한다. 도 3은 논리 모듈의 계층 구조를 도시한 도면이다. 도 3에서 A∼H는 논리 설계시의 논리 모듈(10)을 나타내고 있다. 반도체 집적 회로의 회로 전체는 A∼D의 논리 모듈(10)로 구성되어 있고, A, B, C는 더욱 내부에 E로부터 H라는 논리 모듈(10)을 가지고 있다.
이것에 대하여 레이아웃 설계(물리 설계) 단계에서의 계층 설계에서는 이 논리 모듈과 동일한 단위로 계층을 구획하는 것이 아니라, 몇 개의 논리 모듈을 통합한 것을 하나의 레이아웃 단위로서 레이아웃을 행하거나, 서로 관련이 강한 논리 모듈에 관해서는 계층으로서 취급하지 않고 최상위 레벨로 설계를 행하거나 한다. 그와 같은 레이아웃 단위의 일례를 도시한 것이 도 3의 점선의 프레임(11)이다. 이 예에서는 A(및 이것에 포함되는 E와 F), B(및 이것에 포함되는 G), H의 3가지를 물리 계층(11)으로서 취급하고 있고, 나머지에 관해서는 최상위 레벨로 설계하도록 하고 있다.
이와 같이 레이아웃 설계시의 계층은 논리 설계시의 계층과는 다르기 때문에레이아웃 설계에서의 계층을 논리 계층에 대비시켜 물리 계층이라고 부르고, 이 물리 계층을 하나의 레이아웃 영역(블록)(11)으로서 취급한다. 본 명세서에 있어서, 이러한 레이아웃 영역(11)을 물리 계층의 블록, 즉 물리적 블록으로 표현하고 있다.
도 4는 본 발명에 의한 물리적 블록의 구조를 도시하는 평면도이다.
도 4에 있어서, 물리적 블록(20)은 외부 접속 단자(21), 쉴드 배선(22), 및 배선 억제 영역(23)을 포함한다. 또한 배선(25)은 외부 접속 단자(21)에 접속된 배선이다.
본 발명에서는 물리적 블록(20)의 경계 상, 경계의 내측, 경계의 외측, 또는 경계의 내측 및 외측에, 물리적 블록(20)을 둘러싸도록 쉴드 배선(22)을 설치한다. 도 4의 예에서는 물리적 블록(20)의 경계의 내측에 쉴드 배선(22)을 배치하고 있다. 생성되는 쉴드 배선(22)은 전원 배선 또는 컨택트부를 통해 다른 배선층의 전원 배선의 단자에 접속한다. 단, 물리적 블록(20)의 경계 근방에는 물리적 블록의 내부와 외부를 전기적으로 접속하기 위한 외부 접속 단자(21)가 설치되기 때문에 물리적 블록(20)의 전체 둘레를 쉴드 배선으로 둘러싸 버리면 외부 접속 단자(21) 또는 거기에 접속되는 배선(25)과 쉴드 배선(22)과의 사이가 전기적으로 단락되어 버린다.
그래서 외부 접속 단자(21)가 존재하는 물리적 블록 경계변에 관해서는 쉴드 배선(22)을 설치하지 않고, 배선 억제 영역(23)을 발생시킨다. 이 배선 억제 영역(23)에 있어서는 물리적 블록 경계와 평행인 배선을 금지하고, 물리적 블록의내부와 외부의 사이에서 크로스토크의 영향이나 배선 용량을 고려할 필요가 없도록 한다. 또 배선 억제 영역(23)의 크기 또는 폭에 관해서는 배선 사이의 크로스토크의 영향 또는 배선 용량을 고려하지 않을 만한 길이로 한다.
이에 따라, 쉴드 배선(22)이 설정된 변에서는 물리적 블록 경계 내측에 있는 배선과 쉴드 배선(22)과의 사이에서 크로스토크나 용량의 영향을 추출하는 것이 바람직하고, 또한 배선 억제 영역(23)이 설정된 변에서는 크로스토크나 용량의 영향을 추출할 때에 외부의 배선의 영향을 고려할 필요가 없다. 따라서, 용량 추출의 정밀도를 항상 고정밀도로 유지할 수 있다.
한편, 물리적 블록 경계 외측에 있는 배선 패턴에 관해서는 쉴드 배선(22)이 설정된 변에서는 항상 물리적 블록 경계 내측까지 배선(쉴드 배선(22))이 있는 것으로 하여 처리할 수 있으며, 또한 배선 억제 영역(23)이 설정된 변에서는 경계 근방에 배선이 없는 것으로 하여 처리할 수 있다. 따라서, 경계 내측의 경우와 같이 용량 추출의 정밀도를 항상 고정밀도로 유지할 수 있다.
실제의 레이아웃 처리시에는 배선은 배선 그리드라고 불리는 메쉬 위에 설정된 라인의 위에만 그릴 수 있으며, 또한 각 배선층마다 세로 방향 또는 가로 방향 중 어느 한 방향으로 우선적으로 그리는 규칙이 정해져 있다(이후, 우선적으로 그리는 방향을 우선 배선 방향, 그리고 직교하는 방향을 비우선 배선 방향이라고 부른다). 배선 그리드와 배선 그리드의 간격은 라이브러리에 정의된 최소 배선 간격으로 설정되어 있다. 이 최소 배선 간격은 제조상의 제약에 의해 특정 기술마다 정해진다.
여기서 관심의 대상인 배선층의 우선 배선 방향이 세로 방향이고 비우선 배선 방향이 가로 방향이라고 하면, 이 배선층의 외부 접속 단자(21)는 접속의 용이성을 고려하여 윗변 또는 아랫변에 배치된다(또는 우변 또는 좌변에 배치하는 경우에는 배선층을 변경한다). 따라서, 쉴드 배선(22)은 우변 및 좌변에 설정되고, 배선 억제 영역(23)은 윗변 및 아랫변에 설정되게 된다.
쉴드 배선(22)의 발생 위치는 물리적 블록 경계와 쉴드 배선(22)과의 사이에 다른 배선이 통할 수 없는 거리로 하면 좋다. 실제의 레이아웃에서는 배선은 배선 그리드에 따라서 그려지기 때문에 물리적 블록(20)의 최외주에 존재하는 배선 그리드 위에 쉴드 배선을 설치하는 것이 바람직하다. 도 5(a)는 도 4의 물리적 블록 경계의 영역(A1)을 확대하여 도시한 도면이다. 도면 중의 점선(28)은 배선 그리드의 위치를 나타낸다. 도 5(a)에 도시된 바와 같이, 쉴드 배선(22)은 물리적 블록(20)의 최외주에 존재하는 배선 그리드 위에 설치된다.
또한 배선 억제 영역(23)의 설정은 물리적 블록 경계로부터의 소정의 거리를 라이브러리에 규정해 두고, 이 거리 내에 존재하는 물리적 블록 경계와 평행한 배선 그리드를 삭제함으로써 실현할 수 있다. 도 5(b)는 도 4의 물리적 블록 경계의 영역(A2)을 확대하여 도시한 도면이다. 도면 중의 점선(28)이 배선 그리드의 위치를 도시한다. 도 5(b)에 도시된 바와 같이, 배선 억제 영역(23)에 있어서는 물리적 블록 경계와 평행한 방향으로 전개된 배선 그리드가 삭제되어 있다.
도 5(c)는 도 4의 물리적 블록 경계의 영역(A3)을 확대하여 도시한 도면이다. 도면 중의 점선(28)이 배선 그리드의 위치를 도시한다. 도 5(c)에 도시된 바와같이, 배선 억제 영역(23) 이외의 영역에서는 세로 방향과 가로 방향과의 양방향으로 전개하도록 배선 그리드가 설치되어 있다.
도 6은 본 발명에 따른 반도체 집적 회로 설계 장치의 구성의 일형태를 도시하는 블록도이다.
도 6의 반도체 집적 회로 설계 장치는 CPU(31), 메모리(32), 입력 장치(33), 출력 장치(34), 내부 기억 장치(35), 외부 기억 장치(36), 네트워크 인터페이스(37), 및 네트워크상의 기억 장치(38)를 포함한다. CPU(31)는 메모리(32)에 저장되는 기본 제어 프로그램에 기초하여 각 장치를 제어하는 동시에, 내부 기억 장치(35), 또는 외부 기억 장치(36), 네트워크상의 기억 장치(38) 등으로부터 메모리(32)에 로드되는 프로그램에 기초하여 본 발명에 따른 반도체 집적 회로 설계 방법을 실행한다. 입력 장치(33)는 문자, 수치, 각종 지시 등을 입력하기 위한 키보드나 마우스 등이며, 출력 장치(34)는 정보 표시나 정보 출력을 위한 디스플레이나 프린터 등이다.
내부 기억 장치(35)는 하드디스크 등이며, 외부 기억 장치(36)는 자기디스크 등이다. 또한 네트워크 인터페이스(37)를 통해 네트워크상의 기억 장치(38)에 접속되어 있다. 내부 기억 장치(35), 외부 기억 장치(36), 및 네트워크상의 기억 장치(38)에는 설계 대상인 회로에 관한 회로 정보(41), 각종 셀에 관한 정보나 파라미터를 저장한 라이브러리(42), 및 본 발명의 설계 방법을 실행하기 위한 프로그램(43)이 저장되어 있다. 이들 데이터 및 프로그램은 내부 기억 장치(35), 외부 기억 장치(36), 및 네트워크상의 기억 장치(38) 중 어느 하나의 기억 장치에 저장되어 있으면 좋지만, 각각의 기억 장치에 별개로 저장되어 있어도 된다.
이하에, 물리적 블록 경계 내측에 쉴드 배선 및 배선 억제 영역을 설정하는 경우의 처리에 관해서 설명한다.
도 7은 최상위 레벨의 설계 처리를 도시하는 흐름도이다. 도 8은 물리적 블록의 설계 처리를 도시하는 흐름도이다. 본 발명은 계층 설계를 대상으로 하고 있고, 도 7의 처리 대상이 되는 계층의 아래의 계층에 관해서 도 8의 처리가 실행된다.
도 7의 단계 ST1에서, 최상위 레벨에 있어서 제공된 게이트 레벨 네트리스트로부터 각 물리적 블록을 추출하는 작업을 행한다. 추출된 물리적 블록의 네트리스트는 물리적 블록 설계자에게 주어져, 물리적 블록의 설계자가 작업을 시작한다(도 8의 흐름도의 시작).
도 8의 단계 ST1에서, 물리적 블록의 사이즈를 결정한다. 단계 ST2에서 외부 접속 단자의 배치와 배선층을 결정한다. 단계 ST3에서, 결정된 외부 접속 단자의 위치에 관한 정보에 기초하여 쉴드 배선을 설정하는 변과 배선 억제 영역을 설정하는 변을 자동적으로 결정하고, 물리적 블록 경계 내측에 쉴드 배선 및 배선 억제 영역을 설정한다.
이후는 플로어 플랜과 배치 및 배선(Placement & Routing)을 행하고(단계 ST4), 저항·용량(RC) 추출을 행하며(단계 ST5), 추출한 RC에 기초하여 지연값을 계산하고(단계 ST6), 지연 계산의 결과가 원하는 타이밍 관계를 만족하느냐를 판단하여 레이아웃 검증 처리를 행한다(단계 ST7). 이에 따라 물리적 블록의 설계 데이터를 작성한다.
상기 처리에 있어서, 쉴드 배선이 설정된 변에서는 물리적 블록 경계 내측에 있는 배선과 쉴드 배선과의 사이에서 크로스토크의 영향이나 RC 추출을 행하면 좋다. 또한 배선 억제 영역이 설정된 변에서는 물리적 블록의 경계와 평행하게 달리는 배선은 억제되어 있기 때문에 물리적 블록 경계 내측에 물리적 블록 외부와 크로스토크나 용량에 영향을 미치게 하는 배선은 존재하지 않고, 크로스토크의 영향이나 RC 추출시에 외부 배선의 영향을 고려할 필요는 없다. 따라서 이 물리적 블록에 대하여 RC 추출을 행할 때에 RC의 정밀도를 고정밀도로 유지할 수 있다.
도 7로 되돌아가, 물리적 블록에 관해서 외부 접속 단자의 배치 및 배선층이 결정되는 단계에서, 상기 정보를 최상위 레벨로 되돌려주고, 그 정보에 기초하여 물리적 블록을 다른 매크로와 같이 블랙박스화한다(단계 ST2). 이에 따라, 블랙박스화된 물리적 블록을 다른 매크로와 완전 동일하게 취급할 수 있다. 우선 플로어 플랜과 배치 및 배선을 행하고(단계 ST3), 그 후 RC 추출을 행하며(단계 ST4), 추출한 RC에 기초하여 지연값을 계산하고(단계 ST5), 지연 계산의 결과가 원하는 타이밍 관계를 만족하느냐를 판단하여 레이아웃 검증 처리를 행한다(단계 ST6). 이에 따라 칩 전체의 설계 데이터를 작성한다.
상기 처리중인 RC 추출에 있어서 각 물리적 블록의 쉴드 배선이 설정된 변에서는 항상 물리적 블록 경계 내측까지 배선(쉴드 배선)이 있는 것으로 하여 처리할 수 있다. 또한 배선 억제 영역이 설정된 변에서는 물리적 블록의 경계와 평행하게 달리는 배선은 억제되어 있기 때문에 물리적 블록 경계 내측에 물리적 블록 외부와 크로스토크나 용량에 영향을 미치게 하는 배선은 존재하지 않고, 항상 경계 근방에는 배선이 없는 것으로 하여 처리할 수 있다. 따라서 최상위 레벨의 설계 데이터로 레이아웃후의 RC 추출을 행할 때는 변마다 배선의 유/무를 설정하여 처리함으로써 RC 추출의 정밀도를 유지할 수 있다.
이하에, 물리적 블록 경계 외측에 쉴드 배선 및 배선 억제 영역을 설정하는 경우의 처리에 관해서 설명한다.
도 9는 최상위 레벨의 설계 처리를 도시하는 흐름도이다. 도 10은 물리적 블록의 설계 처리를 도시하는 흐름도이다.
도 9의 단계 ST1에서, 최상위 레벨에 있어서 제공된 게이트 레벨 네트리스트로부터 각 물리적 블록을 추출하는 작업을 행한다. 추출된 물리적 블록의 네트리스트는 물리적 블록 설계자에게 주어져, 물리적 블록의 설계자가 작업을 시작한다(도 10의 흐름도의 스타트).
도 10의 단계 ST1에서, 물리적 블록의 사이즈를 결정한다. 단계 ST2에서 외부 접속 단자의 배치와 배선층을 결정한다. 이후, 플로어 플랜과 배치 및 배선을 행하고(단계 ST3), RC 추출을 행하며(단계 ST4), 추출한 RC에 기초하여 지연값을 계산하고(단계 ST5), 레이아웃 검증 처리를 행한다(단계 ST6). 이에 따라 물리적 블록의 설계 데이터를 작성한다.
도 9로 되돌아가, 물리적 블록에 관해서 외부 접속 단자의 배치 및 배선층이 결정한 단계에서 그 정보를 최상위 레벨로 되돌아가, 그 정보를 기초하여 물리적 블록을 다른 매크로와 같이 블랙박스화한다(단계 ST2). 외부 접속 단자의 위치에 관한 정보에 기초하여 각 물리적 블록에 관해서 쉴드 배선을 설정하는 변과 배선억제 영역을 설정하는 변을 자동적으로 결정하여, 물리적 블록 경계외측에 쉴드 배선 및 배선 억제 영역을 설정한다(단계 ST3). 그 후, 플로어 플랜과 배치 및 배선 행하고(단계 ST4), RC 추출을 행하며(단계 ST5), 추출한 RC에 기초하여 지연값을 계산하고(단계 ST6), 레이아웃 검증 처리를 행한다(단계 ST7). 이에 따라 칩 전체의 설계 데이터를 작성한다.
도 11은 물리적 블록 경계 외측에 쉴드 배선 및 배선 억제 영역을 설정하는 경우의 구조를 도시하는 평면도이다. 도 11에 있어서, 물리적 블록(20)은 외부 접속 단자(21)를 포함한다. 이 물리적 블록(20)의 외측에 쉴드 배선(22) 및 배선 억제 영역(23)이 설치된다.
상기 최상위 레벨에서의 처리에 있어서, 쉴드 배선이 설정된 변에서는 물리적 블록 경계 외측에 있는 배선과 쉴드 배선과의 사이에서 크로스토크의 영향이나 RC 추출을 행하면 좋다. 또한 배선 억제 영역이 설정된 변에서는 크로스토크의 영향이나 RC 추출시에 물리적 블록 내부의 배선의 영향을 고려할 필요는 없다. 따라서, 최상위 레벨로 RC 추출을 할 때에 RC의 정밀도를 고정밀도로 유지할 수 있다.
또한 각 물리적 블록 내부에서의 RC 추출에 있어서는, 쉴드 배선이 설정되게 되는 변에서는 항상 물리적 블록 경계 외측까지 배선(쉴드 배선)이 있는 것으로 하여 처리할 수 있다. 또한 배선 억제 영역이 설정되게 되는 변에서는 경계 근방에는 배선이 없는 것으로 하여 처리할 수 있다. 따라서, RC 추출의 정밀도를 고정밀도로 유지할 수 있다.
이하에, 물리적 블록 경계 내측과 외측과의 양방에 쉴드 배선 및 배선 억제영역을 설정하는 경우의 처리에 관해서 설명한다.
물리적 블록 경계 내측과 외측과의 양방에 쉴드 배선 및 배선 억제 영역을 설정하기 위해서는 물리적 블록 경계 외측에 쉴드 배선 및 배선 억제 영역을 설정하는 도 9의 처리 과정과, 물리적 블록 경계 내측에 쉴드 배선 및 배선 억제 영역을 설정하는 도 8의 처리 과정을 그대로 조합하여 사용하는 것이 바람직하다. 이에 따라, 도 8의 단계 ST3에 있어서 물리적 블록 경계 내측에 쉴드 배선 및 배선 억제 영역이 설정되고, 도 9의 단계 ST3에 있어서 물리적 블록 경계 외측에 쉴드 배선 및 배선 억제 영역이 설정된다. 그 이외의 처리는 전술한 처리와 마찬가지다.
도 12는 물리적 블록 경계 내측과 외측에 쉴드 배선 및 배선 억제 영역을 설정하는 경우의 구조를 도시하는 평면도이다. 도 12에 있어서, 외부 접속 단자(21)를 포함하는 물리적 블록(20)의 내측과 외측과의 양방에 쉴드 배선(22) 및 배선 억제 영역(23)이 설치된다.
이 구성에 있어서도 도 4 또는 도 11의 구성과 같이 RC 추출의 정밀도를 고정밀도로 유지할 수 있다.
도 13은 쉴드 배선하는 변의 결정과 쉴드 배선 및 배선 억제 영역의 설정을 하는 처리를 도시하는 흐름도이다. 이 처리는 도 8 또는 도 9의 단계 ST3의 처리를 상세히 도시하는 것이다.
단계 ST1에서, 라이브러리에서 각 배선층의 배선규칙을 판독한다. 단계 ST2에서, 처리 대상의 물리적 블록의 회로 정보를 판독한다. 이 회로 정보는 물리적 블록의 외부 접속 단자의 배치 위치 및 배선층에 관한 정보를 포함한다.
단계 ST3에서, 판독된 회로 정보로부터 물리적 블록 외부 접속 단자에 관한 정보를 추출하고, 각 배선층마다 물리적 블록의 어느 변에 외부 접속 단자가 있는지를 조사하여, 각 배선층마다 쉴드 배선을 설정하는 변과 배선 억제 영역을 설정하는 변을 결정한다.
단계 ST4에서, 라이브러리에서 판독한 배선 규칙에 기초하여 쉴드 배선을 발생시킨다. 쉴드 배선과 물리적 블록 경계와의 사이에 배선이 설치하면 쉴딩을 하는 의미가 없어지기 때문에 쉴드 배선의 발생 위치는 물리적 블록 경계부와 쉴드 배선과의 사이에 다른 배선이 존재할 수 없는 거리에 설정한다.
단계 ST5에서, 배선 억제 영역을 설정하는 변에 대하여 배선 억제 영역을 발생시킨다. 배선 억제 영역의 폭(물리적 블록 경계에서 배선 억제 영역 종단까지의 거리)에 관해서는 크로스토크의 영향이나 배선간 용량을 고려할 필요가 없는 거리를 미리 시뮬레이션에 의해 구하여 라이브러리에 저장해 둔다.
단계 ST6에서, 모든 배선층에 관해서 상기 처리가 종료했는지의 여부를 판단한다. NO의 경우에는 단계 ST3으로 되돌아가, 다음 배선층에 관해서 상기 처리를 실행한다. 모든 배선층에 대하여 쉴드 배선과 배선 억제 영역과의 설정이 완료하면, 단계 ST7로 진행한다. 단계 ST7에서, 쉴드 배선과 배선 억제 영역을 포함하는 회로 정보에 의해 원래의 회로 정보를 갱신한다.
이상으로 처리를 종료한다.
도 14는 도 4에 도시하는 구조의 배선층이 적재된 경우의 반도체 집적 회로의 구조를 도시한 도면이다.
도 14(a)는 제1 배선층을 도시, (b)는 제2 배선층을 도시한다. 다층 배선층 구조의 반도체 집적 회로에 있어서는 각 배선층이 적재되고, 도 14(a)에 도시하는 제1 배선층의 위에 (b)에 도시하는 제2 배선층이 거듭 설치된다. 도 14에 도시하는 예에서는 배선층마다의 우선 배선 방향은 (a)에 도시하는 제1 배선층에 있어서는 세로 방향이며, (b)에 도시하는 제2 배선층에 있어서는 가로 방향이다. 일반적으로, 세로 방향의 우선 배선 방향과 가로 방향의 우선 배선 방향이 복수의 배선층으로 교대로 반복된다.
도 14(a)에 도시한 바와 같이, 쉴드 배선(22)이 좌우변에 설치되고 배선 억제 영역(23)이 상하변에 설치되는 구성과, 도 14(b)에 도시한 바와 같이, 쉴드 배선(22)이 상하변에 설치되고 배선 억제 영역(23)이 좌우변에 설치되는 구성이 적재된다. 각 배선층에 있어서의 쉴드 배선(22) 및 배선 억제 영역(23)의 설정 방법에 관해서는 전술한 방법과 동일하다.
또 도 11 또는 도 12와 같은 구성을 다층 배선층 구조의 반도체 집적 회로에 적용할 수도 있다. 이 경우, 도 11 또는 도 12의 구성에서, 쉴드 배선(22)이 세로 방향으로 설치되고 배선 억제 영역(23)이 가로 방향에 설치되는 구성과, 쉴드 배선(22)이 가로 방향에 설치되고 배선 억제 영역이 세로 방향으로 설치되는 구성이 교대로 적재되게 된다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.
또 본 발명은 이하의 내용을 포함한다.
(부기 1) 외부 접속 단자를 갖는 제1 경계변과 외부 접속 단자를 갖지 않는 제2 경계변을 갖는 블록과,
상기 제1 경계변으로부터 제1 거리의 범위 내에서 상기 제1 경계변에 평행한 배선이 존재하지 않는 배선 억제 영역과,
상기 제2 경계변으로부터 제2 거리에 상기 제2 경계변에 평행하게 설치되는 쉴드 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 2) 상기 블록은 상기 제1 경계변 및 상기 제2 경계변의 어느 하나에 속하는 경계변에 의해 완전히 둘러싸이는 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 3) 상기 배선 억제 영역은 상기 제1 경계변의 내측에 설치되는 동시에, 상기 쉴드 배선은 상기 제2 경계변의 내측에 설치되는 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 4) 상기 배선 억제 영역은 상기 제1 경계변의 외측에 설치되는 동시에, 상기 쉴드 배선은 상기 제2 경계변의 외측에 설치되는 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 5) 상기 배선 억제 영역은 상기 제1 경계변의 내측과 외측에 설치되는 동시에, 상기 쉴드 배선은 상기 제2 경계변의 내측과 외측에 설치되는 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 6) 상기 블록은 계층화된 레이아웃 설계에 있어서 기능마다 분할된 레이아웃 영역인 물리적 블록인 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 7) 상기 제1 및 제2 경계변과 상기 배선 억제 영역 및 상기 쉴드 배선을 포함하는 제1 배선층과는 별도의 제2 배선층에 있어서 상기 블록은 외부 접속 단자를 갖는 제3 경계변과 외부 접속 단자를 갖지 않는 제4 경계변을 가지고,
상기 제3 경계변으로부터 제3 거리의 범위 내에서 상기 제3 경계변에 평행한 배선이 존재하지 않는 배선 억제 영역과,
상기 제4 경계변으로부터 제4 거리에 상기 제4 경계변에 평행하게 설치되는 쉴드 배선을 포함하는 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 8) a) 블록 영역의 각 경계변에 관해서 외부 접속 단자를 갖는 제1 경계변인지 외부 접속 단자를 갖지 않는 제2 경계변인지를 판단하고,
b) 상기 제1 경계변으로부터 제1 거리의 범위 내에서 상기 제1 경계변에 평행한 배선이 존재하지 않은 배선 억제 영역을 설치하고,
c) 상기 제2 경계변으로부터 제2 거리에 상기 제2 경계변에 평행하게 쉴드 배선을 설치하는 각 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
(부기 9) 계층화된 레이아웃 설계의 최상위 레벨에 있어서 기능마다 분할된 레이아웃 영역인 물리적 블록을 상기 블록 영역으로서 추출하는 단계를 더욱 포함하는 것을 특징으로 하는 부기 8에 기재한 반도체 집적 회로의 설계 방법.
(부기 10) 상기 단계 a) 내지 c)를 복수의 배선층의 각각에 대하여 실행하는것을 특징으로 하는 부기 8에 기재한 반도체 집적 회로의 설계 방법.
(부기 11) 상기 제1 거리는 최소 배선 간격보다 긴 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 12) 상기 제2 거리는 최소 배선 간격과 같은 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 13) 상기 제3 거리는 최소 배선 간격보다 긴 것을 특징으로 하는 부기 7에 기재한 반도체 집적 회로.
(부기 14) 상기 제4 거리는 최소 배선 간격과 같은 것을 특징으로 하는 부기 7에 기재한 반도체 집적 회로.
(부기 15) 상기 제1 거리는 최소 배선 간격보다 긴 것을 특징으로 하는 부기 8에 기재한 반도체 집적 회로의 설계 방법.
(부기 16) 상기 제2 거리는 최소 배선 간격과 같은 것을 특징으로 하는 부기 8에 기재한 반도체 집적 회로의 설계 방법.
상기 설명한 반도체 집적 회로의 설계에 있어서는, 물리적 블록에 있어서 외부 신호 접속 단자가 존재하지 않는 경계변에는 쉴드 배선을 설치하고, 외부 신호 접속 단자가 존재하는 경계변에는 경계변과 평행한 배선이 존재하지 않는 영역을 설치한다. 이에 따라, 쉴드 배선을 설치한 변에서는 항상 경계부에 배선 패턴(쉴드 배선)이 존재한다고 하는 상태를 발생하고, 배선 억제 영역을 설치한 변에서는 항상 경계부에 배선 패턴이 존재하지 않는다고 하는 상태를 발생한다. 따라서, 물리적 블록 경계부 부근에서 용량 추출할 때에, 항상 존재하는 배선 패턴(쉴드 배선)을 고려하여 처리하거나, 또는 전혀 배선 패턴의 영향을 무시하여 처리하는 것 중의 어느 하나의 처리를 행하면 되고, 추출 용량의 정밀도를 높은 정밀도로 보증할 수 있다.
또한 외부 접속 단자의 유무에 의해 쉴드 배선을 설치하는 변과 배선 억제 영역을 설치하는 변을 용이하게 구별하여 처리의 자동화를 도모함으로써 단시간에 처리를 실행하여 설계 TAT(Turn Around Time)에의 영향을 최소한으로 억제할 수 있다.

Claims (10)

  1. 외부 접속 단자를 갖는 제1 경계변과 외부 접속 단자를 갖지 않는 제2 경계변을 갖는 블록과,
    상기 제1 경계변으로부터 제1 거리의 범위 내에서 상기 제1 경계변에 평행한 배선이 존재하지 않는 배선 억제 영역과,
    상기 제2 경계변으로부터 제2 거리에 상기 제2 경계변에 평행하게 설치되는 쉴드 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 블록은 상기 제1 경계변 및 상기 제2 경계변의 어느 하나에 속하는 경계변에 의해 완전히 둘러싸이는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 배선 억제 영역은 상기 제1 경계변의 내측에 설치되는 동시에, 상기 쉴드 배선은 상기 제2 경계변의 내측에 설치되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 배선 억제 영역은 상기 제1 경계변의 외측에 설치되는 동시에, 상기 쉴드 배선은 상기 제2 경계변의 외측에 설치되는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 배선 억제 영역은 상기 제1 경계변의 내측 및 외측에 설치되는 동시에, 상기 쉴드 배선은 상기 제2 경계변의 내측 및 외측에 설치되는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서, 상기 블록은 계층화된 레이아웃 설계에 있어서 기능마다 분할된 레이아웃 영역인 물리적 블록인 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항에 있어서, 상기 제1 및 제2 경계변과 상기 배선 억제 영역 및 상기 쉴드 배선을 포함하는 제1 배선층과는 별도의 제2 배선층에 있어서 상기 블록은 외부 접속 단자를 갖는 제3 경계변과 외부 접속 단자를 갖지 않는 제4 경계변을 가지고,
    상기 제3 경계변으로부터 제3 거리의 범위 내에서 상기 제3 경계변에 평행한 배선이 존재하지 않는 배선 억제 영역과,
    상기 제4 경계변으로부터 제4 거리에 상기 제4 경계변에 평행하게 설치되는 쉴드 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  8. a) 블록 영역의 각 경계변에 관해서 외부 접속 단자를 갖는 제1 경계변인지 외부 접속 단자를 갖지 않는 제2 경계변인지를 판단하고,
    b) 상기 제1 경계변으로부터 제1 거리의 범위 내에서 상기 제1 경계변에 평행한 배선이 존재하지 않는 배선 억제 영역을 설치하며,
    c) 상기 제2 경계변으로부터 제2 거리에 상기 제2 경계변에 평행하게 쉴드 배선을 설치하는 각 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  9. 제8항에 있어서, 계층화된 레이아웃 설계의 최상위 레벨에 있어서 기능마다 분할된 레이아웃 영역인 물리적 블록을 상기 블록 영역으로서 추출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  10. 제8항에 있어서, 상기 단계 a) 내지 c)를 복수의 배선층의 각각에 대하여 실행하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
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