JP5326360B2 - 配線レイアウト方法及び配線レイアウト装置 - Google Patents

Description

この発明は、複数の配線層を備えた半導体装置の配線層をレイアウトするレイアウト装置に関するものである。

近年、半導体集積回路装置は大規模化及び高集積化が進められ、設計データのデータ量が多くなってきている。そのため、半導体集積回路装置のレイアウト設計に要する作業時間が長くなる傾向にあり、その作業時間を短縮する技術が要求されている。

また、半導体集積回路装置は、微細化にともなって配線層の多層化が促進され、異なる配線層で同一ノードとなる配線間における配線抵抗の増大が懸念されている。
配線抵抗の増加は、ノードの電圧降下を引き起こし、特に大電流が流れる部分では電圧降下が大きくなり、誤動作の原因となるため無視できない。このため、配線抵抗を低減するようなレイアウト設計を行なう必要がある。

従来、半導体集積回路のレイアウト設計では、ネットドリブンツールを用いた環境でのコンタクトビアの自動発生は既存の技術であり、生成されたレイアウトデータはレイアウト検証ツールにより各種検証が行われる。

特許文献１には、寄生容量による遅延の大きい配線を抽出し、その配線の配線幅を他の配線との間隔が設計ルールに違反しない範囲で自動的に拡幅するレイアウト方法が開示されている。

特許文献２には、設計ルール違反となったコンタクトビアを検出し、そのコンタクトビアに関連する配線レイアウトを変更して、コンタクトビアを取り除いたり、コンタクトビアの位置を移動したりしてルール違反を解消するレイアウト方法が開示されている。

特許文献３には、上下に隣合う２つの配線層で同一ノードとなる配線間のコンタクトビアの数を増加させて配線抵抗を低減するレイアウト方法が開示されている。また、上下に隣合う２つの配線層で同一ノードとなる配線の配線拡張可能領域を演算し、その配線拡張可能領域に平行移動線分を生成して配線面積を拡大し当該配線間にコンタクトビアを最大限まで配置して配線抵抗を低減するレイアウト方法が開示されている。
特開平８−８３８４７号公報（第２図） 特開平１０−６５００７号公報（第５図、第６図） 特開２００８−４０６７８号公報

異なる配線層で同一ノードとなる配線間の配線抵抗を低減するためには、両配線をより多くのコンタクトビアで接続する必要があり、そのためにコンタクトビアを配置し得る配線面積を最大限確保する必要がある。

しかし、特許文献１，２には、配線抵抗を低減するために、コンタクトビアの数を最大限に増大させるための構成は開示されていない。
特許文献３には、上下に隣合う２つの配線層で同一ノードとなる配線間のコンタクトビアの数を増加させて配線抵抗を低減するレイアウト方法が開示されているが、次に示すような問題点がある。

特許文献３では、図１１〜図２１に示すように、隣合う２つの配線層で共通のノードとなる配線層の配線抵抗を、空き領域に配線を太らせるための配線束をレイアウトすることにより低減し、Ｘ方向とＹ方向の配線束を別の配線層でレイアウトしている。

このため、一方の層で配線束を付加するような空き領域が存在しない場合には、その配線層で配線束をレイアウトすることができず、結果的に当該ノードの配線抵抗を低減することができないという問題点がある。

また、３層以上の配線層にまたがる同一ノードの配線抵抗を低減する場合、配線抵抗を十分に低減することができない場合がある。
図１４において、例えば第一層の配線層に形成される配線ＬＡがグランドＧＮＤ，第二層の配線層に形成される配線ＬＢａがグランドＧＮＤ、配線ＬＢｂがグランドＧＮＤ以外の他ノード、第三層の配線層に形成される配線ＬＣがグランドＧＮＤであるとする。ここで、第一層から第三層のグランドＧＮＤノードを接続して配線抵抗を低減しようとするとき、配線ＬＡと配線ＬＣをつなぐコンタクトビアは配線ＬＢａと各配線ＬＡ，ＬＣ間でのみ生成可能である。従って、配線ＬＡ，ＬＣ間での配線抵抗の低減が不十分となるという問題点がある。

図１５に示すように、配線抵抗を低減するために配線幅を拡幅する際、同一配線層の他ノードの配線との間隔が通常の設計ルールであらかじめ設定されている最小配線間隔となるまで拡幅すると、ノード間の干渉によるノイズの発生が問題となる場合がある。

図１５（ａ）に示すように、基準電圧Ｖｒｅｆが供給される配線１の両側に電源ＶDD，Ｖssが供給される配線２，３がレイアウトされているとき、配線２，３の配線抵抗を低減するためには配線２，３を拡幅する。このとき、図１５（ｂ）に示すように、配線１と配線２，３の間隔が設計ルールで設定されている最小間隔となるまで拡幅すると、配線１が電源ノイズの干渉を受けて、基準電圧Ｖｒｅｆにノイズが発生するという問題点がある。

図１６に示すように、配線抵抗を低減するために配線幅を拡幅する際、ウェハ基板上に形成された素子を覆う範囲まで拡幅すると、素子の特性を劣化させることがある。
図１６（ａ）に示すように、基板上にペアトランジスタＴ１，Ｔ２及びペア抵抗Ｒ１，Ｒ２及びハイインピーダンス配線Ｌ１，Ｌ２が形成され、その上層の配線層に電源ＶDD、Ｖssが供給される配線４，５がレイアウトされる場合について説明する。

配線４，５の配線抵抗を低減するために、図１６（ｂ）に示すように、配線４，５を通常の設計ルールの最小配線間隔まで拡幅して、ペアトランジスタＴ１，Ｔ２及びペア抵抗Ｒ１，Ｒ２を覆う位置まで拡幅すると、ペアトランジスタＴ１，Ｔ２及びペア抵抗Ｒ１，Ｒ２が電源ノイズに干渉され、特性が劣化することがある。

特に、ペアトランジスタＴ１，Ｔ２及びペア抵抗Ｒ１，Ｒ２はその特性を揃える必要がある。しかし、そのペアトランジスタＴ１，Ｔ２及びペア抵抗Ｒ１，Ｒ２が配線４，５で均等に覆われないとき、あるいはペア抵抗Ｒ１，Ｒ２に接続されるハイインピーダンス配線Ｌ１，Ｌ２がそれぞれ異なるノードの配線４，５で覆われると、ペアトランジスタＴ１，Ｔ２及びペア抵抗Ｒ１，Ｒ２の特性がアンバランスとなるという問題点がある。

図１７に示すように、配線抵抗を低減するために配線幅を拡幅する際、各ノードの配線に対し均等に拡幅処理を行うため、特に配線抵抗を低減したいノードの配線を優先的に拡幅することはできない。

図１７に示すように、配線抵抗を低減するための優先度が高いノードの配線７と、次に高いノードの配線８と、その他のノードの配線９とが同一配線層にレイアウトされているとき、配線拡張可能領域が配線７，８で同一条件であれば、配線７，８し同一の拡張幅ｗｘで拡張される。従って、優先度に応じて配線抵抗を効率よく低減することができないという問題点がある。

この発明の目的は、同一ノードの配線抵抗を効率的に低減し得る配線レイアウト方法を提供することにある。

上記目的は、配線層のレイアウトパターンから対象ノードの配線の図形データを抽出する工程と、前記対象ノードの配線を、設計ルールを満たす範囲で頂点数が変わらないように平行移動して拡張した平行移動領域を生成する工程と、前記対象ノードが含まれる配線層のレイアウトパターンから、前記対象ノードの配線拡張可能領域を抽出する工程と、前記平行移動領域と配線拡張可能領域との論理和により配線拡張領域を抽出する工程と、前記配線拡張領域に前記対象ノードの配線を平行移動した束配線を生成する工程とを備えた配線レイアウト方法により達成される。

開示された配線レイアウト方法では、同一ノードの配線抵抗を効率的に低減することができる。

以下、この発明を具体化した一実施形態について図面に従って説明する。
図１は、本実施形態に係るレイアウト装置の概略構成図である。同図に示すように、レイアウト装置は、中央制御装置１１と、ワーキングエリア（抽出手段）１２と、図形演算器１３と、図形発生器（ビア生成手段）１４と、判定処理装置１５とを備えている。そして、レイアウト装置は、例えば磁気ディスク装置などの記憶装置（図示略）に格納された入力ポリゴンデータ１６ａを入力するとともに、その処理後のポリゴンデータ１６ｂを同様の記憶装置に出力・格納する。また、レイアウト装置は、入力ポリゴンデータ１６ａや各種処理データに基づく画像をＣＲＴなどの表示装置（図示略）に表示する。

なお、入力ポリゴンデータ１６ａは、例えば汎用のＣＡＤ(Computer Aided Design) 装置が備える自動レイアウトツールにより半導体集積回路装置（以下、「ＬＳＩ」という）の回路情報（ネットリスト）に基づいて自動的に作成されたデータファイル又はこれに基づくフォーマットデータである。そして、ＬＳＩの配置・配線のレイアウトパターンを少なくとも１つのパターン図形（ポリゴン）を有する複数層の図形データで表現する。すなわち、このデータファイルは、例えばＬＳＩの各配線層（メタル層）の配線に対応するパターン図形に対し、その形状を規定する座標値列、その配置される層を規定する層番号及びそのノードを規定するテキスト等の各情報を有する。一方、処理後のポリゴンデータ１６ｂも、入力ポリゴンデータ１６ａと同様の情報を有する。

中央制御装置１１は、前記図形演算器１３、図形発生器１４及び判定処理装置１５に制御信号を出力してこれらを統括制御し、前記ワーキングエリア１２に読み込まれた入力ポリゴンデータ１６ａを処理させる。また、その処理動作時に生成した処理データを一時的にワーキングエリア１２に格納させ、あるいは該処理データを図形演算器１３及び図形発生器１４間でやりとりさせる。なお、ワーキングエリア１２に格納された最終的な処理データは、処理後のポリゴンデータ１６ｂとして出力される。

図形演算器１３は、中央制御装置１１からの制御信号により制御されており、ワーキングエリア１２に格納された処理データ（入力ポリゴンデータ１６ａ等）又は前記図形発生器１４の処理データを入力して、図形の論理演算処理（論理積処理、論理和処理等）や、該図形のシフト処理（拡張処理、移動処理、削除処理等）を行う。そして、図形演算器１３は、その処理データをワーキングエリア１２に格納し、あるいは図形発生器１４に出力する。

図形発生器１４は、中央制御装置１１からの制御信号により制御されており、ワーキングエリア１２に格納された処理データ又は前記図形演算器１３の処理データを入力して、コンタクトビアや配線（メタル配線）等のパターン図形を生成する。そして、図形発生器１４は、その処理データをワーキングエリア１２に格納し、あるいは図形演算器１３に出力する。

判定処理装置１５は、中央制御装置１１及び図形演算器１３からの各制御信号により制御される。そして、前記ワーキングエリア１２に制御信号を出力してこれを制御し、該ワーキングエリア１２に入力ポリゴンデータ１６ａを格納するとともに、ワーキングエリア１２に格納された最終的な処理データを処理後のポリゴンデータ１６ｂとして出力する。

次に、上記のようなレイアウト装置の処理動作について説明する。
（第一の処理）
第一の処理は、上下に隣り合う２つの配線層のレイアウトパターンの図形データにおいて、同一ノードを形成するパターンの形状を設計ルールで許容される範囲で最大限に拡張し、該拡張されたパターン内に設計ルールを満たす範囲で最大数のコンタクトビアを生成するものである。本出願人による特許文献３の図１１〜図２１に開示された処理と同一であるので、ここでは詳述しない。
（第二の処理）
図２は、第二の処理を示すフローチャートであり、図３及び図４は、その処理動作に応じた各層の図形データの一例を段階的に示す画像例である。以下では、図２に示した各処理段階（ステップ）について、図３及び図４で示した具体的な画像例を参照しつつ説明する。

この処理が開始されると、まずＬＳＩのレイアウトパターン（入力ポリゴンデータ１６ａ）が入力される（ステップ１）。図３（ａ）は、入力されたパターンデータの一例を示し、最下層である第一層のパターンＬａと、その上層である第二層のパターンＬｂとが入力される。

次いで、チェックするノード名が対象ノードとして付加され、その対象ノードの図形を抽出する（ステップ２）。ここでは、第一層で基準電圧Ｖｒｅｆが供給されるノードＮ１を対象ノードとして抽出した場合を示す。なお、処理するエリアが広い場合には、当該エリアを分割し、各エリア毎に処理が実行される（ステップ３）。

次いで、ステップ２で抽出したノードＮ１のパターンの面積が最大となる当該パターンの領域を算出する（ステップ４）。すなわち、図３（ｂ）に示すように、ノードＮ１のパターン面積が同一層の他のノードの配線との最小間隔を確保した状態で最大となるように拡大する。このとき、ノードＮ１のパターンの頂点数が変わらないように、平行移動することにより面積を拡大し、図３（ｃ）に示す平行移動領域Ａ１を算出する。

次いで、入力されたレイアウトパターンから、ノードＮ１が含まれる第一層における配線拡張可能領域Ａ２（図３（ｄ）における白抜き部分）を算出する（ステップ５）。
次いで、図４（ａ）に示すように、前記領域Ａ１，Ａ２のＡＮＤ領域を配線拡張領域Ａ３として算出し、その配線拡張領域Ａ３内に前記ノードＮ１（対象配線）の縦方向配線及び横方向配線をそれぞれ平行移動した配線（平行移動線分）を、設計ルールの最小配線間隔毎に多数生成する（ステップ６）。

このとき、対象配線の折れ曲がり部分の外側では配線間隔分長くし、内側では配線間隔分短くして、縦方向の配線と横方向の配線が接続されるようにする。また、図４（ａ）に示すつながりの無い部分Ｘ１は同図（ｂ）に示すように、つながるまで延ばす。また、図４（ａ）に示すように、配線可能領域Ａ３の外周縁に接する短い線分Ｘ２は、同図（ｂ）に示すように削除する。このような処理により、配線可能領域Ａ３内にノードＮ１の束配線が生成される。

次いで、束配線に直交する方向に、束配線を接続する直交配線ＣＰ１〜ＣＰ７を生成する（ステップ７）。この直交配線ＣＰ１〜ＣＰ７は、束配線の折れ曲がり部分から順に、そして配線可能領域Ａ３の幅が広い方から順に、直交配線ＣＰ１〜ＣＰ７の順番で生成する。

次に、エリア内の処理すなわち当該配線層の同一ノードについて同様な処理が全て完了したか否かが判断される（ステップ８）。そして、エリア内の処理全てが完了していないと判断されると、ステップ４に戻ってエリア内の処理全てが完了するまで処理が繰り返される。一方、エリア内の処理全てが完了すると、ステップ９に移行して全層の処理が完了したか否かが判断される。そして、全層の処理が完了していないと判断されると、異なる配線層の同一ノードについてステップ４〜８の処理が繰り返される。

ステップ９で全層の処理が完了したと判断されると、全ノードの処理が完了したか否かが判断される（ステップ１０）。そして、全ノードの処理が完了していないと判断されると、ステップ２に移行して新たなノード名を付加し、ステップ４〜９の処理を繰り返す。

全ノードの処理が完了すると、最終的な処理データが処理後のポリゴンデータ１６ｂとして出力される（ステップ１１）。
（第三の処理）
第三の処理は、３層以上の配線層に亘る同一ノードについて、配線抵抗を削減するために各配線層を接続するビアを増加させる処理を示す。図５は、第二の処理を示すフローチャートであり、図６及び図７は、その処理動作に応じた各層の図形データの一例を段階的に示す画像例である。

図５において、まずＬＳＩのレイアウトパターンが入力される（ステップ２１）。図６は、入力されたパターンデータの一例を示し、最下層である第一層の配線ＬＡと、その中間層である第二層の配線ＬＢと、上層である第三層の配線ＬＣが入力される。

ここで、配線ＬＡ，ＬＣは同一ノードで例えばグランドＧＮＤであり、配線ＬＢ１はグランドＧＮＤ、配線ＬＢ２は他ノードとする。
次いで、ビアを追加配置するための配線を新たに生成する生成層毎に、ベース層を定義する（ステップ２２）。ここでは、ベース層を配線ＬＡ，ＬＣとし、生成層を配線ＬＢとする。

次いで、ビアを増やしたい対象ノードを抽出する（ステップ２３）。ここでは対象ノードをグランドＧＮＤとする。
次いで、対象ノードのベース層から生成層の図形を抽出し、下位層からの生成層と上位層からの生成層のＡＮＤ領域を抽出する（ステップ２４）。すなわち、図７（ａ）ではベース層である第一層の配線ＬＡの未使用領域と、生成層である第二層の未使用領域とのＡＮＤ部分をビア配置候補領域ＡＲ１として抽出している。

また、図７（ｂ）ではベース層である第三層の配線ＬＣの未使用領域と、生成層である第二層の未使用領域とのＡＮＤ部分をビア配置候補領域ＡＲ２として抽出している。
そして、図７（ｃ）ではビア配置候補領域ＡＲ１とビア配置候補領域ＡＲ２のＡＮＤ領域を抽出して、ビア配置可能領域ＡＲ３を抽出している。このビア配置領域ＡＲ３は、第一層の配線ＬＡから第三層の配線ＬＣに連なるビアを生成できる領域である。

次いで、生成層と既存層のＯＲ領域をビア設置領域として抽出する（ステップ２５）。ここでは、ビア設置領域は前記ビア配置可能領域ＡＲ３と一致する。
次いで、ビア設置領域から設計ルールで規定されているビア配置不可領域を除外してビアを配置し（ステップ２６）、ビア設置領域のビア面積比を算出する（ステップ２７）。

次いで、ビア面積比がしきい値を超えているか否か、すなわちビア設置領域にビアを効率的に配置して、ビアの総面積とビア設置領域の面積との面積比がしきい値を超えているか否かを判定し（ステップ２８）、超えていない場合にはビアの再配置を行い（ステップ２９）、ステップ３０に移行する。また、ステップ２８において、面積比がしきい値を超えている場合にはステップ３０に移行する。なお、ステップ２６〜２９の処理は、特許文献３に開示された公知の処理である。

ステップ３０では、すべての配線層をベース層とした処理が完了したか否かが判定され、完了していない場合にはステップ２２に移行して、異なる配線層をベース層に定義した処理をステップ２２〜２９に従って処理する。

ステップ３０ですべての配線層をベース層とした処理が完了した場合には、ステップ３１に移行して、すべての対象ノードについて処理が完了したか否かが判定される。完了していない場合にはステップ２３に移行して、異なるノードを対象ノードとして抽出した処理をステップ２３〜３０に従って処理する。

全ノードの処理が完了すると、最終的な処理データが処理後のポリゴンデータ１６ｂとして出力される（ステップ３２）。
（第四の処理）
第四の処理は、配線抵抗を低減するために配線幅を拡幅する際、ノード間の干渉によるノイズの発生を防止しながら配線幅を拡幅する処理を示す。図８は、第四の処理を示すフローチャートであり、図９は、その処理動作に応じた各層の図形データの一例を示す画像例である。

図８において、まずＬＳＩのレイアウトパターンが入力される（ステップ４１）。次いで、チェックするノード名が付加され、そのノード名から同ノードの図形を抽出する（ステップ４２）。

図９は、ステップ４１，４２で抽出された図形であり、配線２１ａ，２１ｂは同一ノードの配線である。配線２１ｃは配線２１ａ，２１ｂと同一層の配線で別ノードの配線であり、タイミングの厳しいクリティカルネットとする。また、配線２２は配線２１ａ〜２１ｃより上層で、かつ配線２１ａ，２１ｂと同一ノードとする。

次いで、ステップ４３で、各配線層のクリティカルネットに対しクロストーク用中和領域を追加する。図９において、配線２１ｃがクリティカルネットであり、配線２１ａ，２１ｂとの間に中和領域ＮＥを設定し、この中和領域ＮＥを配線拡張可能領域から除外する。

異なる配線層の配線２２が配線２１ｃに交差する場合には、配線２１ｃと配線２２との間に所定の間隔を確保する。例えば、配線２１ｃが生成される配線層と配線２２が生成される配線層とは隣接する配線層としないというような条件を設定する。また、クリティカルネットがシールドされていれば、隣接する配線層でも許可する等の緩和基準を設ける。これらの処理を行うためのクリティカルネット情報は、ポリゴンデータ１６ａとともに取り込む。

次いで、ステップ４４〜５４の処理を行う。これらの処理は、前記第一及び第二の処理と、特許文献３に記載された処理と同様な処理である。すなわち、対象ノードの面積が最大となるように配線幅を拡張し、あるいは配線束を生成し、さらに異なる配線層間で同一ノードを接続するビアを増大させる処理を行って、対象ノードの配線抵抗を削減する。
（第五の処理）
図１０及び図１１は、第五の処理を示す。この処理は、配線抵抗を低減するために配線幅を拡幅する際、ペアデバイスの特性劣化を防止する処理を行う。図１０は、第五の処理を示すフローチャートであり、図１１は、その処理動作に応じた各層の図形データの一例を示す画像例である。

図１０において、まずＬＳＩのレイアウトパターンが入力される（ステップ６１）。次いで、チェックするノード名が付加され、そのノード名から同一ノードの図形を抽出する（ステップ６２）。

次いで、ステップ６３では各配線層の配線領域に、ペアデバイスが持つ他ノード配線禁止領域を追加する。
図１１において、ウェハ基板上に形成されるトランジスタＴ１，Ｔ２はペアトランジスタであり、抵抗Ｒ１，Ｒ２はペア抵抗である。これらのペアデバイスの図形データ及びペアデバイス指定情報は、前記ポリゴンデータ１６ａとともに外部から供給される。

そして、ステップ６３ではペアトランジスタＴ１，Ｔ２及びペア抵抗Ｒ１，Ｒ２を覆う範囲に、他ノード配線禁止領域ＩＨ１，ＩＨ２を設定し、他ノード配線禁止領域ＩＨ１，ＩＨ２の上層には他ノードの配線を生成しないようにする。

また、図１１において配線２３はハイインピーダンス配線であり、ステップ６３ではこの配線２３にも他ノード配線禁止領域ＩＨ３を設定する。他ノード配線禁止領域ＩＨ３は、外部から供給される特定ノード指定情報に基づいて、隣接するデジタル配線との間隔、隣接する電源配線との間隔、上下層の配線との間隔を所定値以上とする領域として設定される。

次いで、ステップ６４〜７４の処理を行う。これらの処理は、前記第四の処理と同様な処理である。すなわち、対象ノードの面積が最大となるように配線幅を拡張し、あるいは配線束を生成し、さらに異なる配線層間で同一ノードを接続するビアを増大させる処理を行って、対象ノードの配線抵抗を削減する。
（第六の処理）
図１２及び図１３は、第六の処理を示す。この処理は、配線抵抗を低減するために配線幅を拡幅する際、配線抵抗を低減するための優先度が高いノードの配線を優先的に拡幅して、配線抵抗を効率よく低減する処理を示す。図１２は、第六の処理を示すフローチャートであり、図１３は、その処理動作に応じた各層の図形データの一例を示す画像例である。

図１２において、まずＬＳＩのレイアウトパターンが入力される（ステップ８１）。次いで、チェックするノード名が付加され、そのノード名から同一ノードの図形を抽出する（ステップ８２）。

次いで、ステップ８３では優先ノードが持つ付加情報に合わせた配線拡張の重みを設定し、その重みに基づいてステップ８４以降の処理を行う。
図１３に示すように、第一層の配線層ＬＡの配線２４と配線２５において、配線２４が第一のノードで配線２５が第二のノードであり、第一のノードの優先度が高く、第二のノードの優先度が低い場合、配線２４，２５間の配線拡張可能領域Ａ４は第一のノードの配線２４の配線拡張領域とする。この場合には優先度の割合として第一のノードを１００％とし、第二のノードを０パーセントとした場合であるが、例えば７０％と３０％というように設定することも可能である。

配線２４，２５と異なる第三のノードの配線２６の優先度が第一及び第二のノードより低く、第一層の配線層で第一及び第二のノードが十分に拡張できない場合に、第一層にレイアウトされていた第三のノードの配線２６を第二層の配線層ＬＢに移動させてレイアウトする。

また、第四のノードの配線２７は第四層の配線層ＬＤにレイアウトする優先度が高く設定されて、第四層にレイアウトされている。
これらの各配線２４〜２７の優先度を設定する付加情報は、前記ポリゴンデータ１６ａとともに外部から供給される。

次いで、ステップ８４〜９４の処理を行う。これらの処理は、前記第四の処理と同様な処理である。すなわち、対象ノードの面積が最大となるように配線幅を拡張し、あるいは配線束を生成し、さらに異なる配線層間で同一ノードを接続するビアを増大させる処理を行って、対象ノードの配線抵抗を削減する。

上記のようなレイアウト装置では、次に示す作用効果が得られる。
（１）第二の処理では、同一配線層の各ノードにおいて、配線拡張領域Ａ３に束配線を生成して当該ノードの配線抵抗を削減することができる。
（２）第二の処理では、隣接する配線層での同一ノードの配線可能領域に関わらず、当該ノードの対象配線の配線抵抗を削減することができる。
（３）第二の処理では、対象配線を平行移動して束配線を生成し、さらにその束配線を直角方向に繋ぐ直交配線ＣＰ１〜ＣＰ７を生成することにより、対象配線の配線抵抗を削減する配線パターンを容易に生成することができる。
（４）第三の処理では、３層以上の配線層に亘る同一ノードの配線を接続するビアを増加させて、配線抵抗を削減することができる。
（５）第四の処理では、クリティカルネットに対する干渉が発生しないように、対象ノードの配線抵抗を削減することができる。
（６）第五の処理では、ペアデバイスの上層に他ノード配線禁止領域ＩＨ１，ＩＨ２を設定してペアデバイスの特性劣化を防止しながら、配線抵抗を削減することができる。また、特定ノードにおいて、その特性の劣化を防止しながら配線抵抗を削減することができる。
（７）第六の処理では、配線抵抗を低減するための優先度を各ノード毎に設定し、優先度の高いノードの配線を優先的に拡張することができる。従って、配線抵抗を効率よく削減することができる。

上記第一〜第六の処理は、それぞれ単独で行うようにしてもよいが、各処理を適宜に組み合わせて行ってもよい。また、第一〜第六の処理をすべて行う場合には、第四〜第六の処理を行った後、第三の処理、第一の処理、第二の処理をこの順で行うと全処理を効率的に行うことができる。

上記実施形態は、次に示す態様で実施することもできる。
・第三の処理において、生成層を第二層として説明したが第一層あるいは第三層として同様に処理してもよい。

次に、上記実施形態から把握できる技術的思想について以下に追記する。
（付記１）
配線層のレイアウトパターンから対象ノードの配線の図形データを抽出する工程と、
前記対象ノードの配線を、設計ルールを満たす範囲で頂点数が変わらないように平行移動して拡張した平行移動領域を生成する工程と、
前記対象ノードが含まれる配線層のレイアウトパターンから、前記対象ノードの配線拡張可能領域を抽出する工程と、
前記平行移動領域と配線拡張可能領域との論理和により配線拡張領域を抽出する工程と、
前記配線拡張領域に前記対象ノードの配線を平行移動した束配線を生成する工程と、
前記束配線に直交する方向に、該束配線を接続する直交配線を生成する工程と
を備えたことを特徴とする配線レイアウト方法。
（付記２）
３層以上の配線層からいずれか１つの生成層と、該生成層以外の配線層をベース層として順次選択する工程と、
ビアを増加させる対象ノードを抽出する工程と、
前記各ベース層と生成層において、前記対象ノードの配線の未使用領域の論理和により前記ベース層と生成層の組み合わせに基づく複数のビア配置候補領域を抽出する工程と、
前記複数のビア配置候補領域の論理和によりビア配置可能領域を抽出する工程と、
前記ビア配置可能領域に、ビアの総面積と前記ビア配置可能領域との面積比がしきい値以上となるまでビアを配置する工程と
を備えたことを特徴とする配線レイアウト方法。
（付記３）
前記配線層のレイアウトパターンから抽出したクリティカルネットの配線に、クロストーク用中和領域を追加する工程と、
ウェハ基板上に形成されたペアデバイスの上層にレイアウトする配線層に対し、他ノード配線禁止領域を追加する工程と、
前記対象ノードに付加された優先情報に基づく重みづけで配線拡張処理を行う工程と
の少なくともいずれか１つの工程を備えたことを特徴とする請求項１記載の配線レイアウト方法。
（付記４）
配線層のレイアウトパターンから対象ノードの配線の図形データを抽出する工程と、
前記対象ノードの配線を、設計ルールを満たす範囲で頂点数が変わらないように平行移動して拡張した平行移動領域を生成する工程と、
前記対象ノードが含まれる配線層のレイアウトパターンから、前記対象ノードの配線拡張可能領域を抽出する工程と、
前記平行移動領域と配線拡張可能領域との論理和により配線拡張領域を抽出する工程と、
前記配線拡張領域に前記対象ノードの配線を平行移動した束配線を生成する工程と、
前記束配線に直交する方向に、該束配線を接続する直交配線を生成する工程と、
３層以上の配線層からいずれか１つの生成層と、該生成層以外の配線層をベース層として順次選択する工程と、
ビアを増加させる対象ノードを抽出する工程と、
前記各ベース層と生成層において、前記対象ノードの配線の未使用領域の論理和により前記ベース層と生成層の組み合わせに基づく複数のビア配置候補領域を抽出する工程と、
前記複数のビア配置候補領域の論理和によりビア配置可能領域を抽出する工程と、
前記ビア配置可能領域に、ビアの総面積と前記ビア配置可能領域との面積比がしきい値以上となるまでビアを配置する工程と、
前記配線層のレイアウトパターンから抽出したクリティカルネットの配線に、クロストーク用中和領域を追加する工程と、
ウェハ基板上に形成されたペアデバイスの上層にレイアウトする配線層に対し、他ノード配線禁止領域を追加する工程と、
前記対象ノードに付加された優先情報に基づく重みづけで配線拡張処理を行う工程と
を備えたことを特徴とする配線レイアウト方法。
（付記５）
３層以上の配線層からいずれか１つの生成層と、該生成層以外の配線層をベース層として順次抽出する抽出手段と、
ビアを増加させる対象ノードを抽出する抽出手段と、
前記各ベース層と生成層において、前記対象ノードの配線の未使用領域の論理和により前記ベース層と生成層の組み合わせに基づく複数のビア配置候補領域を抽出する抽出手段と、
前記複数のビア配置候補領域の論理和によりビア配置可能領域を抽出する抽出手段と、
前記ビア配置可能領域に、ビアの総面積と前記ビア配置可能領域との面積比がしきい値以上となるまでビアを生成するビア生成手段と
を備えたことを特徴とする配線レイアウト装置。
（付記６）
配線層のレイアウトパターンから対象ノードの配線の図形データを抽出する抽出手段と、
前記対象ノードの配線を、設計ルールを満たす範囲で頂点数が変わらないように平行移動して拡張した平行移動領域を生成する手段と、
前記対象ノードが含まれる配線層のレイアウトパターンから、前記対象ノードの配線拡張可能領域を抽出する手段と、
前記平行移動領域と配線拡張可能領域との論理和により配線拡張領域を抽出する手段と、
前記配線拡張領域に前記対象ノードの配線を平行移動した束配線を生成する手段と、
前記束配線に直交する方向に、該束配線を接続する直交配線を生成する手段と
を備えたことを特徴とする配線レイアウト装置。
（付記７）
ウェハ基板上に形成された特定ノードの上層にレイアウトする配線層に対し、他ノード配線禁止領域を追加する工程を備えたことを特徴とする付記３記載の配線レイアウト方法。
（付記８）
前記束配線に直交する方向に、該束配線を接続する直交配線を生成する工程を備えたことを特徴とする付記１記載の配線レイアウト方法。

本発明に係るレイアウト装置の構成を示すブロック図である。 第二の処理を示すフローチャートである。 （ａ）〜（ｄ）は第二の処理を示す説明図である。 （ａ）〜（ｃ）は第二の処理を示す説明図である。 第三の処理を示すフローチャートある。 第三の処理を示す説明図である。 （ａ）〜（ｃ）は第三の処理を示す説明図である。 第四の処理を示すフローチャートある。 第四の処理を示す説明図である。 第五の処理を示すフローチャートある。 第五の処理を示す説明図である。 第六の処理を示すフローチャートある。 第六の処理を示す説明図である。 従来の処理を示す説明図である。 （ａ）（ｂ）は従来の処理を示す説明図である。 （ａ）（ｂ）は従来の処理を示す説明図である。 従来の処理を示す説明図である。

符号の説明

Ｎ１ 対象ノード
Ａ１ 平行移動領域
Ａ２ 配線拡張可能領域
Ａ３ 配線拡張領域
ＣＰ１〜ＣＰ７ 直交配線

Claims (2)

1. 配線層のレイアウトパターンから対象ノードの配線の図形データを抽出する工程と、
   前記対象ノードの配線を、設計ルールを満たす範囲で頂点数が変わらないように平行移動して拡張した平行移動領域を生成する工程と、
   前記対象ノードが含まれる配線層のレイアウトパターンから、前記対象ノードの配線拡張可能領域を抽出する工程と、
   前記平行移動領域と配線拡張可能領域との論理積により配線拡張領域を抽出する工程と、
   前記配線拡張領域に前記対象ノードの配線を平行移動した束配線を生成する工程と、
   前記束配線に直交する方向に、該束配線を接続する直交配線を生成する工程と、
   ３層以上の配線層からいずれか１つの生成層と、該生成層以外の配線層をベース層として順次選択する工程と、
   ビアを増加させる対象ノードを抽出する工程と、
   前記各ベース層と生成層において、前記対象ノードの配線の未使用領域の論理積により前記ベース層と生成層の組み合わせに基づく複数のビア配置候補領域を抽出する工程と、
   前記複数のビア配置候補領域の論理積によりビア配置可能領域を抽出する工程と、
   前記ビア配置可能領域に、ビアの総面積と前記ビア配置可能領域との面積比がしきい値以上となるまでビアを配置する工程と、
   前記配線層のレイアウトパターンから抽出したクリティカルネットの配線に、クロストーク用中和領域を追加する工程と、
   ウェハ基板上に形成されたペアデバイスの上層にレイアウトする配線層に対し、他ノード配線禁止領域を追加する工程と、
   前記対象ノードに付加された優先情報に基づく重みづけで配線拡張処理を行う工程と
   を備えたことを特徴とする配線レイアウト方法。
2. 配線層のレイアウトパターンから対象ノードの配線の図形データを抽出する手段と、
   前記対象ノードの配線を、設計ルールを満たす範囲で頂点数が変わらないように平行移動して拡張した平行移動領域を生成する手段と、
   前記対象ノードが含まれる配線層のレイアウトパターンから、前記対象ノードの配線拡張可能領域を抽出する手段と、
   前記平行移動領域と配線拡張可能領域との論理積により配線拡張領域を抽出する手段と、
   前記配線拡張領域に前記対象ノードの配線を平行移動した束配線を生成する手段と、
   前記束配線に直交する方向に、該束配線を接続する直交配線を生成する手段と、
   ３層以上の配線層からいずれか１つの生成層と、該生成層以外の配線層をベース層として順次選択する手段と、
   ビアを増加させる対象ノードを抽出する手段と、
   前記各ベース層と生成層において、前記対象ノードの配線の未使用領域の論理積により前記ベース層と生成層の組み合わせに基づく複数のビア配置候補領域を抽出する手段と、
   前記複数のビア配置候補領域の論理積によりビア配置可能領域を抽出する手段と、
   前記ビア配置可能領域に、ビアの総面積と前記ビア配置可能領域との面積比がしきい値以上となるまでビアを配置する手段と、
   前記配線層のレイアウトパターンから抽出したクリティカルネットの配線に、クロストーク用中和領域を追加する手段と、
   ウェハ基板上に形成されたペアデバイスの上層にレイアウトする配線層に対し、他ノード配線禁止領域を追加する手段と、
   前記対象ノードに付加された優先情報に基づく重みづけで配線拡張処理を行う手段と
   を備えたことを特徴とする配線レイアウト装置。

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