CN1300731C

CN1300731C - 半导体集成电路及其设计方法

Info

Publication number: CN1300731C
Application number: CNB2004100053077A
Authority: CN
Inventors: 黑濑真一; 熊谷宪二
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2003-02-26
Filing date: 2004-01-30
Publication date: 2007-02-14
Anticipated expiration: 2024-01-30
Also published as: US7032207B2; JP4195821B2; US20040168144A1; CN1532735A; JP2004259967A; KR20040076586A; KR100989102B1

Abstract

一种半导体集成电路，其包括：模块，其具有第一边界边沿和第二边界边沿，在第一边界边沿上设有外部连接端子，在第二边界边沿上没有设置外部连接端子；禁止布线区域，其从第一边界边沿延伸第一距离，并且在该禁止布线区域中不存在平行于第一边界边沿延展的布线导线；以及屏蔽导线，其位于与第二边界边沿相距第二距离的位置处，并且平行于该第二边界边沿延展。

Description

半导体集成电路及其设计方法

技术领域

本发明总体上涉及半导体集成电路的设计方法及由这种方法设计的半导体集成电路，更具体来说，涉及半导体集成电路的分层设计中的物理模块的设计方法，还涉及由这种方法设计的半导体集成电路。

背景技术

在半导体集成电路的设计中，需要确定每个布线和每个门的时延，以便通过仿真来计算总时延。随着通过越来越精细的布局来实现半导体集成电路，布线的时延已成为影响总时延的主导因素。因此就有必要通过从有关布线间隔的信息中提取布线导线之间的串扰效果和电容来获得准确的时延。

由于半导体集成电路的规模的增长，同时确定整个电路的布局的平面设计方法可能遇到如下的问题：数据大小超出了设计工具的处理极限。基于对此的考虑，与以前相比，现在更经常使用分层的设计方法，其确定根据逐个功能所划分的物理模块的布局并将这些布局组合起来。

在这种分层设计方法中，为每个物理模块独立地确定布局。当要通过关注物理模块的外部来估计布线导线之间的串扰效果和电容时，该物理模块内部的布线图案是未知的。因此，做了如下的假设：在所述物理模块内部不存在布线图案，或者在该物理模块的内部靠近边界处存在布线图案，从而使布线导线之间的串扰效果和电容可以被提取。同样，当关注物理模块的内部时，该物理模块外部的布线图案是未知的。因此，做了如下的假设：在该物理模块外部不存在布线图案，或者在该物理模块的外部靠近边界处存在布线图案，从而使布线导线之间的串扰效果和电容可以被提取。

现有技术(专利文献1)教导了一种用于制作宏的方法，该方法可以抑制诸如由串扰噪声引起的信号时延的特性的变化。在该方法中，将芯片级布线导线可以通过的区域标识在一个宏内，并且根据该标识区域的布线条件在该宏内自动地布置布线导线，从而生成包括关于通过导线(passing-line)的可分配区域和自动的布线导线布局的信息的宏库。这使芯片级布线导线可以通过通过导线的可分配区域，从而抑制宏内部的布线导线与芯片级布线导线之间的串扰。

[专利文献1]

第2002-024310号日本专利申请公开

发明内容

本发明的总体目的是提供一种半导体集成电路的设计方法和由该方法所设计的半导体集成电路，其基本上消除了由现有技术的限制和不足所引起的一个或更多个问题。

本发明的特征和优点将呈现在随后的说明中，并且根据所述说明和附图将部分地变得清楚，或者可以通过按照所述说明所提供的教导实施本发明来学习到。在说明书中，以完整、清楚、简洁和精确的术语具体指出了半导体集成电路的设计方法和由这种方法所设计的半导体集成电路，从而使本领域内具有普通技术水准的人可以实施本发明，通过所述半导体集成电路的设计方法和由这种方法所设计的半导体集成电路，可以实现并且获得本发明的目的以及其他特征和优点。

为了实现依照本发明的目的的这些和其他的优点，本发明提供了一种半导体集成电路，其包括：模块区域，其具有其上设有外部连接端子的第一边界边沿和其上没有设置外部连接端子的第二边界边沿；禁止布线区域，其从第一边界边沿延伸第一距离，并且在该禁止布线区域中不存在平行于第一边界边沿延展的布线导线；以及屏蔽导线，其位于与第二边界边沿相距第二距离的位置处，并且平行于该第二边界边沿延展。

根据本发明的另一方面，一种半导体集成电路的设计方法包括以下步骤：a)检查模块区域的每个边界边沿，以便确定：边界边沿是其中设有外部连接端子的第一边界边沿，还是其中没有设置外部连接端子的第二边界边沿；b)设置禁止布线区域，该禁止布线区域从第一边界边沿延伸第一距离，并且在该禁止布线区域中不存在平行于第一边界边沿延展的布线导线；以及c)设置屏蔽导线，该屏蔽导线位于与第二边界边沿相距第二距离的位置处，并且平行于该第二边界边沿延展。

在如上所述的半导体集成电路的设计中，对于诸如物理模块的模块，为其中没有设置外部连接端子的边界边沿设置了屏蔽导线，并且为其中设有外部连接端子的边界边沿设置了禁止布线区域，该禁止布线区域没有平行于边界边沿延展的布线导线。这就创造了一个条件，其中，布线图案(屏蔽导线)总是出现在与其中设有屏蔽导线的边沿相关的边界附近，并且还创造了一个条件，其中，在与设有禁止布线区域的边沿相关的边界附近一律不存在布线图案。这样，当要提取物理模块的边界周围的电容时，一方面通过考虑始终出现的布线图案(屏蔽导线)来进行处理，另一方面通过完全忽略布线图案的效果来进行处理。这样就保证电容提取具有较高的准确度。

此外，通过检查外部连接端子的存在/不存在并且进而容易地区分其中应该设有屏蔽导线的边沿与其中应该设有禁止布线区域的边沿，来自动地执行处理。这样，就可以在较短的时间周期内进行该处理，从而尽可能地抑制对于设计TAT(周转时间)的不利影响。

当结合附图阅读下面的具体说明时，本发明的其他目的和进一步的特征将变得清楚。

附图说明

图1是示出未采用分层设计方法时的半导体集成电路的示意图；

图2是示出采用分层设计方法时的半导体集成电路的示意图；

图3是示出逻辑模块的分层结构的示意图；

图4时根据本发明的物理模块的平面图；

图5A是位于图4中的物理模块的边界周围的区域A1的展开图；

图5B是位于图4中的物理模块的边界周围的区域A2的展开图；

图5C是位于图4中的物理模块内部的区域A3的展开图；

图6是示出根据本发明的半导体集成电路设计设备的构造的示例的框图；

图7是示出顶层的设计过程的流程图；

图8是示出物理模块的设计过程的流程图；

图9是示出顶层的设计过程的流程图；

图10是示出物理模块的设计过程的流程图；

图11是示出设置在物理模块边界的外部的多条屏蔽导线和多个禁止布线区域的结构的平面图；

图12是示出设置在物理模块边界的内部和外部的多条屏蔽导线和多个禁止布线区域的结构的平面图；

图13是示出确定其中设有多条屏蔽导线的边沿以及设置该多条屏蔽导线和多个禁止布线区域的过程的流程图；

图14A和14B是示出当将如图4中所示的布线层的各层逐一层叠起来时的半导体集成电路的结构的示意图。

具体实施方式

当根据没有布线图案的假设来提取布线导线之间的串扰效果和电容时，如果实际上在边界附近不存在布线图案，就不会出现与所提取的电容的准确度有关的问题。如果在边界附近有布线图案，所提取的电容的准确度就不能令人满意。同样，当通过假设在边界附近存在布线图案来提取布线导线之间的串扰效果和电容时，如果实际上在边界附近存在布线图案，就不会出现与所提取的电容的准确度有关的问题。如果在边界附近没有布线图案，所提取的电容的准确度就不能令人满意。

在这种情况下，仿真操作与实际操作不匹配。这就导致了半导体集成电路不能正确地工作的问题，或者即使半导体集成电路正确地工作生产合格率也将下降的问题。

为了消除这个问题，在存储器宏等的情况下，可以沿宏的边界设置多条屏蔽导线以包围该宏。不过，如果设置了多条屏蔽导线来包围物理模块，通过这些屏蔽导线，就将设置在所述物理模块的边界附近以便将该物理模块的内部和外部电耦接的多个外部连接端子短路了。为了避免该问题，需要去除所述多个外部连接端子附近的屏蔽导线。这一措施导致了设计TAT(周转时间)的增加，尤其是对于具有大量外部连接端子的物理模块。

因此，就需要一种设计方法，其可以保证物理模块边界上的串扰效果提取和电容提取的准确度，而不影响设计TAT，并且还需要一种由该设计方法所设计的半导体集成电路。

下面，将参照附图来说明本发明的实施例。

首先对要应用根据本发明的设计方法的物理模块进行说明。

物理模块是根据分层设计方法在设计时将半导体集成电路所分割成的布局区域，也称作分层布局模块。图1是示出未采用分层设计方法时的半导体集成电路的示意图。该半导体集成电路包括诸如与非门、异或门等的单元和诸如RAM、ROM、PLL和乘法器等的宏。

图2是示出采用分层设计方法时的半导体集成电路的示意图。在分层设计方法的情况下，除了如上所述的单元区域和宏之外，在电路中还出现了物理模块。可以只存在一个物理模块，或者可以设置一个以上的物理模块。和单元区域和宏相类似，可以设置多个不同的物理模块，或者可以存在多个相同的物理模块。物理模块由与设计整个电路(即，位于顶层)的设计者不同的设计者来设计。整个电路的设计者在进行电路设计时，将物理模块处理为黑盒。也就是说，在设计时按照与宏相同的方式来处理物理模块。

实际上，由于物理模块是根据逐个功能来划分的布局区域，所以所述物理模块每个都按与顶层处相同的方式包括多个单元区域和多个宏。物理模块的设计者试图设计并且创建关于这种结构的库，以便在顶层将所述物理模块作为黑盒来处理。而且，可以采用嵌套结构在一物理模块内部创建其它的物理模块。设计这种物理模块时，按照与顶层处的设计相同的方式将位于一物理模块内部的物理模块处理为黑盒。

本发明所针对的布局处理根据通过在先前阶段执行的逻辑设计所获得的逻辑电路信息来确定电路布局，从而生成物理掩模图案。相对于逻辑设计，该处理被称作物理设计。

即使在逻辑设计中，当要生成门级的逻辑电路时，也按分层结构来创建称作根据逐个功能所划分的逻辑模块的电路，以生成整个电路。图3是示出逻辑模块的分层结构的示意图。在图3中，A至H中的每一个都代表逻辑设计时的逻辑模块10。半导体集成电路的整个电路由与A至H相对应的多个逻辑模块10构成。A、B和C进一步包括与E至H相对应的多个逻辑模块10。

在布局设计(物理设计)级的分层设计中，没有利用与逻辑模块相同的单元来划分层次，而是可将多个逻辑模块组合起来以产生单一的布局单元。此外，可以不把彼此强烈相关的逻辑模块作为分层级来处理，而是可以在顶层来设计这些逻辑模块。图3中所示的虚线框11是这种布局单元的示例。在该示例中，将A(包括E和F)、B(包括G)和H作为物理层11来处理，而其余的模块则在顶层设计。

这样，布局设计时的层次就与逻辑设计时的层次不同，因此布局设计时的层次就被称作与逻辑层次相对的物理层次。然后就将物理分层级作为布局区域(模块)11来处理。在本说明书中，将这种布局区域11称作物理层模块或物理模块。

图4是根据本发明的物理模块的平面图。

在图4中，物理模块20包括多个外部连接端子21、多条屏蔽导线22和多个禁止布线区域23。布线导线25与多个外部连接端子21中的一个相连。

在本发明中，多条屏蔽导线22设置在物理模块20的边界的上面、内部、外部、或者内部和外部。在图4的示例中，多条屏蔽导线22位于物理模块20的边界的内部。所述多条屏蔽导线22通过多条电源导线或多个触点耦连到设置在另一布线层的多个电源端子。由于用于在物理模块的内部与外部之间进行电连接的多个外部连接端子21设置在物理模块20的边界附近，所以通过沿整个周边设置多条屏蔽导线来包围物理模块20，就导致了所述屏蔽导线22与所述外部连接端子21之间的短路，或者所述屏蔽导线22与连接到所述外部连接端子21的布线导线25之间的短路。

基于对此的考虑，没有沿其中设置有外部连接端子21的物理模块20的边界设置屏蔽导线22，而是创建了禁止布线区域23。在禁止布线区域23中，禁止了平行于物理模块20的边界而延伸的布线导线，从而使得不必考虑物理模块20的内部与外部之间的串扰效果和布线电容。确定禁止布线区域23的尺寸或宽度使得可以不必考虑串扰效果和布线电容。

通过该设置，对于其中设有屏蔽导线22的边沿(边界)，就可正确地提取屏蔽导线22与位于物理模块20的边界内部的布线导线之间的串扰效果和电容。另一方面，对于其中设有禁止布线区域23的边沿(边界)，不用考虑外部布线的影响，就可正确地提取串扰效果和电容。这样，就成功地将电容提取的准确度保持在了较高的准确度上。

此外，对于设有屏蔽导线22的边沿，通过假设布线导线(即，屏蔽导线22)位于物理模块20的内部并且靠近边界，可以对位于物理模块20外部的布线图案进行处理。另一方面，对于其中设有禁止布线区域23的边沿，通过假设靠近边界处没有布线，可以对位于物理模块20的边界外部的布线图案进行处理。这样，按照与在边界的内部相同的方式，就成功地将电容提取的准确度保持在了较高的准确度上。

在实际的布局处理中，布线导线可以仅布置在已定义网格的线上，该已定义网格称作布线栅格。此外，还定义了规则，以便将布线导线布置在垂直方向和水平方向中的任何一个上，所述垂直方向和水平方向中的任何一个对于每个布线层给定了不同的优先级。(下面将给定了优先级的方向称作优先布线方向，并将与该优先布线方向相垂直的方向称作非优先布线方向。)将所述布线栅格的间隔设为由库限定的最小布线距离。根据制造技术的限制，基于具体技术的特点来确定该最小布线距离。

这里假定所关心的布线层中的优先布线方向是垂直方向，而非优先布线方向是水平方向。考虑连接的便利性，将位于该布线层的多个外部连接端子21设置在顶部边沿或底部边沿。(如果需要将外部连接端子21设置在左边沿或右边沿，则使用不同的布线层。)这样，就将屏蔽导线22竖立设置在左边沿和右边沿，而将禁止布线区域23设置在顶部边沿和底部边沿。

确定生成屏蔽导线22的位置使得没有其他的布线导线可以在所述物理模块的边界与所述屏蔽导线22之间穿过。在实际的布局处理中，将布线导线布置在布线栅格上，以便足以将屏蔽导线22设置在物理模块20的最外面的布线栅格上。图5A是位于图4中的物理模块的边界周围的区域A1的展开图。虚线28表示布线栅格的位置。如图5A所示，将屏蔽导线22设置在物理模块20的最外面的布线栅格上。

通过在库中定义与所述物理模块的边界的预设距离，并且通过去除在该预设距离内平行于所述物理模块的边界延展的布线栅格，可以恰当地设置禁止布线区域23。图5B是位于图4中的物理模块的边界周围的区域A2的展开图。虚线28表示布线栅格的位置。如图5B所示，在禁止布线区域23中去除了平行于所述物理模块的边界延展的布线栅格。

图5C是位于图4中的物理模块内部的区域A3的展开图。虚线28表示布线栅格的位置。如图5C所示，在禁止布线区域23之外的区域中，将布线栅格布置得既沿垂直方向延伸又沿水平方向延伸。

图6是示出根据本发明的半导体集成电路设计设备的构造的示例的框图。

图6的半导体集成电路设计设备包括CPU 31、存储器32、输入装置33、输出装置34、内部存储装置35、外部存储装置36、网络接口37、以及设置在网络上的网络存储装置38。CPU 31根据存储在存储器32中的基本控制程序来控制每个装置，并且根据从内部存储装置35、外部存储装置36、网络存储装置38等中加载到存储器32的程序来执行半导体集成电路的设计方法。输入装置33由用于输入字符、数值、各种指令等的键盘和鼠标等组成。输出装置34是用于显示或输出信息的显示器、打印机等。

内部存储装置35是硬盘驱动器等，而外部存储装置36是磁盘等。通过网络接口37来提供与网络存储装置38的连接。内部存储装置35、外部存储装置36和网络存储装置38存储：关于要设计的电路的电路信息41；库42，其包含关于各种单元的信息和参数；程序43，用于执行本发明的设计方法。这些数据和程序可以存储在内部存储装置35、外部存储装置36和网络存储装置38之一中，或者可以存储在这些存储装置的每一个中。

下面，将说明在物理模块边界的内部设置屏蔽导线和禁止布线区域的过程。

图7是示出顶层的设计过程的流程图。图8是示出物理模块的设计过程的流程图。本发明致力于分层设计，对位于由图7的过程所处理的层下方的层执行图8的过程。

在图7的步骤ST1处，从在顶层设置的门级网表(gate-levelnet-list)切出物理模块。将与所述物理模块相对应的所切出的网表交给物理模块设计者，接着物理模块设计者开始工作(这标志着图8的流程图的开始)。

在图8的步骤ST1处，确定物理模块的大小。在步骤ST2处，确定多个外部连接端子的排列和其中排列有所述多个外部连接端子的布线层。在步骤ST3处，根据关于所述多个外部连接端子的排列的信息，自动地确定其中设有屏蔽导线的边沿和其中设有禁止布线区域的边沿，接着，在所述物理模块的边界的内部设置所述屏蔽导线和所述禁止布线区域。

之后，执行基底设计(floor planning)和布局(placement)&布线(routing)(步骤ST4)，并且进行电阻和电容(RC)的提取(步骤ST5)。根据所提取的RC，计算时延(步骤ST6)。然后，通过检查所获得的时延是否满足希望的定时要求来进行布局检查(步骤ST7)。这样，就创建了物理模块的设计数据。

在上述过程中，对于其中设有屏蔽导线的边沿，提取了所述屏蔽导线与位于物理模块内部的多条布线导线之间的串扰效果和RC。对于其中设有禁止布线区域的边沿，平行于所述物理模块的边界延展的布线导线被禁止，从而在所述物理模块的内部不存在与该物理模块的外部产生串扰和电容的布线导线。这样，对于该物理模块，通过RC提取所获得的RC的准确度就较高。

重新参照图7，当为物理模块确定了多个外部连接端子的排列和布线层时，就将关于所述排列和布线层的信息交给了顶层。根据该信息，将所述物理模块变成类似其他宏的黑盒(步骤ST2)。结果，可以采用相同的方式来对变成黑盒的物理模块和其他宏一起进行处理。然后进行基底设计和布局&布线(步骤ST3)，并且进行RC的提取(步骤ST4)。根据所提取的RC，计算出时延(步骤ST5)。然后通过检查所获得的时延是否满足希望的定时要求来进行布局检查(步骤ST6)。这样，就获得了整个芯片的设计数据。

在如上所述的RC的提取处理中，对于其中设有屏蔽导线的每个物理模块，通过假设布线导线(屏蔽导线)存在于所述物理模块的内部并且靠近边界来进行处理。对于其中设有禁止布线区域的边沿，平行于所述物理模块的边界延展的布线导线被禁止，从而在所述物理模块的内部不存在与该物理模块的外部产生串扰和电容的布线导线。这就使可以通过假设在边界附近不存在布线导线来进行处理。这样，当对于顶层设计数据进行布局生成后的RC提取时，逐边沿地考虑了布线导线的存在/不存在，从而保持了RC提取的高准确度。

下面，将说明在物理模块的边界的外部设置屏蔽导线和禁止布线区域的过程。

图9是示出顶层的设计过程的流程图。图10是示出物理模块的设计过程的流程图。

在图9的步骤ST1处，从在顶层设置的门级网表切出物理模块。将与所述物理模块相对应的所切出的网表交给物理模块设计者，接着物理模块设计者开始工作(这标志着图10的流程图的开始)。

在图10的步骤ST1处，确定物理模块的大小。在步骤ST2处，确定多个外部连接端子的排列和其中排列有所述多个外部连接端子的布线层。之后，执行基底设计和布局&布线(步骤ST3)，并且进行RC的提取(步骤ST4)。根据所提取的RC，计算时延(步骤ST5)。然后进行布局检查(步骤ST6)。这样，就创建了物理模块的设计数据。

重新参照图9，当为物理模块确定了多个外部连接端子的排列和布线层时，就将关于所述排列和布线层的信息交给了顶层。根据该信息，将所述物理模块变成类似其他宏的黑盒(步骤ST2)。根据关于所述多个外部连接端子的排列的信息，自动地为每个物理模块确定其中设有屏蔽导线的边沿和其中设有禁止布线区域的边沿，接着，在所述物理模块的边界的外部设置所述屏蔽导线和所述禁止布线区域(步骤ST3)。然后进行基底设计和布局&布线(步骤ST4)，并且随后执行RC的提取(步骤ST5)。根据所提取的RC，计算出时延(步骤ST6)。然后进行布局检查(步骤ST7)。这样，就获得了整个芯片的设计数据。

图11是示出设置在物理模块边界的外部的多条屏蔽导线和多个禁止布线区域的结构的平面图。在图11中，物理模块20包括多个外部连接端子21。在该物理模块20的外部，设有多条屏蔽导线22和多个禁止布线区域23。

在前述的顶层处理中，对于其中设有屏蔽导线的边沿，准确地提取了位于物理模块外部的多条屏蔽导线与多条布线导线之间的串扰效果和RC。对于其中设有禁止布线区域的边沿，在提取串扰效果和RC时，不需要考虑所述物理模块内部的多条布线导线的影响。这样，当在顶层提取RC时就保持了较高的RC提取准确度。

在提取每个物理模块内部的RC的处理中，对于其中设有屏蔽导线的边沿，通过假设布线导线(屏蔽导线)位于所述物理模块的外部并且靠近边界，正确地进行了处理。对于其中设有禁止布线区域的边沿，通过假设在边界附近不存在布线导线，正确地进行了处理。这样，为RC提取保持了较高的准确度。

下面，将说明在物理模块的边界的内部和外部设置屏蔽导线和禁止布线区域的过程。

为了在物理模块的边界的内部和外部设置屏蔽导线和禁止布线区域，将图9的用于在物理模块的边界的外部设置屏蔽导线和禁止布线区域的过程与图8的用于在物理模块的边界的内部设置屏蔽导线和禁止布线区域的过程简单地组合起来。结果，在图8的步骤ST3处在物理模块的边界的内部设置了屏蔽导线和禁止布线区域，而在图9的步骤ST3处在物理模块的边界的外部设置了屏蔽导线和禁止布线区域。所述过程的其他部分与前述过程相同。

图12是示出设置在物理模块边界的内部和外部的多条屏蔽导线和多个禁止布线区域的结构的平面图。在图12中，多条屏蔽导线22和多个禁止布线区域23设置在包括多个外部连接端子21的物理模块20的内部和外部。

采用这种结构，按照与使用图4的结构或图11的结构相同的方式，来为RC提取保持高的准确度。

图13是示出确定其中设有多条屏蔽导线的边沿以及设置该多条屏蔽导线和多个禁止布线区域的过程的流程图。该过程示出了图8或图9中所示的步骤ST3的过程的细节。

在步骤ST1处，从库中获取用于每个布线层的布局规则。在步骤ST2处，获取关于要处理的物理模块的电路信息。该电路信息包括关于所述物理模块的多个外部连接端子的位置(排列)和布线层的信息。

在步骤ST3处，从所获取的电路信息中提取关于所述物理模块的多个外部连接端子的信息，并且对每个布线层进行检查，以确定所述物理模块的哪些边沿具有外部连接端子，接下来一个布线层接一个布线层地确定用于设置屏蔽导线的边沿和用于设置禁止布线区域的边沿。

在步骤ST4处，根据从库中所获取的布局规则来生成屏蔽导线。如果在一屏蔽导线与所述物理模块的边界之间布置有一布线导线，屏蔽的目的就遭到了破坏。因此，设置屏蔽导线生成的位置使得与所述物理模块的边界相距一距离，以便在所述屏蔽导线与所述物理模块的边界之间不存在其他的布线导线。

在步骤ST5处，对用于设置禁止布线区域的边沿生成禁止布线区域。通过仿真来确定禁止布线区域的宽度(即，从物理模块的边界到禁止布线区域的端部的距离)，以便不需要考虑串扰效果和布线电容。提前将所获得的宽度保存在库中。

在步骤ST6处，检查是否对于所有布线层都完成了上述过程。在检查结果是否定的情况下，所述流程返回步骤ST3，从此开始对下一布线层执行上述处理。当对于所有布线层都完成了屏蔽导线和禁止布线区域的设置时，所述流程进入步骤ST7。在步骤ST7处，通过包括屏蔽导线和禁止布线区域的电路信息来更新原始的电路信息。

这样，结束所述流程。

图14A示出了第一布线层，图14B示出了第二布线层。在具有多层结构的半导体集成电路中，将多个布线层逐一层叠，这样，图14B的第二布线层就层叠在图14A的第一布线层的顶部。在图14A和14B所示的示例中，层相关优先布线方向对于图14A的第一布线层是垂直方向，而对于图14B的第二布线方向则是水平方向。总体而言，在所述多个布线层中垂直优先布线方向和水平优先布线方向彼此交替。

在图14A所示的布线层中，屏蔽导线22设置在左边沿和右边沿，而禁止布线区域23则位于顶部边沿和底部边沿。在图14B所示的布线层中，屏蔽导线22设置在顶部边沿和底部边沿，而禁止布线区域23则位于左边沿和右边沿。这些布线层逐一层叠起来。在每个布线层中设置屏蔽导线22和禁止布线区域23的方法与前述方法相同。

图11或图12的结构也可以应用于具有多层结构的半导体集成电路。在这种多层结构中，屏蔽导线22沿垂直方向延伸和禁止布线区域23沿水平方向延伸的图11或图12的结构更改成了屏蔽导线22沿水平方向延伸和禁止布线区域23沿垂直方向延伸的结构。

此外，本发明不限于这些实施例，相反，在不偏离本发明的范围的条件下，可以进行各种变型和修改。

本发明基于第2003-049375号日本优先申请，其于2003年2月26日提交给日本专利局，这里通过引用将其全部内容并入。

Claims

1、一种半导体集成电路，其包括：

模块区域，其具有第一边界边沿和第二边界边沿，在第一边界边沿上设有外部连接端子，在第二边界边沿上没有设置外部连接端子；

禁止布线区域，其从第一边界边沿延伸第一距离，并且在该禁止布线区域中不存在平行于第一边界边沿延展的布线导线；以及

屏蔽导线，其位于与第二边界边沿相距第二距离的位置处，并且平行于该第二边界边沿延展。

2、根据权利要求1所述的半导体集成电路，其中，所述模块区域被边界边沿完全包围起来，所述边界边沿由第一边界边沿和第二边界边沿组成。

3、根据权利要求1所述的半导体集成电路，其中，所述禁止布线区域位于第一边界边沿的内部，并且所述屏蔽导线位于第二边界边沿的内部。

4、根据权利要求1所述的半导体集成电路，其中，所述禁止布线区域位于第一边界边沿的外部，并且所述屏蔽导线位于第二边界边沿的外部。

5、根据权利要求1所述的半导体集成电路，其中，所述禁止布线区域位于第一边界边沿的内部和外部，并且所述屏蔽导线位于第二边界边沿的内部和外部。

6、根据权利要求1所述的半导体集成电路，其中，所述模块区域是物理模块区域，该物理模块区域是在分层布局设计中根据逐个功能所划分的布局区域。

7、根据权利要求1所述的半导体集成电路，其中，第一和第二边界边沿、禁止布线区域、和屏蔽导线设置在第一布线层中，并且所述模块区域具有：第三边界边沿，其上设有外部连接端子；和第四边界边沿，其上没有设置外部连接端子，第三和第四边界边沿设置在不同于第一布线层的第二布线层中，所述半导体集成电路还包括：

禁止布线区域，其从第三边界边沿延伸第三距离，并且在该禁止布线区域中，不存在平行于第三边界边沿延展的布线导线；和

屏蔽导线，其位于与第四边界边沿相距第四距离的位置处，并且平行于该第四边界边沿延展。

8、一种半导体集成电路的设计方法，其包括以下步骤：

a)检查模块区域的每个边界边沿，以便确定：边界边沿是其中设有外部连接端子的第一边界边沿，还是其中没有设置外部连接端子的第二边界边沿；

b)设置禁止布线区域，该禁止布线区域从第一边界边沿延伸第一距离，并且在该禁止布线区域中不存在平行于第一边界边沿延展的布线导线；以及

c)设置屏蔽导线，该屏蔽导线位于与第二边界边沿相距第二距离的位置处，并且平行于该第二边界边沿延展。

9、根据权利要求8所述的方法，还包括切分出物理模块区域以作为所述模块区域的步骤，所述物理模块区域是在分层布局设计中的顶层根据逐个功能所划分的布局区域。

10、根据权利要求8所述的方法，其中，所述步骤a)至c)对于每个布线层都被重复进行。

11、根据权利要求1所述的半导体集成电路，其中，所述第一距离比最小布线距离长，所述最小布线距离为半导体集成电路的设计过程中使用的布线栅格的间隔。

12、根据权利要求1所述的半导体集成电路，其中，所述第二距离等于最小布线距离，所述最小布线距离为半导体集成电路设计的布线过程中使用的布线栅格的间隔。

13、根据权利要求7所述的半导体集成电路，其中，所述第三距离比最小布线距离长，所述最小布线距离为半导体集成电路设计的布线过程中使用的布线栅格的间隔。

14、根据权利要求7所述的半导体集成电路，其中，所述第四距离等于最小布线距离，所述最小布线距离为半导体集成电路设计的布线过程中使用的布线栅格的间隔。

15、根据权利要求8所述的方法，其中，所述第一距离比最小布线距离长，所述最小布线距离为半导体集成电路设计的布线过程中使用的布线栅格的间隔。

16、根据权利要求8所述的方法，其中，所述第二距离等于最小布线距离，所述最小布线距离为半导体集成电路设计的布线过程中使用的布线栅格的间隔。