CN1542960A - 半导体器件及其设计方法 - Google Patents
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Abstract
本发明的目的在于：实现能够防止因噪声引起的电路误动作的半导体器件而不招致因扩大信号布线间隔和向信号布线间插入屏蔽线或者屏蔽层而引起的电路集成度的降低。该半导体器件是在硅半导体衬底上层叠了3层以上的布线层的多层布线结构的半导体器件，配备：用第(N－1)层布线层形成，构成闩锁电路的第1信号线；具有与第1信号线交叉或者一部分重叠配置的部分，用第(N+1)层布线层形成的第2信号线；以及在第1信号线与第2信号线之间，在第2信号线的正下部，用第N层布线层形成，具有作为屏蔽布线功能的电源布线。
Description
技术领域
本发明涉及半导体器件及其设计方法，例如涉及防止因半导体集成电路的电源电压的变动而发生的噪声(电源噪声)和因串扰噪声引起的电路误动作的布线布局。
背景技术
近年来，随着LSI的高性能化和高密度化，因集成电路的电源电压的变动而发生的噪声及串扰噪声作为引起信号波形恶化的重要原因变得不容忽视。当希望CMOS电路高速化时，所生成的噪声增加是不能回避的问题，而由于MOS的比例法则，必须降低信号电平和供电电压成为噪声增加的主要原因。由于噪声的增大和供电电压的降低，如限于用现有的技术和电路结构进行设计，在高速的CMOS电路中，将使SN比发生重大恶化。
以下，用附图说明现有的半导体器件。图12是现有的半导体器件的结构图，1是假想地表示第(N-1)层布线层(N是2以上的整数)的平面，2是用第(N-1)层布线层形成、构成数据闩锁功能(闩锁电路)的第1信号线，3是用第N层布线层形成的第2信号线。
以下，说明如上所述构成的半导体器件的工作。首先，设在构成闩锁电路的第1信号线2上保持L(低)电平的数据。另一方面，当在第2信号线3上输入H(高)电平的信号时，位于其正下方的闩锁电路的节点电位因耦合效应而上浮，其结果是，当节点的电位超过作为判定电平的VDD/2(VDD是电源电位)的情况下，闩锁电路内的数据有可能反转。迄今，在以CMOS为基础的设计中，仅靠在衬底上设置数个去耦电容器就能够得到优质的功率供给。但是，随着CMOS高速化，ΔI噪声(电流噪声)成为重要的课题，为了降低该噪声，在现有的技术中，例如采用扩大信号布线的间隔，在该信号布线间设置屏蔽线，或者内部布线中的信号布线采用通常的条带线路结构、在作为信号布线而形成的布线导体的上下通过绝缘层形成所谓的满图形形状的大面积的接地(Ground)层或者电源层。为防止因这样的电源电压变动引起的噪声及因串扰噪声引起的恶劣影响的现有技术例如已在特开平11-274424号公报中公布。根据该现有的技术，通过在存储单元上设置接地线屏蔽层，使因电源线的电压变动而发生的噪声逃逸到接地线屏蔽层中，就能够防止在存储单元内保持的数据的误反转。
但是，如上所述，在用扩大信号布线间隔及向信号布线间插入屏蔽线或者屏蔽层以降低噪声的布线结构中，必然会降低电路集成度，从而在谋求高密度化方面成为问题。
发明内容
本发明的目的在于：提供能够抑制电路集成度的降低，同时能够防止因噪声引起的电路误动作的半导体器件及其设计方法。
本发明的第1半导体器件是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层、第(N+1)层布线层的3层以上的布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件，设置：用第(N-1)层布线层形成，构成数据闩锁功能部的第1信号线；用第(N+1)层布线层形成，与第1信号线交叉或者一部分重叠配置的第2信号线；以及用第N层布线层形成，配置在第1信号线与第2信号线之间，具有作为屏蔽布线功能的电源布线。
根据上述第1半导体器件的结构，用电源布线屏蔽因第2信号线的电压变动引起的噪声，能够防止数据闩锁功能部的误动作，由于不需要在电源布线之外另外设置新的屏蔽布线，不用为了另外设置屏蔽布线而增加新的工序，另外，也不会招致电路集成度的降低。
本发明的第1半导体器件的设计方法是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件的设计方法，对用第N层布线层形成的电源布线进行布局，将布局后的电源布线作为屏蔽布线而识别，配置构成半导体器件的多个功能块，其中将具有用第(N-1)层布线层形成的信号线、容易受噪声影响的功能块配置在作为屏蔽布线而被识别的电源布线的正下部。
本发明的第2半导体器件的设计方法是在第1半导体器件的设计方法中，被布局后的电源布线为多个，而多个电源布线中仅仅供给了指定信息的电源布线才作为屏蔽布线而被识别的设计方法。
根据上述第1、第2半导体器件的设计方法，首先将电源布线进行布局，在作为屏蔽布线而被识别的电源布线的正下方，配置容易受噪声影响的功能块(例如，在电源控制技术中，在备用状态下，以低电压进行数据保持的闩锁电路部)，由于不需要重新设置屏蔽布线，不增加新的工艺工序，另外，也不降低电路集成度，能够防止因电源噪声和串扰噪声引起的功能块的误动作。
本发明的第2半导体器件是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件，在构成半导体器件的3个以上的功能块中，将具有用第(N-1)层布线层形成的信号线、容易受噪声影响的多个功能块集中配置在衬底上的一个部位，配置用第N层布线层形成的屏蔽层，使之覆盖那些功能块的正上方。
本发明的第3半导体器件的设计方法是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件的设计方法，当配置构成半导体器件的3个以上的功能块时，在3个以上的功能块中，将具有用第(N-1)层布线层形成的信号线、容易受噪声影响的多个功能块集中配置在衬底上的一个部位，配置用第N层布线层形成的屏蔽层，使之覆盖那些功能块的正上方。
根据上述第2半导体器件的结构、第3半导体器件的设计方法，将以往分散配置在芯片内的屏蔽层集中配置在一个部位，从而减轻了布线的复杂性，能够防止电路集成度的降低，同时，能够防止因电源噪声和串扰噪声引起的功能块的误动作。
本发明的第3半导体器件是在衬底上层叠多个布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件，使用多个逻辑单元构成内置的规定的电路，在规定的电路中，构成容易受噪声影响的功能块的逻辑单元的单元上部的整个面上被附加用多个布线层中的上层的布线层形成的屏蔽层。
本发明的第4半导体器件的设计方法是用多个逻辑单元构成内置在半导体器件中的规定的电路的半导体器件的设计方法，该半导体器件是在衬底上层叠多个布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件，预先准备用多个布线层中上层的布线层形成的屏蔽层附加在单元上部的整个面上的带屏蔽层的多个逻辑单元，使用带屏蔽层的逻辑单元构成规定的电路中容易受噪声影响的功能块。
根据上述第3半导体器件、第4半导体器件的设计方法，通过使用带屏蔽层的逻辑单元设计容易受噪声影响的功能块，能够防止因电源噪声和串扰噪声引起的误动作，除此以外，由于在容易受噪声影响的功能块的整个面上形成屏蔽层，能够减轻重新设置屏蔽布线情况下那样的布线的复杂性，能够防止电路集成度的降低。
本发明的第4半导体器件是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件，设置：用第(N-1)层布线层形成，构成数据闩锁功能部的第1信号线；用第N层布线层形成，与第1信号线交叉或者一部分重叠配置的第2信号线；以及至少将第1信号线的正上方的第2信号线的信号电压下降到数据闩锁功能部的数据保持电压的电平移位器。
根据上述第4半导体器件的结构，通过用电平移位器将第2信号线的信号电压降低到数据闩锁功能部的数据保持电压，从而将因第2信号线的信号电压的变化引起的数据闩锁功能部内的电压变化抑制在电压判定电平以下的变化，能够防止误动作，由于不需要设置屏蔽层，也不会降低电路集成度。
本发明的第5半导体器件是在衬底上形成多个半导体元件，配备了由多层布线连接各半导体元件而成的多个功能块的半导体器件，多个功能块中的一部分功能块用在单元上部的整个面上具有屏蔽层的逻辑单元构成，其他的功能块用不具有屏蔽层的逻辑单元构成。
本发明的第6半导体器件是在第5半导体器件中，覆盖在用具有屏蔽层的逻辑单元构成的功能块上的屏蔽层兼具电源布线的功能的半导体器件。
本发明的第7半导体器件是在第6半导体器件中，对兼具电源布线功能的屏蔽层施加恒定电压的半导体器件。
本发明的第8半导体器件是在第5半导体器件中，用具有屏蔽层的逻辑单元构成的功能块被动态控制的半导体器件。
本发明的第9半导体器件是在第5半导体器件中，用具有屏蔽层的逻辑单元构成的功能块的电源电位被控制的半导体器件。
本发明的第10半导体器件是在第5半导体器件中，用具有屏蔽层的逻辑单元构成的功能块的衬底电位被控制的半导体器件。
对本发明的第5半导体器件的设计方法而言，其中的半导体器件是在衬底上形成多个半导体元件，配备由多层布线连接各半导体元件而成的多个功能块，多个功能块中的一部分功能块用在单元上部的整个面上具有屏蔽层的逻辑单元构成，其他的功能块用不具有屏蔽层的逻辑单元构成的半导体器件，当设计上述结构的半导体器件时，具有以下工序：根据用于判定在功能块上是否需要屏蔽层的指定信息，使用具有屏蔽层的逻辑单元设计功能块的工序；以及根据指定信息，使用不具有屏蔽层的逻辑单元设计功能块的工序。
本发明的第6半导体器件的设计方法是在第5半导体器件的设计方法中，在指定信息中，包括：在多条电源布线中，表示施加恒定电位的电源布线的布局位置的位置信息；以及表示设定在多条电源布线的每一条上的电位的电源信息和表示在多条电源布线中配置在被动态控制的功能块上的电源布线的动态控制信息中的至少一方的信息的设计方法。
根据上述第5～第10半导体器件的结构，第5及第6半导体器件的设计方法，通过使用具有屏蔽层的逻辑单元设计容易受噪声影响的功能块，能够防止因电源噪声和串扰噪声引起的误动作，除此以外，由于在容易受噪声影响的功能块的整个面上形成屏蔽层，能够减轻重新设置屏蔽布线情况那样的布线的复杂化，能够防止电路集成度的降低。
本发明的第11半导体器件是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层、第(N+1)层布线层、第(N+2)层布线层的4层以上的布线层，在衬底与各布线层的每个层之间配备了绝缘层的半导体器件，设置：用第(N-1)层布线层形成，构成数据闩锁功能部的第1信号线；用第N层布线层形成，通过绝缘层的通孔连接在第1信号线上，与第1信号线一起构成数据闩锁功能部的节点；用第(N+2)层布线层形成，与节点交叉或者一部分重叠配置的第2信号线；以及用第(N+1)层布线层形成，配置在节点与第2信号线之间，具有作为屏蔽布线功能的电源布线。
根据上述第11半导体器件的结构，用电源布线屏蔽因第2信号线的电压变动引起的噪声，能够防止数据闩锁功能部的误动作，由于不需要在电源布线之外设置新的屏蔽布线，不增加用于另外设置屏蔽布线的新工序，另外，也不会招致电路集成度的降低。
在上述本发明的半导体器件及其设计方法中，衬底可以是硅半导体衬底，或者也可以是SOI(silicon on insulator：绝缘体上的硅)衬底。
如上所述，根据本发明，不需要像现有方法那样扩大布线间隔和新形成屏蔽层，还不会招致电路集成度降低，能够防止因集成电路内的噪声引起的误动作。
附图说明
图1是本发明的第1实施例中的半导体器件的结构图。
图2是表示本发明的第2实施例中的半导体器件的设计方法的流程图。
图3是本发明的第3实施例中的半导体器件的布局图。
图4A是本发明的第4实施例中的半导体器件的逻辑单元库的单元的平面图，图4B是该单元的剖面图。
图5是本发明的第5实施例中的半导体器件的结构图。
图6是表示本发明的第6实施例中的半导体器件的结构的平面图。
图7是表示本发明的第6实施例中的半导体器件的宏单元的剖面结构的一个示例的图。
图8是表示本发明的第7实施例中的半导体器件的结构的平面图。
图9是表示本发明的第7实施例中的半导体器件的设计方法的流程图。
图10是表示本发明的第8实施例中的半导体器件的结构的平面图。
图11A是内置在本发明的第9实施例的半导体器件中的闩锁电路的电路图，图11B是表示该闩锁电路的布线例的平面图。
图12是现有的半导体器件的结构图。
图13是表示现有的半导体器件的设计方法的流程图。
具体实施方式
现根据附图详细说明本发明的实施例。此外，在以下的说明中，在衬底上形成的布线层从下层开始依次为第1层布线层、第2层布线层、…。例如，后述的第(N-1)层布线层的上面的一个布线层是第N层布线层。
第1实施例
图1是表示本发明的第1实施例中的半导体器件的结构的图。在图1中，11是假想地表示了第(N-1)层布线层(N是2以上的整数)的平面，12是用第(N-1)层布线层形成、构成数据闩锁功能(闩锁电路)的第1信号线，13是用第(N+1)层布线层形成的第2信号线，14是用第N层布线层形成、作为屏蔽布线而设置的电源布线。
本实施例的半导体器件是在硅半导体衬底上层叠3层以上的布线层，在硅半导体衬底与各布线层的每个层之间配备了绝缘层的多层布线结构，具有：用第(N-1)层布线层形成、构成闩锁电路的第1信号线12；与第1信号线12交叉或者有一部分重叠配置的部分，用第(N+1)层布线层形成的第2信号线13；以及在第1信号线12与第2信号线13之间用第N层布线层形成的电源布线14。这里，用构成闩锁电路的第(N-1)层布线层形成的第1信号线12配置在第2信号线13的正下方及其附近，用第N层布线层形成的电源布线14被配置成覆盖住第1信号线12，供给没有变化的恒定的电位，具有作为屏蔽布线的功能。供给该电源布线14的电位只要是没有变化的恒定的电位即可，供给VSS(接地电位)或者VDD(电压电位)。
以下，说明上述结构的半导体器件的工作。首先，使构成闩锁电路的第1信号线12上保持L电平的数据。另一方面，当在第2信号线13上输入H电平的信号时，位于其正下方的闩锁电路的节点电位因耦合效应而上浮，在节点的电位超过判定电平VDD/2的情况下，闩锁电路内的数据有可能反转。但是，像本实施例那样，用第N层布线层作为屏蔽布线而设置、供给恒定电位的电源布线14能够消除耦合效应，防止闩锁电路内的数据变化，防止误动作。
根据上述本实施例，通过在构成第(N-1)层布线层的闩锁电路的第1信号线12与用第(N+1)层布线层形成的第2信号线13之间，设置用第N层布线层形成的电源布线14作为屏蔽布线，能够用电源布线14屏蔽因第2信号线13的电压变动引起的噪声(串扰噪声)，通过将电源布线14兼用作屏蔽布线，由于不必在电源布线14之外设置屏蔽布线，不增加新的工艺工序，还不会招致电路集成度的降低。
此外，为了将电源布线14兼用作屏蔽布线，在本实施例中是以板状方式形成配置成覆盖住第1信号线12的电源布线14的，但也可以形成为网格状或者条带形状。
第2实施例
图2是本发明的第2实施例的半导体器件的布局方法的流程图。以下说明该布局的方法。
如图13所示，以往集成电路的布局方法的通例是在配置功能块后，将电源布线进行布局的顺序。既采用容易受电源噪声和串扰噪声影响的功能块，例如预充电电路，又采用对预充电型的总线和多米诺逻辑等设置屏蔽层，将能够成为噪声源的信号线迂回引至上层的布局方法。但是，根据本实施例的布局方法，先实施电源布线的布局(步骤S1)、将电源布线作为屏蔽布线而识别(步骤S2)、然后，配置构成集成电路的多个功能块。这时，将容易受电源噪声和串扰噪声影响的功能块配置在作为屏蔽布线而被识别的电源布线的下面(步骤S3)。
另外，在多个存在的电源布线中，通过对作为屏蔽布线而使用的电源布线供给指定信息21，也可以仅仅将供给了指定信息21的电源布线作为屏蔽布线而识别，在它的下面配置容易受噪声影响的功能块。
此外，在用第N层布线层形成电源布线的情况下，容易受噪声影响的功能块至少是具有用第(N-1)层布线层形成的布线部分的功能块。
当将本布局方法应用于第1实施例的半导体器件的布局的情况下，在对用第N层布线层形成的电源布线14实施布局后，在将电源布线14作为屏蔽布线而识别的基础上，在电源布线14的正下部，配置具有用第(N-1)层布线层形成的部分(信号线12等)的闩锁电路。在这种情况下，能够防止因配置在电源布线14的上层的第2信号线13的电压变动而引起的噪声(串扰噪声)。
根据上述本实施例，在作为屏蔽布线而被识别的电源布线的下面，通过配置容易受噪声影响的功能块，由于不必在电源布线之外重新设置屏蔽层，所以不增加新的工艺工序，还不降低电路集成度，就能够防止电源噪声和串扰噪声，防止功能块的误动作。这里，对电源噪声进行说明。例如，当进行多电源设计时，在用一部分电路块进行电源电压控制的情况下，在电源电压的变化点中，在电源电压以急剧的斜率变化时，发生因过冲、下冲引起的噪声(电源噪声)。在本实施例中，能够防止这样的电源噪声。
第3实施例
图3是表示本发明的第3实施例的半导体器件的布局方法的结构图。在图3中，31是难以受电源噪声影响的功能块，32是容易受噪声影响的功能块，33是屏蔽层。
对本实施例的布局方法而言，在芯片上配置功能块的情况下，将容易受噪声影响的多个功能块(例如，预充电电路和多米诺逻辑电路)集中配置在一个部位，在它的上层用满图形形状(板状)配置屏蔽层33。在这样设计制作的半导体器件中，通过对屏蔽层33供给VSS或者VDD的恒定电位，能够防止功能块32因电源噪声而引起的误动作。这里，当在功能块32内进行电源电位(VDD)控制或者衬底电位(VSS)控制的情况下，设想发生电源噪声的控制用的电源布线(未图示)被配置在比屏蔽层33更靠上层。
此外，在用第N层布线层形成屏蔽层33的情况下，容易受噪声影响的功能块32是至少具有用第(N-1)层布线层形成的布线部分的功能块。
如上所述，根据本实施例，通过将以往分散配置在芯片内的屏蔽层集中配置在一个部位，能够减轻布线的复杂化。这样，通过减轻布线的复杂化，能够防止电路集成度的降低。
第4实施例
图4A是表示本发明的第4实施例中的半导体器件的逻辑单元库的单元结构的平面图，图4B是图4A中的A-A′剖面图。在图4A、图4B中，41是在本实施例中使用的逻辑单元，42是通常的逻辑单元部分，43是屏蔽层。
在本实施例中，对难以受电源噪声影响的功能块，使用由通常的逻辑单元部分42构成的通常的逻辑单元进行设计，对容易受电源噪声影响的功能块，使用在通常的逻辑单元部分42的上层预先设置了屏蔽层43的逻辑单元41进行设计。
例如，在将本实施例应用于图3的结构的情况下，难以受噪声影响的功能块31使用通常的逻辑单元进行设计，容易受噪声影响的功能块32和其上的屏蔽层33，能够使用设置了屏蔽层43的逻辑单元41进行设计。
如上所述，根据本实施例，除通常的逻辑单元外，还要准备具有带屏蔽层的多个逻辑单元41的单元库，容易受噪声影响的功能块通过使用带屏蔽层的逻辑单元41进行设计，能够省略重新设置屏蔽布线的工序。这样设计制作的半导体器件除能够防止因噪声引起的电路误动作外，由于还在容易受噪声影响的功能块的整个面上形成屏蔽层，所以能够减轻在配置通常的逻辑单元后，在其上重新设置屏蔽布线情况下那样的布线的复杂化，能够防止电路集成度的降低。
第5实施例
图5是本发明的第5实施例中的半导体器件的结构图。在图5中，51是假想地表示第(N-1)层布线层(N是2以上的整数)的平面、52是用第(N-1)层布线层形成、构成数据闩锁功能(闩锁电路)的第1信号线，53是用第N层布线层形成的第2信号线，54是电平移位器。
本实施例的半导体器件是在硅半导体衬底上层叠多个布线层，在硅半导体衬底与各布线层的每个层之间配备了绝缘层的多层布线结构，它形成为配备了下述部分的结构：用第(N-1)层布线层形成、构成闩锁电路的第1信号线52；具有与第1信号线52交叉或者一部分重叠配置的部分，用第N层布线层形成的第2信号线53；以及至少将第1信号线52的正上方的第2信号线53的信号电压下降到闩锁电路的数据保持电压的电平移位器54。
以下，说明如上构成的半导体器件的工作。首先，使构成闩锁电路的第1信号线52保持L电平的数据。另一方面，当在第2信号线53上输入H电平的信号时，位于其正下方的闩锁电路的节点电位因耦合效应而上浮，当节点的电位超过作为判定电平的VDD/2的情况下，闩锁电路内的数据有可能反转。但是，如本实施例所示，通过用电平移位器54使闩锁电路的正上方的信号线53的电压下降到闩锁电路的数据保持电压，能够将因信号线53的信号电压的变化而引起的闩锁电路内的电压变化抑制为电压判定电平以下的变化，能够防止误动作。
如上所述，根据本实施例，通过设置电平移位器54，能够防止闩锁电路的误动作，由于不需要设置屏蔽层，也不会降低电路集成度。
第6实施例
图6是表示本发明的第6实施例中的半导体器件的结构的平面图，图7是表示该半导体器件的宏单元(＝逻辑单元)的剖面结构的一个示例图。
如图6所示，本实施例的半导体器件61例如是系统LSI等的半导体芯片，配备：配置在衬底(半导体衬底)62上的核心区域上、用由INV、NAND、RAM和DRAM等构成的具有特定功能的多个宏单元构成的功能块64；为了降低噪声的影响，用由预先在上层具有屏蔽层的INV、NAND、RAM和DRAM等构成的具有特定功能的多个宏单元(带屏蔽层的宏单元)构成的功能块63；以及配置在衬底上的接口区(I/O区)65上的输入输出电路。
如图7所示，构成功能块63的各个带屏蔽层的宏单元有下述结构：例如，对具有由3层布线层构成的多层布线结构而没有屏蔽层的宏单元，在其最上层的第3层布线层上，还用第4布线层形成屏蔽层72，使之通过层间绝缘膜覆盖单元整个面。这些多层布线层虽然作为通常的信号布线使用，但对于屏蔽层72而言，不与宏单元内的电源布线和接地布线(施加接地电位VSS的电源布线)连接，从外部供给恒定的电位(例如VSS)。另外，如果是没有变化的恒定电压，也能够将电源布线和接地布线作为屏蔽层。
如图6所示，在该例中，在半导体芯片上用多个没有屏蔽层的宏单元构成的功能块64和用多个带屏蔽层的宏单元构成的功能块63混合存在。进而，如图7所示，存在用配置在宏单元内部的信号线71和配置在宏单元外部、用上层的布线层形成的信号线73在规定长度的区间以接近的状态并行的部位。这样，即使在宏单元内部的信号线71和外部的信号线73接近的部位，由于在信号线71与信号线73之间插入屏蔽层72，即使在因信号线73的信号变化而发生噪声的情况下，该噪声的传播被屏蔽层72遮断，不会对宏单元的内部的信号线71带来恶劣影响。
接着，说明该例的半导体器件的工作。如上所述，在覆盖在由带屏蔽层的宏单元构成的功能块上的屏蔽层上，从外部供给恒定的电位(例如VSS)，不与宏单元内的电源布线和接地布线连接。因此，屏蔽层保持在同一电位。
因此，如图7所示，即使在规定的宏单元内部的信号线71和该宏单元的外部的信号线73接近的部位，通过介于两信号线之间的屏蔽层72，产生恶劣影响的噪声的传播被遮断。例如，作为显著的示例，可举出在进行电源控制的功能块内具有闩锁功能的宏单元内部的闩锁节点为例进行说明。首先，信号线71是闩锁节点的布线的一部分，宏单元用通常的电源电位VDDA闩锁从外部输入的信息。这里，设输入的信息是L电平。接着，在功能块的工作停止的状态中，宏单元一边保持闩锁了数据L的状态，一边为了降低功能块的功耗，将宏单元的电源电位降低到某恒定电位VDDB(VDDB＜VDDA)以继续保持数据。这时，假定在信号线73上传播没有被电源控制的来自另一功能块的通常的电源电位VDDA。于是，通过接近的信号线71与信号线73之间的布线间电容，使信号线71的电位发生上升的变化，从而存在将宏单元的电源电位下降到某恒定电位VDDB而被保持的信号线71的L数据被改写成H数据的可能性。因此，如图7所示，用介于两信号线71、73之间的屏蔽层72遮断产生恶劣影响的噪声的传播，能够防止并不想要的数据的改写，能够防止误动作。
这样，除能够防止因噪声引起的电路误动作外，还由于在用带屏蔽层的宏单元构成的功能块63的整个面上形成屏蔽层，能够减轻在配置没有屏蔽层的通常的宏单元后，在其上重新设置屏蔽布线的情况那样的布线的复杂性，能够防止电路集成度的降低。
第7实施例
图8是表示本发明的第7实施例中的半导体器件的结构的平面图，图9是表示该第7实施例中的半导体器件的设计方法的流程图。
在图8中，81是作为屏蔽层使用的施加恒定电位(例如VSS)的电源布线，82是不作为屏蔽层使用的电源布线，83是容易受噪声影响的功能块。
在本实施例的结构中，与上述第6实施例的重大不同之处在于如图8所示那样使用电源布线81作为屏蔽层这一点。即用图7所示的带屏蔽层宏单元构成容易受噪声影响的功能块83，该宏单元的屏蔽层72是兼作电源布线的结构，由于除此之外的结构与上述第6实施例大致相同，故省略其说明。
对本实施例中的设计方法而言，除通常的宏单元(没有屏蔽层的宏单元)外，还要预先准备具有带屏蔽层的多个宏单元的单元库，首先，对作为上层布线预先形成的多条电源布线进行布局。该被布局的电源布线的信息是电源布线布局信息91，例如，是关于呈网格状和条带状配置的电源布线的间隔及线宽和位置等的信息。布线位置信息92是多个电源布线中施加恒定电位的电源布线的位置(坐标：平面的位置及层)信息。电源信息93是设置在多个各电源布线上的电位的信息，例如，表示某电源布线是总是设定在同一的电位VDDA上，还是有时设定在电位VDDA、有时设定在电位VDDB(VDDB＜VDDA)的信息(表示多电源设定的种类的信息)。布线位置信息92和电源信息93是设计者从电源布线布局信息91中取出，使之具有各自的参数的信息。
在步骤S11中，自动设计机根据布线位置信息92和电源信息93，将从外部仅供给恒定的电位而无电位变化的电源布线作为屏蔽布线，识别该布线的平面位置和层(形成层)。
在步骤S12中，从单元库中选择在上述电源布线的层上具有屏蔽层，而且为了形成功能块所需的宏单元(带屏蔽层的宏单元)。在步骤S13中，对在步骤S12中被选择了的宏单元自动地进行单元配置以合成功能块。此外，在不需要屏蔽的功能块的情况下，在步骤S12、S13中，选择没有屏蔽层的宏单元以合成功能块。
如上所述，例如，使用带屏蔽层的宏单元构成容易受噪声影响的功能块(特别是被电源控制的功能块)，使用没有屏蔽层的宏单元能够构成难以受噪声影响的功能块。另外，在容易受噪声影响的功能块中，也可以选择没有屏蔽层的宏单元，部分构成具有难以受噪声影响的功能的宏单元。
根据本实施例，能够得到与上述第6实施例大体相同的效果，此外，通过将电源布线用于屏蔽层，由于不需要追加屏蔽层，不增加用于设置新的屏蔽层的工序，还不会招致电路集成度的降低。另外，如图13所示，还能够在单元配置，追加屏蔽层后，省去调整电源布线的位置的工序(S34)。
第8实施例
图10是表示本发明的第8实施例中的半导体器件的结构的平面图。在图10中，101是作为屏蔽层使用、施加恒定电位(例如VSS)的电源布线，102是不作为屏蔽层使用的电源布线，103是被动态控制的功能块。
在本实施例中，与上述第7实施例的重大不同在于：如图10所示，用屏蔽层覆盖的功能块是被动态控制的功能块103。另外，具有动态控制信息94作为指定信息以代替电源信息93(参照图9)。由于除此以外的结构与上述第7实施例的结构大体相同，故省略其说明。以下，说明其不同点。
一般可知，被动态控制的功能块因CLK(时钟)的变化而容易受噪声的影响。作为其应对措施，在本实施例中，与被电源控制的功能块同样，用带屏蔽层的宏单元构成被动态控制的功能块。这里，在某特定位置的施加恒定电位的电源布线101的下面配置被动态控制的功能块103。因此，在步骤S11前，设计者建立动态控制信息94，作为表示从电源布线布局信息91得到的、在某特定位置的电源布线的下面配置的功能块受到动态控制这样的情况的信息。在这种情况下，在步骤S11中，自动设计工具根据布线位置信息92和动态控制信息94，在被动态控制的功能块的上面配置，而且将施加恒定电位而无电位变化的电源布线作为屏蔽布线，识别该布线位置和层(形成层)。
根据本实施例，在动态电路中，在CLK信号线应该完全不变化的时间中，能够防止因为将电源线上的误操作识别为CLK信号的误操作而造成的误动作。另外，也提高了对CLK信号线进行布局时的自由度。
第9实施例
图11A是内置在本发明的第9实施例中的半导体器件的闩锁电路(触发电路)的电路图，图11B是表示该闩锁电路的布线例的平面图。在图11A、图11B中，111是用第(N-1)层布线层形成的、构成闩锁电路的信号线，112是用第N层布线层形成的信号线，113是用第(N+1)层布线层形成的兼作屏蔽布线的电源布线，114是电源线。兼作屏蔽布线的电源布线113不与宏单元内的电源布线及接地布线连接，由外部供给恒定电位(例如VSS)。
如图11A、图11B所示，在本实施例中，与上述第6实施例的重大的不同之处在于：仅仅在构成某闩锁电路的节点中进行信号线的调换(跨接布线)的部位，才部分地屏蔽。
在本实施例中，来自其他功能块的信号线跨过构成闩锁电路的节点上，在用比保持闩锁数据的电压更高的电压发生信号变化的情况下，因布线间的电容耦合效应，存在使保持数据反转的问题。因此，在布线间电容的影响增大的情况下，配置兼作屏蔽布线的电源布线113，使之重叠在构成闩锁节点的信号线中，向上层的布线层进行调换的信号线112(跨接布线)的上面，用比其更上1层的第(N+2)层布线层形成来自外部的信号线(例如来自上述另一功能块的信号线)。通过这样的结构，有效地减少噪声的影响，而且能够极大地抑制因追加屏蔽布线引起的布线自由度的降低。
此外，上述各实施例中的半导体器件作为在硅半导体衬底上形成的器件进行了说明，但也可以在SOI(silicon on insulator：绝缘体上的硅)上形成。
Claims (21)
1、一种半导体器件，它是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层、第(N+1)层布线层的3层以上的布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层的半导体器件，其特征在于：
设置：用上述第(N-1)层布线层形成，构成数据闩锁功能部的第1信号线；用上述第(N+1)层布线层形成，与上述第1信号线交叉或者一部分重叠配置的第2信号线；以及用上述第N层布线层形成，配置在上述第1信号线与上述第2信号线之间，具有作为屏蔽布线功能的电源布线。
2、一种半导体器件，它是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层的半导体器件，其特征在于：
在构成上述半导体器件的3个以上的功能块中，将具有用上述第(N-1)层布线层形成的信号线，容易受噪声影响的多个功能块集中配置在上述衬底上的一个部位，配置用第N层布线层形成的屏蔽层，使之覆盖那些功能块的正上方。
3、一种半导体器件，它是在衬底上层叠多个布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层的半导体器件，其特征在于：
使用多个逻辑单元构成内置的规定的电路，在上述规定的电路中，构成容易受噪声影响的功能块的上述逻辑单元的单元上部的整个面上被附加用上述多个布线层中的上层的布线层形成的屏蔽层。
4、一种半导体器件，它是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层的半导体器件，其特征在于：
设置：
用上述第(N-1)层布线层形成，构成数据闩锁功能部的第1信号线；用上述第N层布线层形成，与上述第1信号线交叉或者一部分重叠配置的第2信号线；以及至少将上述第1信号线的正上方的上述第2信号线的信号电压降低到上述数据闩锁功能部的数据保持电压的电平移位器。
5、一种半导体器件，它是在衬底上形成多个半导体元件，配备了由多层布线连接各半导体元件而成的多个功能块的半导体器件，其特征在于：
多个功能块中的一部分的上述功能块用在单元上部的整个面上具有屏蔽层的逻辑单元构成，其他的上述功能块用不具有上述屏蔽层的逻辑单元构成。
6、如权利要求5所述的半导体器件，其特征在于：
覆盖在用具有上述屏蔽层的逻辑单元构成的功能块上的上述屏蔽层兼具电源布线的功能。
7、如权利要求6所述的半导体器件，其特征在于：
对兼具上述电源布线功能的屏蔽层施加恒定电压。
8、如权利要求5所述的半导体器件，其特征在于：
用具有上述屏蔽层的逻辑单元构成的功能块被动态控制。
9、如权利要求5所述的半导体器件，其特征在于：
用具有上述屏蔽层的逻辑单元构成的功能块的电源电位被控制。
10、如权利要求5所述的半导体器件，其特征在于：
用具有上述屏蔽层的逻辑单元构成的功能块的衬底电位被控制。
11、一种半导体器件，它是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层、第(N+1)层布线层、第(N+2)层布线层的4层以上的布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层的半导体器件，其特征在于：
设置：
用上述第(N-1)层布线层形成，构成数据闩锁功能部的第1信号线；用第N层布线层形成，通过上述绝缘层的通孔连接在上述第1信号线上，与上述第1信号线一起构成上述数据闩锁功能部的节点；用上述第(N+2)层布线层形成，与上述节点交叉或者一部分重叠配置的第2信号线；以及用上述第(N+1)层布线层形成，配置在上述节点与上述第2信号线之间，具有作为屏蔽布线功能的电源布线。
12、如权利要求1所述的半导体器件，其特征在于：
上述衬底是硅半导体衬底或者SOI衬底。
13、如权利要求4所述的半导体器件，其特征在于：
上述衬底是硅半导体衬底或者SOI衬底。
14、如权利要求5所述的半导体器件，其特征在于：
上述衬底是硅半导体衬底或者S0I衬底。
15、如权利要求11所述的半导体器件，其特征在于：
上述衬底是硅半导体衬底或者SOI衬底。
16、一种半导体器件的设计方法，这是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层的半导体器件的设计方法，其特征在于：
对用上述第N层布线层形成的电源布线进行布局，将布局后的上述电源布线作为屏蔽布线而识别，配置构成上述半导体器件的多个功能块，其中将具有用上述第(N-1)层布线层形成的信号线、容易受噪声影响的功能块配置在作为上述屏蔽布线而被识别的上述电源布线的正下部。
17、如权利要求16所述的半导体器件的设计方法，其特征在于：
被布局后的电源布线为多个，而上述多个电源布线中，仅仅供给了指定信息的电源布线才作为屏蔽布线而被识别。
18、一种半导体器件的设计方法，这是在衬底上从下层开始依次层叠包括第(N-1)层(N是2以上的整数)布线层、第N层布线层的多个布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层的半导体器件的设计方法，其特征在于：
当配置构成上述半导体器件的3个以上的功能块时，在上述3个以上的功能块中，将具有用上述第(N-1)层布线层形成的信号线、容易受噪声影响的多个功能块集中配置在上述衬底上的一个部位，配置用第N层布线层形成的屏蔽层，使之覆盖那些功能块的正上方。
19、一种半导体器件的设计方法，这是使用多个逻辑单元构成内置在半导体器件上的规定的电路的半导体器件的设计方法，该半导体器件在衬底上层叠多个布线层，在上述衬底与上述各布线层的每个层之间配备了绝缘层，其特征在于：
预先准备用上述多个布线层中上层的布线层形成的屏蔽层附加在单元上部的整个面上的带屏蔽层的多个逻辑单元，
使用上述带屏蔽层的逻辑单元构成上述规定的电路中容易受噪声影响的功能块。
20、一种半导体器件的设计方法，其特征在于：
其中的半导体器件是在衬底上形成多个半导体元件，配备由多层布线连接各半导体元件而成的多个功能块，多个功能块中的一部分上述功能块用在单元上部的整个面上具有屏蔽层的逻辑单元构成，其他的上述功能块用不具有上述屏蔽层的逻辑单元构成，当设计该半导体器件时，具有下述工序：
根据用于判定在上述功能块上是否需要上述屏蔽层的指定信息，使用具有上述屏蔽层的逻辑单元，设计上述功能块的工序；以及根据上述指定信息，使用不具有上述屏蔽层的逻辑单元，设计上述功能块的工序。
21、如权利要求20所述的半导体器件的设计方法，其特征在于：
在上述指定信息中，包括：
在多条电源布线中，表示施加恒定电位的电源布线的布局位置的位置信息；以及表示设定在上述多条电源布线的每一条上的电位的电源信息和表示在上述多条电源布线中配置在被动态控制的功能块上的电源布线的动态控制信息中的至少一方的信息。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080423 Termination date: 20180430 |