CN1160861C

CN1160861C - 使用参考电压产生负电压

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Publication number: CN1160861C
Application number: CNB981248365A
Authority: CN
Inventors: 冈本利治
Original assignee: NEC Corp
Current assignee: Desella Advanced Technology Company
Priority date: 1997-11-17
Filing date: 1998-11-17
Publication date: 2004-08-04
Anticipated expiration: 2018-11-17
Also published as: JP3278765B2; JPH11150230A; KR100337999B1; TW427070B; KR19990045326A; CN1219032A; US6229379B1

Abstract

在一负电压发生电路中，一参考电压发生电路产生一第一参考电压。一分压电路对第一参考电压和一负电压之间的电压进行分压，产生一分压。一比较电路比较一第二参考电压和分压。一负电压产生段根据比较电路的比较结果产生负电压，以提供给分压电路。当负电压等于一期望值时，相应于分压的电势等于地电势。

Description

使用参考电压产生负电压

技术领域

本发明涉及一种负电压发生电路，它与另一半导体电路(诸如一个闪烁存储器)置与同一芯片上，以产生和输出一个负电压。

背景技术

一负电压典型地用于擦除存贮在闪烁存储器中的内容。然而，提供给闪烁存储器的电压典型地为一正电压，未提供负电压。这样，在与闪烁存储器同一个芯片上更提供一个负电压发生电路，用于生成负电压。

图1是一个方块图，显示了常规负电压发生电路的结构。下面将参考图1描述该常规负电压发生电路。

该常规负电压发生电路由以下组成：一个分压电路82，一比较电路3，一振荡器4；一时钟缓冲器5，一负电压电荷泵6。

分压电路82对位于负电压104和电源电压Vcc之间的电压进行分压，输出一个分压102。比较电路3把一参考电压120的电压值与分压102的电压值进行比较。当分压102的电压值等于或高于参考电压120的电压值时，比较电路3将一振荡器控制信号103设置为激活态，当分压102的电压值低于参考电压120的电压值时，比较电路3将振荡器控制信号103设置为去激活状态。

下面将参考图2描述一个比较电路3的特定结构。参考图2，比较电路3由以下组成：一个电阻97，构成电流镜像电路的P型沟道MOS晶体管91和92，一P型沟道MOS晶体管93，其栅极接收参考电压120，一P型沟道MOS晶体管94，其栅极接收分压102，构成电流镜像电路的N型沟道MOS晶体管95和96，和一反相器98。

在P型沟道MOS晶体管91中，基于晶体管91的特性和电阻97的电流在晶体管91的源极和漏极之间流动。与流过晶体管91的电流具有相同电流值的电流在P沟道MOS晶体管92的源极和漏极之间流动，它与P沟道MOS晶体管91一起构成了电流镜像。这样，P沟道MOS晶体管92起着电流源的作用，其向P沟道MOS晶体管93和94提供电流。构成电流镜像电路的N沟道MOS晶体管95和96分别连接到P沟道MOS晶体管93和94上作为其负载。

当分压102的电压值等于或高于参考电压120的电压值时，在P沟道MOS晶体管94的源极和漏极间流动的电流减小。当分压102低于参考电压120时，在P沟道MOS晶体管94的源极和漏极间流动的电流增大。结果，当分压102等于或高于参考电压120时，输出到反相器98的电压降低。当分压102低于参考电压120时，输出到反相器98的电压升高。这样，供给反相器98的电压在一定幅值范围内变化，取决于分压是否高于或低于参考电压120。这样，当反相器98的逻辑阈值设置为一个在此幅值范围内的值时，可生成振荡器控制信号103，指出分压102是高于还是低于参考电压120。

当振荡器控制信号103处于激活态时，振荡器4产生并输出两个相位相互相反的振荡器输出信号。

如图3所示，振荡器4是一环形振荡器，它由一与非电路110和反相器111₁至111₆组成。

与非电路110为这个环形振荡器的一个环节。振荡器控制信号103提供给与非电路110的一个输入端子。这样，当振荡器控制信号103处于一个低电压的去激活状态时，它用于停止振荡器4的操作。反相器111₁至111₆是以一个环的形式串连的。反相器111₆的输出作为一个振荡器输出信号105，反相器111₅的输出作为一个振荡器输出信号106。

图4A至4C是时序图，显示了振荡器控制信号103和振荡器输出信号105和106的操作。参考图4A至4C，可以看出，当振荡器控制信号103处于一个高电平的激活态Vcc时，两个相互反相的振荡器输出信号105和106被输出，当振荡器控制信号103处于一个低电平的去激活状态，GND1时，振荡器输出信号105和106不输出。

如图5所示，时钟缓冲器5接收从振荡器4输出的振荡器输出信号105和106，然后分别通过反相器121和122和反相器123和124输出互补脉冲信号107和108。

负电压电荷泵6根据互补脉冲信号107和108产生并输出负电压104。下面将参考图6描述负电压电荷泵6的一个特定结构。

如图6所示，负电压电荷泵6是由P沟道MOS晶体管131₁至131₆，电容器132₁至132₆和一P沟道MOS晶体管133组成。P沟道MOS晶体管131₁至131₆串联，使得每个P沟道MOS晶体管的栅极和漏极互相连接，进一步使在相邻晶体管间一个晶体管的漏极和另一晶体管的源极相互连接。

P沟道MOS晶体管131₁，131₃和131₅的漏极分别通过电容器132₁，132₃和132₅连接到互补脉冲信号108上。而且，P沟道MOS晶体管131₂，131₄和131₆的漏极分别通过电容器132₂，132₄和132₆连接到互补脉冲信号107上。P沟道MOS晶体管131₁的源极输出为负电压104，P沟道MOS晶体管131₆的漏极被连接到P沟道MOS晶体管133的源极上。P沟道MOS晶体管133的栅极和漏极接地，将P沟道MOS晶体管131₆的漏极置为地电势。

下面将描述负电压电荷泵6的一个操作。为便于说明，将仅以P沟道MOS晶体管131₂来描述该操作。其它P沟道MOS晶体管131₁，131₃至131₆的操作与P沟道MOS晶体管131₂的操作是类似的。为便于说明，P沟道MOS晶体管131₂的源极假定为一节点13a，其漏极假定为一节点13b。

首先，假定在某一定时，互补脉冲信号107被置为电源电压Vcc，互补脉冲信号108被设置为地电势。在这种情况下，由于节点13a被电容器131₁提升，节点13a的电势被置为高电平。并且，由于节点13b被电容器132₂降低，节点13b的电势被置为低电平。当节点13a和节点13b之间的电势差等于或大于一阈值时，P沟道MOS晶体管131₂为ON状态。此时，节点13a的电荷流向电势为低电平的节点13b。当节点13a处的电荷减少时，电势降低。当节点13b处的电荷增加时，其电势升高。于是，电荷的移动会持续到节点13a的电势等于节点13b的电势。

在下一定时，互补脉冲信号107被置为地电势，互补脉冲信号108被置为电源电压Vcc。这种情况下，由于节点13a被电容器132₁降为低电平，节点13a的电势被置为低电平。由于节点13b被电容器132₂提升，节点13b的电势被置为高电平。即使节点13b的电势升为高电平，由于栅极和漏极的相互连接而保持相同的电势。这样，P沟道MOS晶体管131₂保持在OFF状态。然而，上述电荷的移动是在与P沟道MOS晶体管131₂相邻的P沟道MOS晶体管131₁和131₃中进行的。

互补脉冲信号107和108在电源电势电平和地电势电平间交替地切换，P沟道MOS晶体管131₁至131₆重复上述操作。相应地，电荷顺序以从P沟道MOS晶体管131₁至P沟道MOS晶体管131₆的方向转移。P沟道MOS晶体管131₁的源极被置为负电压电荷泵6中的最低电势，将其输出为负电压104。

下面将参考图1描述常规负电压发生电路的操作。

如果负电压104高于一期望的电压值，则分压102高于参考电压120。这样，比较电路3将振荡器控制信号103设置为激活态。振荡器4响应于激活的振荡器控制信号103，产生并输出振荡器输出信号105和106。接着，时钟缓冲器5接收振荡器输出信号105和106，输出为互补脉冲信号107和108。为此，负电压电荷泵6用于降低负电压104的电压值。

当负电压104达到期望的电压时，从而使从分压电路82输出的分压102低于参考电压120，由于比较电路3将振荡器控制信号103设置为去激活状态，振荡器4不再输出振荡器输出信号105和106。负电压电荷泵6响应于去激活的振荡器控制信号103停止操作。且负电压104的电压值保持在所确定的电压值。

这样产生的负电压104用于擦除存储在闪烁存储器中的内容。然而，另一个问题产生了，即当负电压104较高时，一个存储单元的擦除时间变长。另一方面，当负电压104较低时，擦除时间变短。然而另一个关于可靠性的问题出现了，比如存储单元的数据保持特性的恶化。根据这些条件，最优电压值成为一个受限制的电压值。因此，闪烁存储器的最优操作要求负电压104的电压值具有高的精确度。

在常规负电压发生电路中，电源电压Vcc和负电压104由分压电路82分开，产生分压102。然而，外部施加的电源电压的电压值根据所使用的条件是不同的。因此，负电压104的电压值不能获得高精确度。

为了解决上述问题，如图7所示，可考虑以具有微小变化的地电势取代电源电压Vcc施加于分压电路82，一个介于地电势和负电压104之间的电压被划分，产生负电压102。在这种情况下，可产生具有高精确度的负电压104。

然而，示于图7的这种负电压发生电路要求一负电势供给比较电路3作为参考电压120。从而导致了复杂的比较电路3的电路结构。

因此，常规负电压发生电路中，存在下列问题：

(1)当对电源电压和负电压间的电压进行分压时，由于电源的变化的影响，不能产生具有较高精确度的负电压；和

(2)当对地和负电压之间的电压进行分压，以产生分压时，由于需要一负电压作为比较电路的参考电压，导致比较电路结构的复杂。

发明内容

本发明是用于解决以上问题的。因此，本发明的一个目的是提供一个负电压发生电路，它能产生一个具有高精确度的负电压而不需要复杂电路。

为了实现本发明的一个方面，一负电压发生电路包括：一个参考电压发生电路，用于产生一第一参考电压；一个分压电路，用于对所述第一参考电压和一负电压间的一电压进行分压，产生一分压；一个比较电路，用于比较一第二参考电压和所述分压；和一个负电压产生部分，用于基于所述比较电路的比较结果产生所述负电压，以供给所述分压电路。

其中所述参考电压发生电路和所述比较电路互相毗邻放置。其中所述参考电压发生电路的接地图案和所述比较电路的接地图案被连接至一公共地电势焊盘。其中所述分压电路包括一第一电阻部分，连接到所述第一参考电压上，和一第二电阻部分，连接到所述第一电阻部分和所述负电压上。其中所述第一和第二电阻部分形成为具有第一导电类型的第一阱中的第一和第二扩散层，第一阱形成于具有不同于第一导电类型的第二导电类型的第二阱中，所述第二阱形成于所述第一导电类型的半导体区域中。其中所述第一扩散层的第一端连接到所述第一参考电压上，所述第一扩散层的第二端和所述第二扩散层的第一端连接起来输出所述分压，所述第二扩散层的第二端连接到所述负电压上，所述第一阱连接到所述负电压上，所述第二阱连接到正电源电压上。

为了实现本发明的另一方面，负电压发生电路包括：一个参考电压发生电路，用于产生一参考电压；一个分压电路，用于对所述参考电压和一负电压间的一电压进行分压，产生一分压；一个比较电路，用于比较地电位和对应所述分压的电位；和一个负电压产生部分，用于基于所述比较电路的比较结果产生所述负电压，以供给所述分压电路。

其中所述参考电压发生电路和所述比较电路互相毗邻放置在一衬底上。其中所述参考电压发生电路的接地图案和所述比较电路的接地图案被连接至一公共地电势焊盘。其中所述分压电路包括一第一组串联的MOS晶体管和第二组MOS晶体管电路，所述第二组串联到所述第一组上，每一个所述第二组MOS晶体管电路包括：第一套第一MOS晶体管和第一开关，它们是串联的；第二套第二MOS晶体管和第二开关，它们是串联的；和第三套第三开关，所述第一至第三套开关是并行连接的。其中所述第一组的所述MOS晶体管的第一个连接到所述参考电压上，所述第二组的所述各套的最后一个被连接到所述负电压上。

为了实现本发明的另一方面，在一半导体器件中产生负电压的方法包括以下步骤：

对第一参考电压和一负电压之间的一个电压进行分压，产生一分压；

比较第二参考电压和所述分压；和

根据比较结果产生所述负电压。

其中所述分压步骤包括使用第一组串联的MOS晶体管和第二组MOS晶体管电路分配所述差值电压的步骤，所述第二组串联到所述第一组上，每一个所述第二组MOS晶体管电路包括：一第一套第一MOS晶体管和第一开关，它们串联；第二套第二MOS晶体管和第二开关，它们是串联的；和第三套第三开关，所述第一至第三套开关是并行连接的。

附图说明

图1是一方块图，显示了一常规的负电压发生电路的结构；

图2是一电路图，显示了示于图1的常规负电压发生电路的比较电路3的结构；

图3是一电路图，显示了示于图1的常规负电压发生电路的振荡器4的结构；

图4A至4C是时序图，显示了常规负电压发生电路的振荡器4的信号波形；

图5是一电路图，显示了示于图1的常规的负电压发生电路的时钟缓冲器5的结构；

图6是一电路图，显示了示于图1的常规的负电压发生电路和负电压电荷泵6的结构；

图7是一方块图，显示了另一常规的负电压发生电路的结构；

图8是一方块图，显示了本发明第一实施例中的负电压发生电路的结构；

图9A是一电路图，显示了本发明的第一实施例中的负电压发生电路的分压电路2a；

图9B是一电路图，显示了本发明的第一实施例中的负电压发生电路的另一分压电路2b；

图10A是图9A的分压电路2a的剖视图，该分压电路构造为双阱结构；

图10B是图9b的分压电路2b的剖视图，该分压电路构造为三阱结构；

图11是本发明第二实施例的负电压发生电路中的分压电路2c的结构的电路图；

图12是图11的分压电路2c的剖视图，该分压电路构造为三阱结构；

图13是本发明的第三实施例的负电压发生电路中的分压电路2d的电路图；

图14是一视图，显示了本发明第四实施例的负电压发生电路中的布线图案布置。

具体实施方式

下面将参考附图详细描述本发明的负电压发生电路。

图8是一方块图，显示了本发明第一实施例的负电压发生电路的结构。

与图1中的相同的数字表示类似的元件。

第一实施例中的负电压发生电路由以下组成：一个参考电压发生电路1；一个分压电路2；一个比较电路3；和一个负电压生成部分，它由一个振荡器4，一时钟缓冲器5，一负电电荷泵6组成。

参考电压发生电路1产生一恒定电压，其电压值在电源电压Vcc和地之间，然后向分压电路2输出一参考电压101。

分压电路2对从参考电压发生器1输出的参考电压101和负电压104之间的差值电压进行分压，然后输出分压作为分压102。在这个分压电路2中，假定当负电压104等于一期望的电压值时，分压102等于地电势。因此，分压电路2能产生分压102，而不受电源电压Vcc的变化的影响。

比较电路3将参考电压的电压值与分压102的电压值进行比较。当分压102的电压值等于或高于参考电压的电压值(本例为0V)时，比较电路3将振荡器控制信号103设置为激活态，当分压102的电压值低于参考电压的电压值时，将振荡器控制信号103设置为一去激活状态。

分压电路2的设计使得当负电压104等于期望的负电压时，由分压电路2输出的分压102等于地电势。因此，对比较电路3来说能将分压102与地电势比较以产生振荡器控制信号103就足够了。因此，没有必要将复杂电路用于比较电路3。

当振荡器控制信号103为激活态时，振荡器4产生并输出两个相互反相的振荡器输出信号105和106。

时钟缓冲器5接收从振荡器4输出的振荡器输出信号105和106，然后通过反相器121和122和反相器123和124分别输出为互补脉冲信号107和108。

负电压电荷泵6从互补脉冲信号107和108产生并输出负电压104。

比较电路3，振荡器4，时钟缓冲器5和负电压电荷泵6的结构类似于示于图2，3，5和6的那些电路的结构。因此在此不再赘述。

接着，下面将参考图9A和9B和图10A和10B描述一个分压电路2的特例。图9A和9B示出了一个例子，其中分压电路2是通过使用电阻分配电路构造的。

图9A示出了一分压电路2a，作为分压电路2的一个特例。分压电路2a是由两个电阻21和22组成，它们串联并具有不同的阻值。在分压电路2a中，两电阻21和22的值被改变，使得当获得期望的负电压104时，分压102等于地电势。

图9B显示了作为分压电路2的又一特例的分压电路2b。在这个分压电路2b中，具有相同值的七个电阻231至237串联。在这个分压电路2b中，被连接的电阻的数目被改变，使得当获得期望的负电压104时，分压102等于地电势。

图10A和10B显示了示于图9A的分压电路2a的半导体结构的剖视图。图10A显示了分压电路2a由一双阱结构构造的情况。图10B显示了分压电路2a由一三阱结构构造的情况。

首先，将描述示于图10A的双阱结构的情形。

在示于图10A的分压电路2a中，一N阱34形成于一P型衬底31中，P型杂质扩散层32和33形成于N阱34的表面。参考电压101施加于P型杂质扩散层32的一端，另一端连接到一个P型杂质扩散层33。并且分压102从中输出。负电压104施加于P型杂质扩散层33的另一端。电源电压Vcc通过一N阱触点39施加到N阱34上。P型衬底31接地。由于N阱34的电势高于P型衬底31的电势，P型衬底31和N阱34是相互电绝缘的。施加于P型杂质扩散层32的参考电压101和施加于P型杂质扩散层33的负电压104低于电源电压Vcc。这样，P型杂质扩散层32和33与N阱34的每个都是相互电绝缘的。

在示于图10A的分压电路2a中，电阻21形成为P型杂质扩散层32，电阻22形成为P型杂质扩散层33。

P型杂质扩散层32和33的电子导电特性是由扩散杂质离子的密度，扩散深度和面积确定的。这样，当负电压104等于期望的电压值时，可调整P型杂质扩散层32和33中扩散的杂质的密度，扩散深度和面积，以确定电阻的值，使分压102等于地电势。

下面将描述示于图10B的三阱结构的情况。

在示于图10B的分压电路2a中，一N阱37形成于一P型衬底31上，P阱38形成于N阱37上。N型杂质扩散层35和36形成于P阱38的表面。参考电压101施加于N型杂质扩散层35的一端，N型杂质扩散层35的另一端连接到N型杂质扩散层36的一端。从中输出分压102。负电压104施加于N型杂质扩散层36的另一端。电源电压Vcc通过一N阱触点40施加于N阱37上。P型衬底31被接地。因此，P型衬底31和N阱37是相互电绝缘的。施加于P阱38的负电压104低于电源电压Vcc。这样P阱38和N阱37是相互电绝缘的。

在图10B中，电阻的值是由类似于图10A中的方法那样确定的。示于图10B的三阱结构的缺点在于当设计N阱37和P阱38的主图形时，由于需要边缘，面积增大。然而，三阱结构的优点是与双阱结构比较，节点间的电势差变小。

特别地，在示于图10A的双阱结构中，介于负电压104和电势等于电源电压Vcc的N阱34之间的电压是面结间的最高电压。例如，如果电源电压是5V；负电压104为-12V，则这一电压是17V。

相反，在图10B的三阱结构中，介于参考电压101和电势等于负电压104的P阱38之间的电压是面结间的最高电压。如果参考电压101为2V，负电压104为-12V，则这一电压为14V，低于17V。这样，可使三阱结构中的面结之间的电势差更小。

现在，将描述示于图9A的分压电路2a的结构。示于图9B的分压电路2b可通过使用双阱或三阱结构类似地构造。

在该例中形成有多个相同大小的电阻。即使掩模图形，杂质密度，扩散深度和面积变化了，这些大小相同的电阻的值沿相同方向而变化。这样，在这种情况下，提供相同大小的多个电阻，且使用这多个电阻杂分压，与使用大小互不相同的电阻分压的情形比较起来，可获得具有高精确度的分压电路。

下面将描述根据本发明的第二实施例的负电压发生电路。

第二实施例中的负电压发生电路使用示于图11的分压电路2c取代示于图8的第一实施例的分压电路2的特例。在第一实施例中，分压电路2是通过使用电阻分配电路构造的。然而在第二实施例中，参考电压101和负电压104是通过使用N沟道MOS晶体管来分配的，从而产生分压102。在分压电路2c中，七个N沟道MOS晶体管42₁至42₇是串联的，如图11所示。

图12显示了示于图11的分压电路2c的剖视图。七个N沟道MOS晶体管42₁至42₇具有相同的结构。这样，仅描述一个N沟道MOS晶体管42₁的结构就可以了。

在此N沟道MOS晶体管42₁中，一N阱55形成于一P型衬底56中，P阱54形成于N阱55中。一漏极扩散层51，一源极扩散层52和一P阱触点53形成于P阱54的表面。一栅电极58穿过一绝缘薄膜形成于P阱54上。

栅电极58和漏极扩散层51相互连接，参考电压101施加于栅电极58和漏极扩散层51。源极扩散层52和P阱触点53相互连接，并进一步连接到与N沟道MOS晶体管42₁相邻的N沟道MOS晶体管42₂的漏极扩散层上。从位于N沟道MOS晶体管42₁和N沟道MOS晶体管42₂之间的部分输出分压102。电源电压Vcc穿过N阱触点57施加于N阱55上。

当一电压施加于漏极扩散层51时，如果源极扩散层52和漏极扩散层51间的电势差等于或大于N沟道MOS晶体管42₁的阈值，该N沟道MOS晶体管42₁被设置为一导电状态。这样，电流开始流动。

例如，假定阈值电压为1V。由于图11中的分压电路2c是由七个N沟道MOS晶体管42₁至42₇组成的，当参考电压101和负电压104间的电势差等于或大于7V时，电流开始流动。于是，分压电流2c开始作为分压电路的操作。此时，相同的电流流过所有的N沟道MOS晶体管42₁至42₇。这样，栅电极58和源极扩散层52间的电势差与任何一个N沟道MOS晶体管42₁至42₇的电压都相同。由于每个扩散层52都穿过P阱触点53连接到P阱54上，因此没有由于衬底的影响而产生的阈值电压的变化。

如上所述，在第二实施例中，如果所有的N沟道MOS晶体管42₁至42₇的互导都设计为相等，则可获得高精确度的分压电路，且损耗电流低，模块尺寸减小。

在此分压电路2c中，具有相同大小的N沟道MOS晶体管42₁至42₇串联，类似于示于图9B的使用电阻分配的分压电路2b。这样，即使掩模图形，杂质密度，扩散深度和面积改变了，电阻的值按相同方向变化。因此，与通过使用大小不同的N沟道MOS晶体管分配的方式比较起来，可获得具有高精确度的分压电路。

下面将描述本发明第三实施例的负电压发生电路。

第三实施例中的负电压发生电路使用示于图13的分压电路2d，它是示于图8的分压电路2的一个特例。

由N沟道MOS晶体管42₁至42₈和62₆至62₈组成的分压电路2d分配参考电压101和负电压104之间的一电压，类似于第二实施例中的分压电路2c。且开关64₁至64₉布置来使分压置为期望的负电压104。

N沟道MOS晶体管62₆和62₈的互导gm设计为大于N沟道MOS晶体管42₁至42₈的互导gm。每个N沟道MOS晶体管62₆至62₈的源极和漏极间的电压设置为N沟道MOS晶体管42₁至42₈的一半。

例如，当参考电压101为2V时，如果仅有开关64₁，64₄，和64₇打开而其它开关去激活，则分压电路2d就类似于示于图11的分压电路2c。这样，当负电压104为-14V时，分压102等于地电势。并且，当负电压104为-13V时，如果仅有开关62₁，62₄和62₈打开，其它开关去激活，则分压102等于地电势。

如上所述，在这一实施例中，当参考电压101为2V时，如果开关64₁至64₉如下列表1所示切换时，可被设置为负电压104的电压值可以1V的步长在-8与-14V之间选择。这样，在这个实施例中，通过使用开关，可通过切换N沟道MOS晶体管的连接来选择期望的负电压104的电压值。

表1

电压104(V)	SW64₇	SW64₈	SW64₉	SW64₄	SW64₅	SW64₆	SW64₁	SW64₂	SW64₃
电压104(V)	SW64₇	SW64₈	SW64₉	SW64₄	SW64₅	SW64₆	SW64₁	SW64₂	SW64₃	-14	导通	截止	截止	导通	截止	截止	导通	截止	截止
-13	截止	导通	截止	导通	截止	截止	导通	截止	截止	-14	导通	截止	截止	导通	截止	截止	导通	截止	截止
-13	截止	导通	截止	导通	截止	截止	导通	截止	截止	-12	截止	截止	导通	导通	截止	截止	导通	截止	截止
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在以上描述中，N沟道MOS晶体管间的连接是通过使用开关64₁至64₉切换实现的例子就是在该实施例中描述的。然而，当它实际作为半导体生产时，有可能改变布线图案以切换连接。这样，N沟道MOS晶体管间的连接可不用任何开关而完成。

接着将描述本发明第四实施例的负电压发生电路。

在第四实施例的负电压发生电路中，参考电压产生器1的接地图案和比较电路3的接地图案被连接到一公共地电势焊盘，且参考电压产生器1和比较电路3提供在第一至第三实施例的负电压发生电路的一些位置上，在这些位置中，一些特性诸如流出地电势焊盘的电流值相互相等。在第四实施例中，由于参考电压产生器1和比较电路3安排有上述的位置关系，可消除参考电压产生器1和比较电路3之间的电压偏差。因此，除第一至第三实施例的效果之外，可获得具有高精确度的负电压。特别地，参考电压产生器1和比较电路3安置在如图14所示的位置A和B，并连接到接地图案71上。这样，上述条件满足了。然而，当参考电压产生器1和比较电路3安排在位置A和C或位置B和C时，上述条件不能满足。

如上所述，根据本发明，可产生高精确度的负电压而不需复杂电路。

Claims

1.负电压发生电路，包括：

一个参考电压发生电路，用于产生第一参考电压；

一个分压电路，用于对所述第一参考电压和一负电压间的一电压进行分压，产生一分压；

一个比较电路，用于比较一第二参考电压和所述分压；和

一个负电压产生部分，用于基于所述比较电路的比较结果产生所述负电压，以供给所述分压电路，

其中所述参考电压发生电路和所述比较电路互相毗邻放置，

其中所述参考电压发生电路的接地图案和所述比较电路的接地图案被连接至一公共地电势焊盘，

其中所述分压电路包括一第一电阻部分，连接到所述第一参考电压上，和一第二电阻部分，连接到所述第一电阻部分和所述负电压上，

其中所述第一和第二电阻部分形成为具有第一导电类型的第一阱中的第一和第二扩散层，第一阱形成于具有不同于第一导电类型的第二导电类型的第二阱中，所述第二阱形成于所述第一导电类型的半导体区域中，和

其中所述第一扩散层的第一端连接到所述第一参考电压上，所述第一扩散层的第二端和所述第二扩散层的第一端连接起来输出所述分压，所述第二扩散层的第二端连接到所述负电压上，所述第一阱连接到所述负电压上，所述第二阱连接到正电源电压上。

2.如权利要求1所述的负电压发生电路，其中所述第一电阻部分包括至少一个第一电阻元件，所述第二电阻部分包括至少一个第二电阻元件，它具有与所述第一电阻元件相同的电阻。

3.如权利要求1所述的负电压发生电路，其中所述分压电路包括多个串联的MOS晶体管，和

其中，第一个所述MOS晶体管的源极连接到第一参考电压上和最后一个所述MOS晶体管的漏极连接到所述负电压上，和

其中所述多个MOS晶体管的每一个的源极和栅极相互连接，所述MOS晶体管的漏极和阱触点相互连接，所述MOS晶体管的所述漏极被连接到所述多个MOS晶体管的下一个的源极上。

4.如权利要求3所述的负电压发生电路，其中所述多个MOS晶体管的每一个都形成于具有第一导电类型的第一阱中，第一阱形成于具有第二导电类型的第二阱中，第二阱形成于具有所述第一导电类型的一半导体区域中，所述第二阱基于所述第一导电类型连接到一正电源电压和所述负电压之一上。

5.如权利要求1所述的负电压发生电路，其中所述分压电路包括一第一组串联的MOS晶体管和第二组MOS晶体管电路，所述第二组串联到所述第一组上，每一个所述第二组MOS晶体管电路包括：第一套第一MOS晶体管和第一开关，它们是串联的；第二套第二MOS晶体管和第二开关，它们是串联的；和第三套第三开关，所述第一至第三套开关是并行连接的，和

其中所述第一组的所述MOS晶体管的第一个连接到所述参考电压上，所述第二组的所述各套的最后一个被连接到所述负电压上。

6.负电压发生电路，包括：

一个参考电压发生电路，用于产生一参考电压；

一个分压电路，用于对所述参考电压和一负电压间的一电压进行分压，产生一分压；

一个比较电路，用于比较地电位和对应所述分压的电位；和

其中所述参考电压发生电路和所述比较电路互相毗邻放置在一衬底上，

其中所述分压电路包括一第一组串联的MOS晶体管电路和第二组MOS晶体管电路，所述第二组串联到所述第一组上，每一个所述第二组MOS晶体管电路包括：第一套第一MOS晶体管和第一开关，它们是串联的；第二套第二MOS晶体管和第二开关，它们是串联的；和第三套第三开关，所述第一至第三套开关是并行连接的，和

7.如权利要求6所述的负电压发生电路，其中所述分压电路包括一第一电阻部分，连接到所述参考电压上，和一第二电阻部分，连接到所述第一电阻部分和所述负电压上。

8.如权利要求7所述的负电压发生电路，其中所述第一电阻部分包括至少一个第一电阻元件，所述第二电阻部分包括至少一个第二电阻元件，它具有与所述第一电阻元件相同的电阻。

9.如权利要求7所述的负电压发生电路，其中所述第一和第二电阻部分形成为具有第一导电类型的第一阱中的第一和第二扩散层，第一阱形成于具有不同于第一导电类型的第二导电类型的半导体区域中，和

其中所述第一扩散层的第一端连接到所述参考电压上，所述第一扩散层的第二端和所述第二扩散层的第一端连接起来输出所述分压，所述第二扩散层的第二端连接到所述负电压上，所述第一阱基于所述第一导电类型连接到一正电源电压和所述负电压之一上。

10.如权利要求7所述的负电压发生电路，其中所述第一和第二电阻部分形成为具有第一导电类型的第一阱中的第一和第二扩散层，第一阱形成于具有不同于第一导电类型的第二导电类型的第二阱中，所述第二阱形成于所述第一导电类型的半导体区域中，和

其中所述第一扩散层的第一端连接到所述参考电压上，所述第一扩散层的第二端和所述第二扩散层的第一端连接起来输出所述分压，所述第二扩散层的第二端连接到所述负电压上，所述第一阱基于所述第一导电类型连接到一正电源电压和所述负电压之一上，所述第二阱基于所述第一导电类型连接到另一正电源电压和所述负电压上。

11.如权利要求6所述的负电压发生电路，其中所述分压电路包括多个串联的MOS晶体管，和

其中，第一个所述MOS晶体管的源极连接到所述参考电压上和最后一个所述MOS晶体管的漏极连接到所述负电压上，和

12.如权利要求11所述的负电压发生电路，其中所述多个MOS晶体管的每一个都形成于具有第一导电类型的第一阱中，第一阱形成于具有第二导电类型的第二阱中，第二阱形成于具有所述第一导电类型的一半导体区域中，所述第二阱基于所述第一导电类型连接到一正电源电压和所述负电压之一上。

13.在半导体器件中产生负电压的方法，包括以下步骤：

对第一参考电压和一负电压之间的差值电压进行分压，产生一分压；

比较第二参考电压和所述分压；和

根据比较结果产生所述负电压。

其中所述分压步骤包括使用第一组串联的MOS晶体管和第二组MOS晶体管电路分配所述差值电压的步骤，所述第二组串联到所述第一组上，每一个所述第二组MOS晶体管电路包括：一第一套第一MOS晶体管和第一开关，它们是串联的；第二套第二MOS晶体管和第二开关，它们是串联的；和第三套第三开关，所述第一至第三套开关是并行连接的。

14.如权利要求13所述的方法，还包括从电源电压产生所述内部电压。

15.如权利要求13所述的方法，其中当所述负电压达到一期望值时所述分压为0。

16.如权利要求13所述的方法，其中所述分压步骤包括使用连接到所述第一参考电压的第一电阻部分和连接到所述第一电阻部分和所述负电压的第二电阻部分来分压所述差值电压的步骤。

17.如权利要求13所述的方法，其中所述分压步骤包括使用串联的多个MOS晶体管来分压所述差值电压。