CN1114991C - 振荡电路及延迟电路 - Google Patents

Abstract

一种振荡电路为小面积可控制振荡频率、占空比、相位的振荡电路和一种延迟电路为可控制延迟时间、上升沿时间、下降沿时间的延迟电路。该电路是构成环形振荡器或串联连接的逻辑门电路的MOS晶体管的阱(在SOI器件上的沟道区和反相栅)分别电隔离，由分别连接可变偏置电压产生电路的输出改变阱电位。因此，各MOS晶体管的阈值可改变，可个别控制驱动电流能力。

Description

振荡电路及延迟电路

技术领域

本发明涉及在半导体集成电路中可集成化的，可改变振荡频率、占空比、相位的振荡电路和可改变延迟时间、上升沿时间、下降沿时间的延迟电路。

背景技术

作为能够得到振荡频率、占空比可改变的振荡信号的以往的振荡电路，以特开昭59——86326号公报所公开的振荡电路为例，说明如下。

图12是表示以往的振荡电路的一例电路构成图。参照图12，对构成环形振荡器的奇数级的倒相器群INV₁、INV₂、…、INV_2K+1(K是1以上的整数)的电源端子、分别连接源极是连接电源的控制用PchMOS(P沟道金属-氧化物-半导体)晶体管的晶体管群TP₁、TP₂、…TP_2K+1的漏极，在上述倒相器群的接地端子构成连接分别使源极接地的控制用NchMOS晶体管群TN₁、TN₂、…TN_2K+1的漏极。

栅极电位控制部分2输出符合期望的振荡频率、占空比的栅极电位控制信号GP₁、GP₂、…、GP_2K+1、GN₁、GN₂，…GN_2K+1、这些信号分别被加到控制用MOS晶体管TP₁、TP₂、…TP_2K+1、TN₁、TN₂、…TN_2K+1的栅极。

接着，说明该以往振荡电路的动作。在图12中，控制用PchMOS晶体管TP₁的导通电阻R_ON作为在晶体管TP₁非饱和区域的动作，下面在式(1)中给出。

R_ON＝{β(V_GS-V_th-V_DS/2)}^-1…(1)

其中，β是放大系数，V_GS是栅极、源极间电压，V_DS是源极、漏极间电压，V_th是阈值电压。

这是在倒相器INV₁的电源端子和电源间提供电阻R_ON，与通过栅极电位控制部分2的输出电压GP₁，控制倒相器INV₁的电流驱动能力是等效的。关于其他的控制晶体管也是同样的原理，由栅极电位控制部分2的输出电压，可控制构成环形振荡器的各级的逻辑门电路的电流驱动能力，能够改变振荡频率、占空比。

具体说来，在振荡频率高时，由于也可提高各级的逻辑门电路的电流驱动能力，栅极电位控制部分2的输出中GP₁、GP₂…GP_2K+1、的电位降低、GN₁、GN₂、…GN_2K+1的电位升高。

另外，加大占空比时，奇数级的逻辑门电路的输出的下降沿速度和偶数级的逻辑门电路输出的上升沿的速度是迟缓的，并且，最好奇数级的逻辑门电路的输出的上升沿速度和偶数级的逻辑门电路的输出的下降沿速度快。因此，最好降低输入栅极电位控制部分2的输出中的奇数级的逻辑门电路的GP₁、GN₁、GP₃、GN₃…、GP_2K+1、GN_2K+1的电位，升高输入偶数级的逻辑门电路的GP₂、GN₂、GP₄、GN₄…，GP_2K、GN_2K的电位。

下面，图13及图14表示以往使用的延迟电路的例子。

图13所示的延迟电路是用串联连接的j级的倒相器列(j是2以上的偶数)构成。各倒相器是由沿源极、漏极方向3级串联连接的NchMOS(N沟道金属-氧化物-半导体)晶体管和由沿源极、漏极方向3级串联连接的PchMOS晶体管分别构成。各倒相器的电流驱动能力由于分别与串联晶体管的导通电阻的和成反比，通过将三个晶体管串联连接的一个Nch(N沟道)晶体管和一个Pch(P沟道)晶体管构成的倒相器相比，电流驱动能力降低。加之，由于驱动各倒相器的容量是次级的倒相器的选通容量，因此，各倒相器用六个晶体管构成的分次级的容量增加。还有，由于晶体管串联连接，利用反向偏置效应晶体管TN_an、TP_an(1≤n≤j)的阈值，分别比TN_cn、TP_cn高。用以上三个效果，可得到较大的延迟。

图14所示的第二个以往的延迟电路也同样是用串联连接j级的倒相器列(j是2以上的偶数)构成的。但是，奇数级的倒相器是由沿源极、漏极方向三级串联连接的NchMOS晶体管(例如TN_a1、TN_b1、TN_c1)和一个PchMOS晶体管(TP_a1)构成，偶数级的倒相器是由一个NchMOS晶体管(例如TN2)和由沿源极、漏极方向三级串联连接的PchMOS晶体管(例如TP_a2、TP_b2、TP_c2)构成。作为例外，使用了为整理最终级倒相器波形的单纯倒相器(TP_aj、TN_aj)。

用该构成，奇数级倒相器的输出下降沿变慢，输出上升沿变快，偶数级倒相器的输出上升沿变慢，输出下降沿变快。因此，向图14的IN端子(输入端子)输入上升沿信号时，到向OUT端子(输出端子)输出下降沿信号为止，增加了较长的延迟时间，当向IN端子输入下降沿信号时，OUT端子就输出下降沿信号。

可是，图12所示的构成的以往的振荡电路用单纯的倒相器形成的环形振荡器时相比，仅控制用晶体管的导通电阻部分减少电流驱动能力。在该振荡电路中，由于通过形成环形振荡器的各逻辑门电路的最大电流驱动能力限制振荡频率、占空比的变动幅度，不得不加大控制用MOS晶体管和倒相器的选通宽度。因此，在工作频率高时，特别加大选通宽度，也就是说，必须加大振荡电路的面积。

同样，延迟电路也由多个晶体管串联连接的倒相器构成，由于将各倒相器多级串联连接，面积变大。

而且，以往的延迟电路，在电路设计时，一旦设定了延迟时间，其后的制造误差以及根据工作时的电源电压变动和温度变化的延迟时间停止变动，在工作时没有补偿时间延迟的手段。

发明内容

因此，本发明鉴于上述各点，其目的是提供用小面积能够控制振荡频率、占空比、相位的振荡电路和用小面积能够控制延迟时间、上升沿时间、下降沿时间的延迟电路。

为了达到上述目的，本发明的振荡电路，通过调节构成环形振荡器的各晶体管的反向偏置，由此，控制振荡频率、占空比、相位。

较详细地说，本申请的第一发明的振荡电路，其特征在于：所述环形振荡器由多段倒相器构成，且最终段倒相器的输出端反馈到最初段倒相器的输入端；所述倒相器由多个MOS晶体管构成，所述各MOS晶体管分别形成在多个第一导电类型的半导体阱区内和多个第二导电类型的半导体阱区内，并且所述各半导体阱区相互电隔离；

相同导电类型的阱连接反向偏置控制部分，从而控制每个MOS晶体管的阈值电压，进而控制各个逻辑门电路的电流驱动能力、振荡频率、占空比及相位。

上述振荡电路中，所述MOS晶体管具有SOI层结构。

上述振荡电路中，所述MOS晶体管具有SOI层结构，构成环形振荡器的各MOS晶体管的沟道区之下埋入绝缘膜，并设置由反向偏置控制部端子与各MOS晶体管的SOI层的下部形成的反向栅。

本申请的第二发明的延迟电路，其特征在于：所述延迟电路包括构成多段串联连接的倒相器，所述倒相器由多个MOS晶体管构成，所述多个MOS晶体管分别形成在多个第一导电类型的半导体阱区内和多个第二导电类型的半导体阱区内，所述各第一导电类型的半导体阱区相互电隔离，并且所述各第二导电类型的半导体阱区相互电隔离，而且所述各第一导电类型的半导体阱区与各第二导电类型的半导体阱区也电隔离；

相同导电类型的阱连接反向偏置控制部分，从而控制每个MOS晶体管的阈值电压，进而控制各个逻辑门电路的电流驱动能力，可控制延迟时间、上升沿时间、下降沿时间。

上述延迟电路中，所述MOS晶体管具有SOI层结构。上述延迟电路中，所述MOS晶体管具有SOI层结构，形成所述倒相器的各MOS晶体管的沟道区之下埋入绝缘膜，并设置由反向偏置控制部端子与各MOS晶体管的SOI层的下部形成的反向栅。

还有，本申请的半导体器件，其特征是根据本申请第一发明所述的振荡电路所制造的半导体器件，具有个别调节构成环形振荡器的奇数级的倒相器列中的各晶体管的反向偏置的电路，可控制振荡电路的振荡频率、占空比，相位。

还有，本申请的半导体器件，其特征是根据本申请第二发明所述的延迟电路所制造的半导体器件，具有个别调节构成偶数级串联连接的倒相器列中的各晶体管的反向偏置的电路，可控制延迟电路的延迟时间、上升沿时间、下降沿时间。

附图说明

下面简要说明附图。

图1是说明本发明振荡电路实施例的构成图。

图2是本发明振荡电路第一实施例的重要部分的配置俯视图。

图3是说明本发明振荡电路第一实施例的构成的剖面图，(a)是图2沿Y—Y′时的剖面图，(b)是图2沿X—X′时的剖面图。

图4是在本发明振荡电路实施例中提高振荡频率时的波形图。

图5是在本发明振荡电路实施例中加大占空比时的波形图。

图6是在本发明振荡电路实施例中向前移动相位时的波形图。

图7是本发明振荡电路第二实施例的重要部分配置俯视图。

图8是为说明本发明振荡电路第二实施例构成的剖面图，(a)是图7沿Y—Y′的剖面图，(b)是图7沿X—X′的剖面图。

图9是本发明振荡电路第三实施例的重要部分配置的俯视图。

图10是为说明本发明振荡电路第三实施例的构成的剖面图，(a)是图9沿Y—Y′的剖面图，(b)是图9沿X—X′的剖面图。

图11是为说明本发明延迟电路一实施例的构成图。

图12是为说明以往振荡电路一例的构成图。

图13是为说明以往延迟电路一例的构成图。

图14是为说明以往延迟电路另一例的构成图。

符号说明：

1——反向偏置控制部分；2——栅极电位控制部分；3——P型半导体基片；4——绝缘膜；5——深层N阱；6——半导体基片；11、12——栅极电极；21、22——P形扩散层；31、32——N形扩散层；41、42——N阱；51、52——P阱；61、62、71、72——SOI层；81、82、91、92——反向栅极；101、102——配线；QP₁、QP₂…、QP_2K+1——P形MOS晶体管；QN₁、QN₂、…、QN_2K+1——N形MOS晶体管；TP₁、TP₂、…、TP_2K+1——P形MOS晶体管；TN₁、TN₂、…、TN_2K+1——N形MOS晶体管；OUT——输出端子；BP₁、BP₂、…、BP_2K+1——PchMOS反向偏置控制端子；BN₁、BN₂、…、BN_2K+1——NchMOS反向偏置控制端子；GP₁、GP₂、…、GP_2K+1——PchMO栅极电位控制端子；GN₁、GN₂、…、GN_2K+1——NchMO栅极电位控制端子。

具体实施方式

以下说明本发明理想的实施例。本发明的振荡电路，在其理想的实施例中，通过调节构成环形振荡器的各晶体管的反向偏置，由此，控制振荡频率、占空比、相位。较详细说就是，在大容量CMOS(互补型金属氧化物晶体管)中，以阱作为每个晶体管的电隔离(图2、图3的41、42、51、52)具有可对各阱提供个别控制电压的手段(图1的反向偏置控制部分1)。

并且，用部分耗尽型SOI，代替阱，对各晶体管的沟道区(图7、图8的61、62、71、72)提供控制电压。

另外，用完全耗尽型SOI，代替阱，对各晶体管的反向栅(图9、图10的81、82、91、92)提供控制电压。

还有，本发明的延迟电路，理想的实施形式，通过调节偶数级串联连接的构成倒相器列的各晶体管的反向偏置，控制延迟时间、上升沿时间、下降沿时间。具体地说，就是在大容量CMOS中，以阱作为每个晶体管的电隔离，具有可对各阱提供个别控制电压的手段(图11的反向偏置控制部分1)。

并且，用部分耗尽型SOI，代替阱，对各晶体管的沟道区提供控制电压。

另外，用完全耗尽型SOI，代替阱，对各晶体管的反向栅提供控制电压。

本发明的振荡电路理想的实施形式，使用反向偏置控制部分(图1的1)，可设定降低构成环形振荡器的各Pch晶体管的N阱的电位，升高各Nch晶体管的P阱的电位。因此，各晶体管的阈值N_th降低，环形振荡器各级的电流驱动能力提高，可提高振荡频率(参照图4)。

反之，当降低振荡频率时，提高N阱的电位，降低P阱的电位即可。

并且，使用反向偏置控制部分(图1的1)，可降低环形振荡器的奇数级的逻辑门电路的阱的电位，升高偶数级的逻辑门电路的阱的电位。因此，输出信号的上升沿变快速，下降沿变迟缓，能够加大占空比(参照图5)。

反过来，在缩小占空比时，最好升高奇数级的逻辑门电路的阱的电位，降低偶数级的逻辑门电路的阱的电位。

还有，使用反向偏置控制部分(图1的1)时，可使所述振荡频率变化。例如，仅在周期开始短时间暂时地提高振荡频率，通过再次返回原频率，可超前移动输出信号的相位(参照图6)。

反之，相位延迟时，暂时减小振荡频率，再次返回原频率即可。

还有，本发明的延迟电路，在理想的实施形式中，可降低用反向偏置控制部分的多级串联连接的构成倒相器列的各N_ch晶体管的P阱的电位，升高各P_ch晶体管的N阱的电位。因此，可升高各晶体管的阈值N_th，加大各倒相器的电流驱动能力，减小延迟时间。当延迟时间小时，升高P阱的电位，降低N阱的电位即可。

另外，能够设定降低使用反向偏置控制部的倒相器列的奇数级的逻辑门电路的阱的电位，升高偶数级的逻辑门电路的阱的电位。因此，可使输入上升沿信号时的延迟时间变长，使输入下降沿信号时的延迟时间变短。

反之，为了使输入下降沿信号时的延迟时间变长，使输入上升沿信号时的延迟时间变短，升高奇数级的逻辑门电路的阱的电位，降低偶数级的逻辑门电路的阱的电位即可。

实施例1

上述的实施形式值得更详细说明，下面，参照附图，说明本发明的

实施例。

图1是表示本发明一实施例的振荡电路的构成框图。参照图1，在本实施例中，MOS晶体管QP₁和QN₁、QP₂和QN₂…、QP_2K+1和QN_2K+1(K是1以上的整数)分别形成倒相器，使最终级的倒相器的输出(OUT)反馈到初级的倒相器的输入，通过这些倒相器群构成环形振荡器。还有，P沟道MOS晶体管是用QP_i表示，N沟道MOS晶体管是用QN_i表示。

反向偏置控制部分1是为输出各种偏置电压的电路，对反向偏置控制端子BP₁、BN₁、BP₂、BN₂、…、BP_2K+1、BN_2K+1(K是1以上的整数)个别供给反向偏置控制电压。例如，使用加载泵源电路，使其产生反向偏置控制电压。

构成倒相群的各晶体管QP₁、QN₁、QP₂、QN₂、…、QP_2K+1、QN_2K+1的分别的阱，相互电隔离，对应连接各个反向偏置控制端子BP₁、BN₁、BP₂、BN₂、…、BP_2K+1、BN_2K+1。

图2是图1的环形振荡器的一部分，是表示晶体管QP₁、QN₁、QP₂、QN₂的配置俯视图。分别用图3(a)表示沿图2的Y—Y′切线的剖面图，用图3(b)表示沿图2的X—X′切线的剖面图。

参照图2及图3，在P形的半导体基片3的上部，形成N阱41、42和深层N阱5，通过基片3，相互电隔离。在深层N阱5的上部形成P阱51、52，通过深层N阱，相互电隔离。

在N阱41的表面形成一对P形扩散层对21，在N阱42的表面形成一对P形扩散层对22，在P阱51的表面形成一对N形扩散层对31，在P阱52的表面形成一对N形扩散层对32，再在阱的上部形成绝缘膜4。在绝缘膜4中，形成栅极电极11、12，在P形扩散层对21和N形扩散层对31的止部配置栅极11，在P形扩散层对22和N形扩散层对32的止部配置栅极电极12。

反向偏置控制端子BP₁、BN₁、BP₂、BN₂分别连接N阱41、P阱51、N阱42、P阱52。

下面，说明本实施例振荡电路的动作。一般使阱的电位改变时，改变其阱内的MOS晶体管的阈值V_th(基片偏置效应)。如图3所示，在本实施例振荡电路的环形振荡器中，电隔离每个晶体管的阱，由于可由控制部1向各阱提供个别反向偏置控制电压，每个晶体管阈值V_th的控制是可能的。

那么，由于可用晶体管的饱和区的电流I_ON[参照下面式(2)]决定形成环形振荡器的各逻辑门电路的电流驱动能力，通过控制阈值V_th，可控制各逻辑门电路的电流驱动能力。 $I_{\mathrm{ON}}=\frac{p}{2}{(V_{\mathrm{GS}}-V_{\mathrm{th}})}^{\mathrm{\&alpha;}}(1<\mathrm{\&alpha;}<2)----\left(2\right)$

具体如图4所示，由于降低反向偏置控制部分1的输出中BP₁、BP₂、…、BP_2K+1的电位，升高BN₁、BN₂、…、BN_2K+1的电位。这时，由于提高各级的倒相器的电流驱动能力，能够提高振荡频率。还有，图4、图5及图6表示反向偏置控制部分1的输出BP₁、BN₁以及振荡电路的输出OUT的定时波形。

另外，如图5所示，降低向反向偏置控制部分1的输出中奇数级的倒相器的阱输入的BP₁、BN₁、BP₃、BN₃、…、BP_2K+1、BN_2K+1的电位，升高偶数级的倒相器的阱输入的BP₂、BN₂、BP₄、BN₄…、BP_2K、BN_2K的电位。这样一来，由于输出到上升沿为止的延迟时间变短，输出到下降沿为止的延迟时间变大，能够加大输出波形的占空比。

而且，如图6所示，由周期开始，仅在短时间降低BP₁、BP₂…、BP_2K+1电位，升高BN₁、BN₂、…、BN_2K+1的电位后，立即返回原电位。这时，仅短时间升高振荡频率，由于立刻返回原振荡频率，能够向前移动输出OUT的相位。

还有，如图3所示那样，由于扩散层和阱、P阱和深层N阱、N阱和P形半导体基片用P—N结连接，P形半导体一侧的电位比邻接N形半导体一侧的电位不可高出扩散电位V_f以上。

例如，在图3中，如果P形基片3的电位在电源电位V_dd以下的话，N阱41、42的电位必须比V_dd—V5高。这样用本实施例，使反向偏置电位的控制范围在某程度上得到限定。

还有，在本实施例中，构成环形振荡器的各晶体管的阱全部相互电隔离，但也可以仅将一部分阱电隔离。而且，在本说明中的基片3作为P形半导体，即使在N形半导体基片上形成深层P阱和P阱、在深层P阱上形成N阱也同样能够构成。

实施例2

下面以本申请的第二发明作为实施例，说明以晶体管作为部分耗尽型SOI(在绝缘体上生长硅)的情况。图7是图1的环形振荡器的一部分，表示晶体管QP₁、QN₁、QP₂、QN₂的配置图。并且，分别以沿图7的Y—Y′切线的剖面图作为图8(a)，以沿图7的X—X′切线的剖面图作为图8(b)。参照图7及图8，在P形或者N形的半导体基片6的上部形成绝缘膜4，在基片上部形成N形SOI层61、62和P形SOI层71、72，各SOI层通过绝缘膜4相互分离。

在N形SOI层61的侧面形成一对P形扩散层对21、在N形SOI层62的侧面形成一对P形扩散层对22、在P形SOI层71的侧面形成一对N形扩散层对31，在P形SOI层72的侧面形成一对N形扩散层对32，再在SOI层的上部形成绝缘膜4。在绝缘膜4中形成栅极电极11、12，在P形扩散层21和N形扩散层31的上部配置栅极电极11，在P形扩散层22和N形扩散层32的上部配置栅极电极12。反向偏置控制端子BP₁、BN₁、BP₂、BN₂分别连接N形SOI层61、P形SOI层71、N形SOI层62、P形SOI层72。

本实施例的电路动作，基本上和所述的实施例1相同。本实施例的情况，由于与阱相比SOI层寄生电容小，改变振荡频率、占空比、相位时的动作是高速的，并且，具有耗电少的特点。另外，由于SOI层和基片6用绝缘膜4分离，可对阱设定的电位，不受基片6的电位的影响。因此，和所述实施例1相比，用本实施例，反向偏置控制电位的设定范围的自由度高。

实施例3

下面关于本申请的第三发明的实施例，即说明关于晶体管是完全耗尽形SOI的情况。用这样的结构控制晶体管的阈值的方法，可参照特开平7—106579号公报的公开内容。

图9是图1的环形振荡器的一部分，表示晶体管QP₁、QN₁、QP₂、QN₂的配置俯视图。并且分别以沿图9的Y—Y′切线的剖面图作为图10(a)，以沿图9的X—X′切线的剖面图作为图10(b)。

参照图9及图10，在P形或者N形的基片6的上部形成绝缘膜4，在其上部形成N形SOI层61、62和P形SOI层71、72，各SOI层通过绝缘膜4相互分离。在N形SOI层61的侧面形成一对P扩散层对21，在N形SOI层62的侧面形成一对P形扩散层对22，在P形SOI层71的侧面形成一对N形扩散层对31，在P形SOI层72的侧面形成一对N形扩散层对32，再在SOI层的上部形成绝缘膜4。在绝缘膜4中形成栅极电极11、12，在P形扩散层21和N形扩散层31的上部配置栅极电极11，在P形扩散层22和N形扩散层32的上部配置栅极电极12。反向偏置控制端子BP₁、BN₁、BP₂、BN₂分别连接在基片6的表面且各SOI层的下部形成的反向栅81、82、91、92。反向栅作为和半导体基片6相反的导电形的半导体。

本实施例的电路动作与所述实施例1相同。但是，由于反向栅的电容比阱电容一般要小，本实施例的情况，改变和所述实施例2同样的振荡频率、占空比，相位时的动作是高速的，具有耗电少的特点。另外，由于扩散层和反向栅用绝缘膜4分离，可对反向栅设定的电位不受扩散层的电位的影响。因此，和所述实施例1相比，用本实施例，反向偏置控制电压的设定范围的自由度高。

实施例4

图11是表示本申请第四发明的延迟电路的一实施例的构成框图。参照图11，MOS晶体管QP₁和QP₂和QN₂…，QP_j和QN_j(j是2以上的偶数)分别形成倒相器，这些倒相器群输出端子和输入端子相继串联连接。反向偏置控制部分1是为输出种种的偏置电压的电路，由反向偏置控制端子BP₁、BN₁、BP₂、BN₂…，BP_j、BN_j(j是2以上的整数)个别供给反向偏置控制电压。例如使用加载泵源电路产生反向偏置控制电压。

构成倒相器群的各晶体管QP₁、QN₁、QP₂、QN₂、…QP_j、QN_j的分别的阱，相互电隔离，对应连接各个反向偏置控制端子BP₁、BN₁、BP₂、BN₂…、BP_j、BN_j。

下面，说明如图11所示的本实施例的延迟电路的动作。在本实施例的延迟电路中，串联连接的倒相器列，电隔离每个晶体管阱，由于可由控制部分1向各阱提供个别反向偏置控制电压，每个晶体管阈值Vth的控制是可能的。

如用所述本发明的振荡电路的实施例的动作说明的那样，通过控制阈值，可控制各倒相器的电流驱动能力。

具体地说，就是升高反向偏置控制部分1的输出中的BP₁、BP₂、…，BP_j的电位，降低BN₁、BN₂，…，BN_j的电位。这时，由于各级的倒相器电流驱动能力变小，通过阱的电位，可控制延迟时间的长短。

并且，降低向反向偏置控制部分1的输出中第奇数级的倒相器的阱输入的BP₁、BN₁、BP₃、BN₃、…，BP_j-1、BN_j-1、的电位，升高向第偶数级的倒相器的阱输入的BP₂、BN₂、BP₄、BN₄、…、BP_j、BN_j的电位。这样一来，输入上升沿信号时的延迟时间变长，输入下降沿信号时的延迟时间变短。反之，当升高第奇数级的倒相器的阱的电位，降低第偶数级的倒相器的阱的电位时，输入下降沿信号时的延迟时间变长，输入上升沿信号时的延迟时间变短。因此，通过输入信号的转移方向，可使延迟时间大不相同。

本实施例的延迟电路也和用上述实施例说明的振荡电路同样(参照上述实施例2、实施例3)也可适用于部分耗尽型SOI器件和完全耗尽型SOI器件。例如，部分耗尽型SOI器件时可代替阱对各晶体管的沟道区提供控制电压，并且，用完全耗尽型SOI器件，可代替阱对反向栅提供控制电压，因此，可控制延迟时间，上升沿/下降沿时间。

如以上说明的那样，如使用本发明，可达到如下效果。

本发明的第一效果是缩减振荡电路的面积。其理由是，在本发明中，如上述的以往的振荡电路中的晶体管TP₁、TN₁(参照图12)那样，不需要特别的选通门脉冲宽度大的控制用MOS晶体管。

本发明的第二效果是得到了振荡频率非常高的振荡电路。其理由是，在本发明中，只使用单纯的倒相器，能够形成环形振荡器，进一步控制降低各晶体管的阈值。

本发明的第三效果是可通过电路改变延迟电路的延迟时间、上升沿时间，下降沿时间，也就是说，动作时的延迟时间可改变。其理由是，在本发明中，可用反向偏置控制部分控制延迟时间。

Claims (6)

1.一种振荡电路，由MOS集成电路构成，所述振荡电路包括环形振荡器、反向偏置控制部分；其特征在于：

所述环形振荡器由多段倒相器构成，且最终段倒相器的输出端反馈到最初段倒相器的输入端；所述倒相器由多个MOS晶体管构成，所述各MOS晶体管分别形成在多个第一导电类型的半导体阱区内和多个第二导电类型的半导体阱区内，并且所述各半导体阱区相互电隔离；

相同导电类型的阱连接反向偏置控制部分，从而控制每个MOS晶体管的阈值电压，进而控制各个逻辑门电路的电流驱动能力、振荡频率、占空比及相位。

2.根据权利要求1所述的振荡电路，其特征在于：所述MOS晶体管具有SOI层结构。

3.根据权利要求1所述的振荡电路，其特征在于：所述MOS晶体管具有SOI层结构，构成环形振荡器的各MOS晶体管的沟道区之下埋入绝缘膜，并设置由反向偏置控制部端子与各MOS晶体管的SOI层的下部形成的反向栅。

4.一种延迟电路，由MOS集成电路构成，其特征在于：

所述延迟电路包括构成多段串联连接的倒相器，所述倒相器由多个MOS晶体管构成，所述多个MOS晶体管分别形成在多个第一导电类型的半导体阱区内和多个第二导电类型的半导体阱区内，所述各第一导电类型的半导体阱区相互电隔离，并且所述各第二导电类型的半导体阱区相互电隔离，而且所述各第一导电类型的半导体阱区与各第二导电类型的半导体阱区也电隔离；

相同导电类型的阱连接反向偏置控制部分，从而控制每个MOS晶体管的阈值电压，进而控制各个逻辑门电路的电流驱动能力，可控制延迟时间、上升沿时间、下降沿时间。

5.根据权利要求4所述的延迟电路，其特征在于：所述MOS晶体管具有SOI层结构。

6.根据权利要求4所述的延迟电路，其特征在于：所述MOS晶体管具有SOI层结构，形成所述倒相器的各MOS晶体管的沟道区之下埋入绝缘膜，并设置由反向偏置控制部端子与各MOS晶体管的SOI层的下部形成的反向栅。

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