CN1146920C - 半导体集成电路 - Google Patents

Abstract

本发明之半导体集成电路包括：含MOS晶体管用于驱动负载的驱动器；及用于稳定因MOS晶体管栅—源寄生电容引起的MOS晶体管源极电压变化的稳定器。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路，确切地说，涉及工作在高速的数据输出电路。

背景技术

为处理运动图像数据，要求所达到现有的高数据传输率进一步提高。通常，为了提高数据传输率，已经采用了利用多个数据线实现同步数据传输和在高速下进行同步数据传输的技术。在这样的技术中，一个驱动器电路要求有与芯片外部联接的各个数据线。由于这种驱动器电路驱动负载电容，其电流损耗随传输速度的提高而变较大。如果驱动器电路配置成从与其它电路公共使用的电源线接收电能，则这将引起不充足的电源供给。这引起电源电势和类似参数的下降，并引起其它电路的不稳定工作，为解决该问题，驱动器电路通常装有单独的电源VDDQ和VSSQ。

然而，在驱动器工作时，构成驱动器的MOS晶体管的源极电势根据MOS晶体管栅极和源极之间寄生电容做变化。这反过来影响了数据的信号传输率。

图14A是说明现有技术问题的电路图。图14B是显示本发明之发明人做的图14A电路工作之模拟结果的波形图。

如图14A所示，对应一个数据单元的驱动器5由P型MOS晶体管101和n型MOS晶体管102构成。

图14B所示时间t₁期间，进入驱动器5的输入信号从高电平(HIGH)变到低电平(LOW)的情况下，从驱动器5的输出信号从LOW变到HIGH。此时，图14B所示时间t1期间，由于MOS晶体管101产生的栅-源寄生电容111和MOS晶体管102产生的栅-源寄生电容112导致源极电势int.VDDQ和int.VSSQ下降。

给驱动器5提供电压的电源VDDQ和VSSQ单独从上述的其它电路供给。当每个驱动器提供了独立电源时，驱动器上的电供给容量小，并且在驱动器5的供电节点上存在构成驱动器5的晶体管而没有其它元件。因此，当在驱动器5的相同晶体管的栅源之间产生了寄生电容时，驱动器5晶体管源极节点处的电势依据驱动器5栅极电势的变化传输。结果，作为驱动器5输出端子的接点P₁处建立电势的时间周期与理想状况相比被延迟了时间t₂。

特别是，当驱动器5在高频下驱动负载时，源极节点电势的变化极大地影响驱动器5的工作。源极节点经过具有电感L的焊线连接到电源VDDQ或VSSQ，如图14A所示。电感L阻止电荷供给和释出源极节点。

图15是本发明之发明人做的，当示于图14A电路的节点A的电势从高(HIGH)变到低(LOW)时，表示源极节点电势变化的模拟结果的曲线图。确切地讲，图15表示当节点A电势(A200，A400，A600，A800，A1000)从1.5V变到0V期间，时间周期在200微微秒(PS)和1毫微秒(ns)之间变化时所得到的源极节点电势的变化(P200，P400，P600，P800，P1000)。

曲线P200显示出，当在200ps节点A处信号从HIGH变到LOW时，源极节点电势的变化不能被限制恒定电压(1.5v)的10％之内。通常，传输周期[两倍于上述传输时间(例如从HIGH到LOW)]为信号周期的50％或更少。例如，在曲线P200表示部分信号情况下，其从HIGH变到LOW用200ps保持LOW状态200PS，从LOW变到HIGH用200ps并保持HIGH状态200ps，该信号的频率为1.25GHz。假设栅-源电压1.5v，晶体管阀值电压0.5v，如果源极节点电势下降10％驱动器晶体管的驱动电流将下降30％，延迟了开启晶体管的定时。确切地说延迟了数百微微秒直到由驱动器输出的数据建立为止。如果具有1.25GHz或更高频率的信号输入图14A驱动器，源极节点电势的下降将变的较大。这进一步提高了要求直到由驱动器输出的数据值建立为止的时间。

因此，从图15可见，由于上述的延迟，很难从图14A电路输出1GHz或更高频率的数据。

发明内容

本发明的半导体集成电路包括：用于驱动负载包含有MOS晶体管的驱动器；和用于使因MOS晶体管栅-源寄生电容引起的MOS晶体管源极电压变化稳定的稳定器，其中，当MOS晶体管的源极电势从第一电势变到不同于第一电势的第二电势时，由于稳定器应用MOS晶体管的栅-源寄生电容并将电荷从逻辑电路前馈到MOS晶体管的源极，稳定器给MOS晶体管的源极提供电荷以便稳定MOS晶体管源极电势的变化。

在发明的一个实施例中，驱动器在1GHz或更高频率下驱动负载。

在发明的又一实施例中，半导体集成电路还包括含有用于产生驱动器接收的信号MOS晶体管的逻辑电路，其中稳定器包括用于将驱动器MOS晶体管源极和逻辑电路MOS晶体管源极耦合至第一电源的耦合器。

在发明的又一实施例中，第一电源包括一个接地电源和电势高于接地电源电势的电源。

在发明的又一实施例中，半导体集成电路还包括逻辑电路，其中稳定器包括用于耦合驱动器MOS晶体管源极和逻辑电路的节点电容器，该节点处电势反过来变到驱动器MOS晶体管栅极电势的变化。

在发明的又一实施例中，电容器包括具有相互耦合的漏极和源极的馈给效应晶体管。

在发明的又一实施例中，驱动器还包括与MOS晶体管串联连接的附加MOS晶体管，并且该半导体集成电路还包括一附加稳定器，用于稳定因该附加MOS晶体管栅-源寄生电容引起的该附加MOS晶体管的源极电压变化，其中，该稳定器包括：第一电源和不同于第一电源的第二电源，耦合到MOS晶体管源极和第一电源的第一电容器，及耦合到附加MOS晶体管源极和第二电源的第二电容器；其中该附加稳定器包括：第三电源和不同于第三电源的第四电源，和

耦合到MOS晶体管的源极第三电源的第三电容器，耦合到附加MOS晶体管的源极和第四电源的第四电容器。

在发明的又一实施例中，第一、第二、第三和第四电容器都包括具有漏极和源极相互耦合的馈给效应晶体管。

因此，这里说明的发明使提供包含装有相应电源驱动器的半导体集成电路的优越生成为可能，其能够稳定因驱动容栅极电势变化引起的驱动器源极产生的电压变化，因此能在高速下正确地传输数据。

附图说明

参考附图，阅读和理解下面的详细说明，本领域技术人员将清楚地理解本发明上述及其他的优点。

图1是说明本发明概念的视图。

图2A是根据本发明例1之半导体集成电路的电路图，图2B是例1半导体集成电路的波形图。

图3A是根据本发明例2之半导体集成电路的电路图，图3B是通过耦合MOS晶体管源极和漏极所获得电容器的例子。

图4是表示输入和输出常规半导体集成电路之驱动器信号波形的曲线图。

图5是表示输入例2半导体集成电路驱动器和从其输出的信号波形的曲线图。

图6是根据本发明例3之半导体集成电路的电路图。

图7是例3的另一种半导体集成电路的电路图，其中稳定器包含电容器。

图8是例3的又一种半导体集成电路的电路图，其中稳定器包含电容器。

图9是例3的又一种半导体集成电路的电路图，其中驱动器为开漏型(opendrain type)。

图10是根据本发明例4之半导体集成电路的电路图。

图11是根据本发明例5之半导体集成电路的电路图。

图12是表示例5半导体集成电路驱动器输入和输出信号之间关系模以结果的曲线图。

图13是根据本发明例6之半导体集成电路的电路图。

图14A是用于说明现有技术问题之电路图，图14B是表示图14A常规电路工作模以结果的波形图。

图15是表示当输入节点电势从HIGH变到LOW时观察得到的图14A电路源节点电势变化模拟结果的曲线图。

具体实施方式

首先，说明根据本发明半导体集成电路的原理。

当半导体集成电路后级的驱动器即输出信号到芯片外部的驱动器由前级控制电路控制时，产生于后级驱动器电供给节点的噪声(变化分量)被具有与在前噪声逆相的噪声所抵消，以便减小电供给节点电势的变化。

图1是说明本发明原理的视图。

参考图1，根据本发明的半导体集成电路11包括驱动负载8的驱动器5，控制驱动器5的控制电路6和稳定器10。

驱动器5接收来自控制电路6的信号并根据接收的信号通过接点P1驱动负载8。驱动器5包括MOS晶体管，其在其栅极和源极之间产生有寄生电容。

驱动器5MOS晶体管源极连接到节点9并从电源VQ接受电能驱动负载8。电源VQ可以为接地电源或者电势比接地电势高的电源。

节点9受因在驱动器5MOS晶体管栅极和源极之间产生的寄生电容引起的驱动器5电压变化的影响。然而，稳定器10稳定因寄生电容引起的电压变化。确切地讲，稳定器10从控制电路6接收信号即电荷，并抑制因栅-源寄生电容基于信号产生的噪声。换句话说，稳定器10进行基于从控制电路6接收信号的节点9的前馈控制。更确切地讲，稳定器10直接和/或间接地使节点9与控制电路6的节点耦合，该控制电路6的节点电势与产生驱动器5MOS晶体管源极和栅极的电势变化进行反向变化。

半导体集成电路11可以包括多个稳定器。例如，第一稳定器可连接到接地电源，同时第二稳定器可耦合到在一个终端其电势比接地电势高的电源。

半导体集成电路11经具有电感L的焊线连接到电源VQ。焊线电感L阻止电荷供给节点9和从中释放。这在1GHz或更高频率下驱动负载8时尤其显著。然而，根据本发明，由于稳定器10稳定因前述栅-源寄生电容引起的电压变化，半导体集成电路11能够在1GHz或更高频率下驱动负载8。

下面通过例2参考附图说明根据本发明的半导体集成电路。整个附图中用图1中相同的标记表示相同的部分。

[例1]

图2A是根据本发明之例1的半导体集成电路的电路图。

参考图2A，本例半导体集成电路21包括驱动器5，控制驱动器5的控制电路6，和稳定器10和10’。驱动器5包括P型MOS晶体管101和n型MOS晶体管102。控制电路6包括P型MOS晶体管201，n型MOS晶体管202和节点22和22’。稳定器10包括用于耦合节点9和节点22的内部接线50。稳定器10’包括用于耦合节点9’和节点22’的内部接线50’。

驱动器5P型MOS晶体管101的栅极和源极经电容111相互电耦合。同时驱动器5n型MOS晶体管102的栅极和源极经电容112相互电耦合。类似地，控制电路6P型MOS晶体管201的栅极和源极经电容211相互电耦合，同时控制电路6n型MOS晶体管的栅极和源极经电容212相互电耦合。各电容111，112，211和212为产生于MOS晶体管的栅-源寄生电容。

图2A还用粗黑线表示用于说明电路相关点处电势变化的标记。这些标记说明如下。当节点IN处电势从LOW变到HIGH，P型MOS晶体管201的源极电势从LOW变到HIGH。这使节点A处的电势从HIGH变到LOW，然后P型MOS晶体管101源极处电势从HIGH变到LOW。于是，接点P1电势从LOW变到HIGH。在下面的例子中，这些标记也适用于后面相关的附图。

下面参考图2B说明半导体集成电路21的工作。

图2B是表示半导体集成电路各点处波形的曲线图。

参考图2B，当节点1N的电势从LOW变到HIGH时，驱动器5的源极电势int.VDDQ和int.VSSQ因电容211和212首先上升。控制电路6输出节点电势即驱动器5输入节点A电势接收输入而从HIGH变到LOW。这由于电容111和112引起驱动器5的源电势int.VDDQ和int.VSSQ下降。然而，由于电容211和212持续提高源极电势int.VDDQ和int.VSSQ的效应，源极电势int.VDDQ和int.VSSQ的这种下降能被减轻。换句话，随着节点A电势下降，因寄生电容111源极电势int.VDDQ下降。然而，同时，由于寄生电容211，随节点IN电势升高，源极电势int.VDDQ变到较高的电平。这导致使源极电势int.VDDQ的变化稳定。

源极电势int.VDDQ变化的上述稳定性由稳定器10内部接线50来实现。源极电势int.VSSQ变化的稳定性也按上述方式由稳定器10’来实现。

如果MOS晶体管101，102，201和202的栅-源寄生电容111，112，211和212满足下述条件，栅-源电容111基本上等于栅-源电容211，和栅-源电容112基本上等于栅-源电容212，则用于稳定源极电势变化的稳定器10和10’的能力将被加强。

如果上述条件未满足，除驱动器5和控制电路6的晶体管中存在的栅-源寄生电容之外，可提供电容元件，使得P型管101栅极和源极之间电容与P型MOS晶体管201栅极和源极之间电容彼此基本相等，使得n型MOS晶体管102栅极和源极之间电容与n型MOS晶体管202栅极和源极之间电容彼此基本相等。这样的电容元件可以通过耦合每个MOS晶体管的源极和漏极形成。

控制电路6并不限于上述由MOS晶体管201和202构成的CMOS逆变器。例如，控制电路6可以是NAND电路或NOR电路。

尽管图2A所示半导体集成电路21装有稳定器10和10’，其可装有仅仅一个稳定器。

[例2]

图3A是根据本发明之例2的半导体集成电路的电路图。

参考图3A，本例半导体集成电路31包括驱动器5，控制驱动器5的控制电路6，及稳定器10和10’。

驱动器5包括P型MOS晶体管101和n型MOS晶体管102。控制电路6包括P型MOS晶体管201，n型MOS晶体管202及节点23和23’。稳定器10包括耦合节点9和节点23和电容器113。稳定器10’包括耦合节点9’和节点23’的电容器114。

电容器113的电容最好基本上等于P型MOS晶体管101栅极和源极之间电容。类似地，电容器114的电容最好基本上等于n型MOS晶体管102栅极和源极之间电容。

电容器113最好通过耦合图3B所示MOS晶体管源极和漏极形成。通常MOS晶体管栅电容要比其栅-源电容大一个数量级。因此与利用栅-源电容相比较的话，具有电容器113利用栅电容的半导体集成电路在大小上能够降低大约十分之一。类似地，电容器114最好通过耦合MOS晶体管源极和漏极形成。假设构成控制电路6的倒相器输出端数是4，为通过利用控制电路6栅-源电容使驱动器5供给电势的变化最小，控制电路6晶体管的体积一定为四倍。当利用栅电容的耦合电容器用于使电势变化最小化时，仅仅需要增加控制电路6栅面积大约为1.3倍。因此，能够降低电流消耗和布线面积的增加。

通常半导体集成电路装有多个诸如驱动器5的驱动器以驱动多个负载。在这种情况下，因其栅电势变化引起的构成驱动器之MOS晶体管源电势的变化依数据图形而不同。

例如，假设图14A所示半导体集成电路装有11个驱动器，即半导体集成电路输出8位数据。在八位同时以相同方向变化时，由于在八个驱动器源节点处出现的噪声引起数据传输的延迟比其它任何情况下都大。这是因为由于经栅-源寄生电容出现在驱动器源节点处的八个驱动器栅电势的变化引起的各个噪声是迭加的。这是最坏的情况。

在八位中的七位同时以相同方向变化而剩余一位以不同方向变化的情况下，由于出现在相反方向转换的一位之驱动器源节点处的噪声引起该一位数据传输被加强。这是因为对应于七位的噪声用于增加剩余一位的栅-源电势。这是最好的情况。

图4是表示在最好情况和最坏情况下输入和输出常规半导体集成电路之驱动器的信号波形的曲线图。假定图14A所示常规半导体集成电路装有上述的八个驱动器。

正如从图4所见，在最坏情况下，常规半导体集成电路不能正常工作。

现在假设图3半导体集成电路31装有八个驱动器，即半导体集成电路31输出八位数据。图5是表示在最好情况最坏情况下输入和输出八个驱动器之一个的信号波形的曲线图。正如从图5所见，装有稳定器10和10’的半导体集成电路31能够在最好情况和最坏情况下传递数据。

该结果的模拟示于图5，图3所示电容器113和114的电容值设定为足够大以减低最坏情况下的噪声。这导致干扰最好情况下的波形。通过优化电容器113和114的电容值能够实现最坏情况下的噪声布制和最好情况下的波形稳定。

尽管图3A所示半导体集成电路31装有稳定器10和10’，其可装有仅仅一个稳定器。

[例3]

图6是根据本发明之例3的半体集成电路的电路图。

参考图6，本例半导体集成电路41包括为n型MOS倒相器的驱动器5，控制驱动器5的控制电路6，和稳定器10。

驱动器5包括n型MOS晶体管104和105。控制电路6包括P型MOS晶体管203和205，n型MOS晶体管204和206以及节点24。稳定器10包括耦合节点9和节点24的内部接线51。

下面将说明半导体集成电路41的工作。图6中除那些黑线表示之外，用间断线表示用于说明电路相关点处电势变化的标记。应注意，实标记线代表电势变化的一个序列，同时间断线标记代表电势变化的另一个序列，如下述。这也适于下面的相关附图。

当电路不工作时，节点A和B电势为LOW。当激活驱动器5并输出高电平信号时，仅有节点B的电势为HIGH。当激活驱动器5并输出低电平信号时，仅有节点A的电势为HIGH。如果两个n型MOS晶体管104和105都打开，贯通电流从电源VDDQ流过节点9。因此禁止这种逻辑组合。

当黑线所示信号输入端子C时，节点A电势从LOW变到HIGH。这使接点P1电势从HIGH变到LOW。即节点A电势与接点P1电势的变化反向变化。这引起节点9电势升高。节点9电势的这种变化导致从驱动器5的信号输出的传输率降低。然而实际上，由于图6所示本例之半导体集成电路41装有稳定器10，从驱动器5的信号输出的传输率下降能被减轻，理由如下。

因当节点A电势上升时端子C电势下降，由于n型MOS晶体管206的栅-源电容引起节点24电势下降。由于节点24通过稳定器10与节点9耦合，节点9电势的上升被减缓。

相反，当虚线所示信号输入端子C时，节点A电势从HIGH变到LOW。这使接点P1电势从LOW变到HIGH。即节点A电势变化与接点P1变化反向。这引起节点9电势下降。节点9电势的这种变化导致从驱动器5的信号输出的传输率下降。然而实际上，由于图6所示本例之半导体集成电路41装有稳定器10，从驱动器5信号输出传输率的下降能被减轻，理由如下。

因当节点A电势下降时端子C电势上升，由于n型MOS晶体管206栅-源电容而引起节点24电上升。因节点24通过稳定器10与节点9耦合，节点9的电势下降减轻。

此时，不必考虑因节点B电势变化引起的电源电压的改变，理由如下。

当实线所示信号输入端子D时，节点B电势从HIGH变到LOW。这使接点P1电势从HIGH变到LOW。换言之，节点B电势的变化与接点P1电势的变化相同。因此，电源VDDQ的电压变化用于提高从驱动器5信号输出的传输率。

当间断线所示信号输入端子D时，节点B电势从LOW变到HIGH。这使接点P1电势从LOW变到HIGH。换言之，节点B电势变化与接点P1电势变化相同。因此，电源VDDQ的电压变化用于提高从驱动器5信号输出的传输率。

本例中，n型MOS晶体管206的栅-源电容与n型MOS晶体管105的栅-源电容最好做的彼此相等。为获得这种相等的栅-源电容，n型MOS晶体管105和206的栅宽可做的彼此相等。

图6所示稳定器10包括节点24和节点9之间的耦合。另外，稳定器10可以包括节点9和电势变化n型MOS晶体管105栅极电势变化反向的节点之间的耦合。

下面，参考图7和8，所选例3半导体集成电路例子为稳定器10采用电容器，其用于耦合节点9和连接到节点9电势变化n型MOS晶体管栅极电势变化反向的节点。

图7所示稳定器10包括耦合节点9和节点C的电容器213。随节点A电势下降，节点9电势也下降。然而同时，由于当节点A电势下降时节点C电势升高，节点9电势由于电容器213的电容而被变到较高的电平。这导致减轻节点9电势的下降。当节点A电势升高时，稳定器10还减轻节点9电势的上升。

电容器213的电容最好基本上等于n型MOS晶体管105栅极和源极之间电容。电容器213最好过耦合图3B所示MOS晶体管源极和漏极形成。

图8所示稳定器10包括耦合节点9和节点B的电容器216。随着节点A电势下降，节点9电势也下降。然而同时，由于当节点A电势下降时节点B电势上升，节点9电势因电容器216电容而变化到较高电平。这导致减轻节点9电势的下降。稳定器10还减轻当节点A电势上升时节点9电势的上升。

电容器216最好基本上等于n型MOS晶体管105栅极和源极之间电容。电容器216最好通过耦合图3B所示MOS晶体管源极和漏极形成。

本例中，驱动器5为C-MOS驱动器或N-MOS驱动器。作为选择，本例驱动可以由开漏晶体管构成。

下面，参考图9说明使用开漏型驱动器的例子。

参考图9，半导体集成电路61包括开漏型驱动器5，控制驱动器5的控制电路6，以及稳定器10。

驱动器5包括n型MOS晶体管103。控制电路6包括P型MOS晶体管201，n型MOS晶体管202，及节点25。稳定器10包括耦合节点25和节点9的内部接线52及耦合节点IN和节点9的电容器114。通过这种结构，图9所示稳定器10减轻节点9电势的变化。

电容器114的电容最好基本上等于由于从n型MOS晶体管103栅-源电容减去n型MOS晶体管202栅-源电容所获得的值。电容器114最好通过耦合图3B所示MOS晶体管源极和漏极形成。

图9所示稳定器10包括仅仅一个内部接线52和电容器114。当图9所示稳定器10仅包括内部接线52时，n型MOS晶体管103的栅-源电容最好基本上等于n型MOS晶体管202的栅-源电容。

当图9所示稳定器10仅包括电容器114时，电容器114的电容最好基本上等于n型MOS晶体管103的栅-源电容。

[例4]

图10是根据本发明之例4的半导体集成电路的电路图。本例的半导体集成电路中，电势变化与用于驱动负载的驱动器的MOS晶体管栅极电势变化反向的节点和与MOS晶体管源极连接的节点是耦合的。

参考图10，本例半导体集成电路71包括用于驱动负载(未示出)的驱动器5，用于控制驱动器5的控制电路6，和稳定器10和10’。

驱动器5包括P型MOS晶体管101和n型MOS晶体管102。控制电路6包括倒相器72和73及NAND电路74。

稳定器10包括用于耦合节点9和节点75的电容器902及用于耦合节点9和节点IN的电容器904。稳定器10’包括用于耦合节点9’和节点75的电容器906及用于耦合节点9’和节点IN的电容器908。

即，本例中，电势变化与用于驱动负载的驱动器的MOS晶体和栅极电势变化反向的节点和与MOS晶体管源极连接的节点是耦合的。

图10所示制电路6中，倒相器72和73及NAND门74串联设置。诸如倒相器的逻辑元件的这种串联配置中，“电势变化与用于驱动负载的驱动器的MOS晶体管栅极电势变化反向的节点”可以对应于任何其它串联配置的逻辑元件的输入节点。换言之，各稳定器10和10’利用电容器把用于驱动负载的驱动器5的MOS晶体管源极与控制电路6任何其它的逻辑元件的输入节点耦合起来，耦合到节点9的输入节点之一可以是直接与驱动器5相连接的逻辑元件的输入节点。

电容器902和904电容的和可以基本上等于P型MOS晶体管101的电容。类似地，电容器906和908电容的和可以基本上等于n型MOS晶体管102的电容。

各电容器902，904，906和908最好通过耦合图3B所示MOS晶体管源极和漏极形成。

尽管图10半导体集成电路71包括稳定器10和10’，其可以仅包括其中一个稳定器。

尽管图10所示本例稳定器10包括电容器902和904，其可包括其中一个电容。另外，稳定器10还可包括用于耦合节点9和电势变化与MOS晶体管101栅极电势变化反向的节点的电容器。

在稳定器10只包括一个电容器的情况下，P型MOS晶体管101的栅-源电容最好基本上等于电容器的电容。

类似地，尽管图10所示本例稳定器10’包括电容器906和908，其可以只包括其中一个电容器。另外，稳定器10’还可包括用于耦合节点9和电势变化与MOS晶体管102栅极电势变化反向的节点的电容器。

在稳定器10’只包括一个电容器的情况下，P型MOS晶体管102的栅-源电容最好基本上等于电容器的电容。

[例5]

图11是根据本发明之例5的半导体集成电路的电路图。

参考图11，本例半导体集成电路81包括用于驱动负载(未示出)的驱动器5，用于控制驱动器5的控制电路6，和稳定器10。

驱动器5包括多个倒相器。控制电路6包括缓冲器部分2和信号发生部分3。缓冲器部分2包括多个倒相器，同时信号发生部分3包括多个诸如倒相器的逻辑单元。缓冲器部分2和驱动器5共用相同电源。确切地说，缓冲器部分2的倒相器和驱动器5的倒相器连接正电源VDDQ和负电源VSSQ。驱动器5倒相器，缓冲器部分2和信号发生部分3可以是C-MOS晶体管。

常规驱动器中，每个倒相器装有独立电源。这种结构中，驱动器供给电势随输入驱动器信号电势变化而变化。供给电势的这种变化延迟驱动器工作，因而限制了数据传输频率。

然而本例中，由于缓冲器部分2和驱动器5共用相同电源，因此驱动器工作未被延迟，理由如下。

缓冲器部分2倒相器栅电势的变化改变缓冲器部分2倒相器的供给电势。类似地，驱动器5倒相器栅电势的变化改变驱动器5倒相器的供给电势。缓冲器部分2供给电势的变化与驱动器5供给电势的变化反向。由于缓冲器部分2和驱动器5共用相同电源，驱动器5供给电势的变化被缓冲器部分2供给电势的变化抵消。

如上述，常规驱动器很难在1GHz或更高频率下稳定地驱动负载(见图4)。原因是在外部正电源VDDQ和接点P₂之间存在由焊线产生的电感L和在外部负电源VSSQ和接点P₃之间存在由焊线产生的电感L(见图14)。这种电感作为阻抗，阻止了正电源VDDQ和负电源VSSQ处电势变化的稳定。焊线阻抗Z由Z＝jWL(w＝2πf)表示。焊线电感通常在纳亨量级(nH)。因此，如果正电源VDDQ和负电源VSSQ电势变化的频率对应在GHz量级，则因数+毫安电流噪声引起产生数百毫伏的电势变化。因为焊线电感，由噪声引起的电势变化随噪声频率较大而较大。

图12表示图11所示半导体集成电路81的驱动器5输入和输出信号之间关系的模拟结果。这种情况下，半导体集成电路81装有八个驱动器5输出8位数据。如上述，在八位同时以相同方向传输的情况下，由于出现在八个驱动器源极节点的噪声，使此时数据传输的延迟比所有其它情况下都大。这是最坏的情况。在八位中的t位同时以相同方向传输而剩余一位以不同方向传输的情况下，由于出现在以相反方向传输的一位驱动器源极节点的噪声，使该一位的数据传输加强。这是最好的情况。正如从图12所见，装有稳定器10的半导体集成电路81在最好情况和最坏情况下都正常工作。

确切地说，本例中，由于缓冲器部分2和驱动器5公用相同电源，驱动器5供给电势的变化被缓冲器部分2供给电势的变化抵消，如上述。这使得可在高于1GHz频率下驱动负载。甚至在大于1.6GHz频率下驱动负载也是可能的。

[例6]

图13是根据本发明之例6的半导体集成电路的电路图。

参考图13，本例半导体集成电路91包括用于驱动负载(未示出)的驱动器5，用于控制驱动器5的控制电路6，和稳定器10和10’。

驱动器5包括P型MOS晶体管101和n型MOS晶体管102。控制电路6包括连接到电源VDD和VSS的倒相器。稳定器10包括用于耦合电源VSS和节点9的电容器117。稳定器10’包括用于耦合电源VDD和节点9’的电容器118。

例6中，驱动器5电源增加了滤波电容器117和118。这提高了电源能力。

假设在图13黑粗线所示节点A电势从HIGH变到LOW的情况。电源VSS接收从节点A释出的电荷使节点A电势下降。这暂时升高了与节点A连接的电源VSS的电势。当MOS晶体管101源极节点9通过电容器117连接电源VSS时，源极节点带有噪声，其随节点A电势下降基本上同时提升了源极节点9的电势。这减轻了因节点A电势下降引起的源极节点9势的下降。此时，由于电源VDD与节点A隔开，电源VDD电势很难因节点A电势变化而改变。换言之，MOS晶体管101源极节点9最好应当与电源VSS耦合用于产生电容，而不是与电源VDD耦合。

至于节点9中，MOS晶体管102的源极节点9’通过电容器118与电源VDD耦合。这减轻因节点A电势上升引起的源极节点9’的噪声。

通过形成n型MOS晶体管的电容器117，此时栅极接节点9，源/漏极接电源VSS，能够效地利用栅电容。这是因为，由于节点9电势高于电源VSS电势，在n型MOS晶体管源和漏极之间形成了隧道。当P型MOS晶体管形成电容器117时，通过把P型MOS晶体管栅极接到电源VSS及其源/漏极接到节点9，能够获得栅电容的有效利用。至于电容器118，通过改变上述电容器117情况下的极性，能够基本上获得相同的效果。

在上面1至6例中，驱动器5可以为C-MOS型，N-MOS型，或者开漏型。控制电路6可以是诸如倒相器和NAND门的逻辑门。

因此，根据本发明，能够稳定驱动器工作时电源VDDQ和VSSQ电平的变化，因而能够减轻输出电压的不良上升。

在本发明范围之内，本领域技术人员能够轻地做各种改变修改，这是显而易见的。因此所附权利要求范围不应当认为仅限这里所做说明，相反应当做更广的诠释。

Claims (8)

1.一种半导体集成电路，包括：

一包含MOS晶体管的驱动器，用于驱动一负载；和

一用于稳定因MOS晶体管栅-源寄生电容引起的MOS晶体管的源极电压变化的稳定器，

其中，当MOS晶体管的源极电势从第一电势变到不同于第一电势的第二电势时，由于稳定器应用MOS晶体管的栅-源寄生电容并将电荷从逻辑电路前馈到MOS晶体管的源极，稳定器给MOS晶体管的源极提供电荷以便稳定MOS晶体管源极电势的变化。

2.根据权利要求1的半导体集成电路，其中，驱动器在1GHz或更高频率驱动负载。

3.根据权利要求1的半导体集成电路，还包括含MOS晶体管的用于产生由驱动器接收的信号的逻辑电路，

其中稳定器包括用于把驱动器MOS晶体管的源极和逻辑电路MOS晶体管的源极耦合到第一电源的耦合器。

4.根据权利要求3的半导体集成电路，其中，第一电源包括接地电源和电势高于接地电源的电势的电源之一。

5.根据权利要求1的半导集成电路，还包括一逻辑电路，

其中稳定器包括用于耦合驱动器MOS晶体管的源极和电势变化与驱动器MOS晶体管栅极电势变化反向的逻辑电路节点的电容器。

6.根据权利要求5的半导体集成电路，其中，电容器包括一其漏极和源极相互耦合的馈入效应晶体管。

7.根据权利要求1的半导体集成电路，其中，驱动器还包括与MOS晶体管串联连接的附加MOS晶体管，并且该半导体集成电路还包括一附加稳定器，用于稳定因该附加MOS晶体管栅-源寄生电容引起的该附加MOS晶体管的源极电压变化，

其中，该稳定器包括：

第一电源和不同于第一电源的第二电源，和

耦合到MOS晶体管的源极及第一电源的第一电容器，耦合到附加MOS晶体管的源极和第二电源的第二电容器；

其中该附加稳定器包括：

第三电源和不同于第三电源的第四电源，和

耦合到MOS晶体管的源极及第三电源的第三电容器，耦合到附加MOS晶体管的源极和第四电源的第四电容器。

8、根据权利要求7的半导体集成电路，其中，第一、第二，第三和第四电容器者包括其漏和源极相互耦合的馈入效应晶体管。

Images