KR100365066B1 - 반도체집적회로 - Google Patents

Abstract

본 발명의 반도체 집적 회로는, 부하를 구동하기 위한 MOS 트랜지스터를 포함하는 구동기와, 상기 MOS 트랜지스터의 게이트-소스 기생 캐패시턴스로 인한 상기 MOS 트랜지스터의 소스에서의 전압 변동을 안정화하기 위한 안정기를 포함한다.

Description

반도체 집적 회로

본 발명은 반도체 집적 회로에 관한 것으로, 특히, 고속으로 동작하는 데이터 출력 회로에 관한 것이다.

동화상 데이터의 처리를 위해서, 현재의 고속 데이터 전송 속도의 증가가 요구된다. 종래에는, 데이터 전송 속도를 증가시키기 위해서, 동시에 데이터를 전달하는 다수의 데이터 라인들을 이용하고, 고속으로 동시 데이터 전달을 수행하는 기술이 이용되었다. 이러한 기술에서는, 한 개의 구동기 회로가 칩의 외부와 인터페이스를 위해 각 데이터 라인마다 요구되었다. 이러한 구동기 회로는 부하 캐패시턴스를 구동시키므로, 전달 속도가 증가함에 따라 전류 소모가 더욱 커진다. 만약 구동기 회로가 다른 회로들과 함께 사용되는 전원 공급 라인으로부터 전력을 수신하도록 설계되었다면, 이것은 불충분한 전원공급을 하게 된다. 이것은 다른 회로들의 불안정한 동작을 발생시키고, 전원 공급 전위의 강하를 가져온다. 이러한 문제를 극복하기 위해서, 구동기 회로는 통상적으로 개별적인 전원 공급(VDDQ,(VSSQ))이 제공되어 있다.

그러나, 구동기의 동작에서, 구동기를 구성하고 있는 MOS 트랜지스터의 소스 전위는 MOS 트랜지스터의 소스와 게이트 사이의 기생 캐패시턴으로 인해 변동한다. 이것은 데이터의 신호 전송 속도에 나쁜 영향을 끼친다.

도 14a는 종래 기술의 문제를 도시한 회로도이다. 도 14b는 본 발명의 발명자들에 의해 실시된 도 14a의 회로동작의 시뮬레이션 결과들을 도시한 파형도이다.

도 14a에 도시한 바와 같이, 한 개의 데이터 단위에 대응하는 구동기(5)는 p형 MOS 트랜지스터(101)와 n형 MOS 트랜지스터(102)로 구성되어 있다.

도 14b에 도시된 시간(t1)동안에, 구동기 회로(5)로 입력되는 신호가 높은레벨에서 낮은 레벨로 이동할 때에, 구동기 회로(5)로부터 출력되는 신호가 낮은 레벨에서 높은 레벨로 이동한다. 이 때에는, 소스 전위들(int.VDDQ, int.VSSQ)이 도 14b에 도시된 시간(t1) 동안에, MOS 트랜지스터(102)내에서 발생된 게이트-소스 기생 캐패시턴스(112)와 MOS 트랜지스터(101)내에서 발생된 게이트-소스 기생 캐패시턴스(111)로 인해 강하된다.

구동기(5)에 전압을 공급하는 전원 공급(VDDQ, VSSQ)은 상술한 바와 같이, 다른 회로들로부터 개별적으로 제공된다. 독립된 전원 공급 장치가 각 구동기에 제공될 때에, 구동기에 있는 전원 캐패시턴스는 작으며, 구동기(5)를 구성하고 있는 트랜지스터가 아닌 다른 요소들은 구동기(5)의 공급 노드에 존재하지 않는다. 따라서, 기생 캐패시턴스가 구동기(5)의 동일한 트랜지스터의 게이트와 소스 사이에서 발생될 때에, 구동기(5)의 트랜지스터의 소스 노드에 있는 전위는 구동기(5)의 게이트 전위 변동에 달려 있다. 결과적으로, 구동기(5)의 출력단자가 되는 패드(P1)에서의 전위가 설정되는 시간 주기가 이상적인 경우와 비교해 보았을 때에, 시간 (t2)만큼 지연된다.

특히, 구동기(5)가 고주파에서 부하를 구동시킬 때에, 소스 노드에 있는 전위의 변동은 구동기(5)의 동작에 영향을 끼친다. 소스 노드는 도 14a에 도시한 바와 같이, 인덕턴스(L)를 가지고 있는 결합 배선(bonding wire)을 통해 전원 공급(VDDQ) 또는 (VSSQ)에 연결되어 있다. 인덕턴스(L)는 전하들이 소스 노드에 공급되고, 소스 노드로부터 배출되는 것을 방지한다.

도 15는 도 14a에 도시된 회로의 노드(A)에서의 전위가 높은 레벨에서 낮은레벨로 이동할 때에, 본 발명의 발명자들에 의해 수행되는 소스 노드에서의 전위변동의 시뮬레이션 결과들을 도시한 그래프이다. 더욱 자세히 설명하자면, 도 15는 노드(A)에서의 전위들(A200, A400, A600, A800, A1000)이 1.5볼트에서 0.5볼트로 변동하는 시간 구간이 200 피코초(picoseconds)(ps)에서 1 나노초(nanosecond)(ns) 사이에서 이동될 때에 관찰되는 소스 노드에서의 전위들의 변동들(P200, P400, P600, P800, P1000)을 도시하고 있다.

곡선(200)은 노드(A)에서의 신호가 200 ps 동안에, 높은 레벨에서 낮은 레벨로 이동할 때에, 소스 노드에서의 전위 변동은 일정 전압(1.5V)의 10% 이내로 압축될 수 없다. 일반적으로, {상술한 천이 시간(높은 레벨에서 낮은 레벨로 이동)의 2배가 되는}천이 주기는 신호 주기의 50% 이하이다. 예를 들면, 곡선(P200)이 200 ps 동안에 높은 레벨에서 낮은 레벨로 이동하는 신호의 부분을 나타내는 경우에는, 200 ps 동안 낮은 레벨로 남아 있게 된다. 낮은 레벨에서 높은 레벨로 이동하면, 200 ps 동안 높은 레벨로 남아 있게 되며, 이 신호의 주파수는 1.25 GHz 가 된다. 게이트-소스 전압이 1.5 V이고, 트랜지스터의 임계 전압이 0.5 V라고 가정하면, 만약 소스 노드의 전위가 10% 정도 강하된다면, 구동기의 트랜지스터의 구동전류는 30% 강하된다. 그리하여, 트랜지스터가 동작되는 시간을 지연시킨다. 자세히 설명하면, 수백의 피코초의 지연이 구동기에 의해 출력되는 데이터가 설정될 때까지 발생된다. 소스 노드에서의 전위 강하는 1.25 GHz 이상의 주파수를 가지는 신호가 도14a의 구동기로 입력된다면, 더욱 커지게 된다. 이것은 구동기에 의해 출력되는 데이터의 값이 설정될 때까지 요구되는 시간을 증가시키게 된다.

그러므로, 도 15에서 알 수 있듯이, 상술한 지연 때문에, 도 14a의 회로로부터 1 GHz이상의 주파수에 있는 데이터를 출력시키는 것은 어렵다.

본 발명의 반도체 집적 회로는, 부하를 구동시키기 위한 MOS 트랜지스터를 포함하는 구동기와, MOS 트랜지스터의 게이트-소스 기생 캐패시턴스로 인한 MOS 트랜지스터의 소스에서의 전압의 변동을 안정화시키는 안정기(stabilizer)를 포함하고 있다.

본 발명의 한 실시예에서는, 구동기가 1 GHz 또는 그 이상의 주파수에서 부하를 구동시킨다.

본 발명의 다른 실시예에서는, MOS 트랜지스터의 소스에 있는 전위가 제 1 전위에서 제 1 전위와는 다른 제 2 전위로 이동할 때에, 안정기는 소스의 전위 변동을 안정화시키기 위해서 소스에 전하를 공급한다.

본 발명의 또 다른 실시예에서, 반도체 집적 회로는 구동기에 의해 수신된 신호를 발생하기 위해 MOS 트랜지스터를 포함하고 있는 논리 회로를 더 포함하고 있다. 안정기는 논리회로의 MOS 트랜지스터의 소스와, 구동기의 MOS 트랜지스터의 소스를 제 1 전원에 연결시키는 연결기를 포함하고 있다.

본 발명의 또 다른 실시예에서, 제 1 전원이 접지 전원과 접지 전원보다 더 높은 전위를 가지고 있는 전원 중 하나를 포함하고 있다.

본 발명의 또 다른 실시예에서, 반도체 집적 회로는 논리회로를 부가적으로 포함하며, 여기서 안정기는 구동기의 MOS 트랜지스터의 소스와, 구동기의 MOS 트랜지스터의 게이트의 전위 변동에 반대로 전위가 변동하는 논리회로의 노드를 연결시키는 캐패시터를 포함하고 있다.

본 발명의 또 다른 실시예에서는, 캐패시터는 서로 연결되어 있는 소스와 드레인을 가지고 있는 전계 효과 트랜지스터를 포함하고 있다.

본 발명의 또 다른 실시예에서, 구동기는 MOS 트랜지스터와 직렬로 연결되어 있는 부가적인 MOS 트랜지스터를 포함하고 있으며, 안정기는, 제 1 전원 및 제 1 전원과는 다른 제 2 전원, MOS 트랜지스터의 소스와 제 1 전원에 연결된 제 1 캐패시터와, 부가적인 MOS 트랜지스터의 소스와 제 2 전원에 연결된 제 2 캐패시터를 포함하고 있다.

본 발명의 또 다른 실시예에서, 각각의 제 1 및 제 2 캐패시터들은 서로 연결된 드레인과 소스를 갖는 전계 효과 트랜지스터를 포함하고 있다.

그러므로, 상술한 본 발명은 구동기의 게이트 전위의 변동으로 인해 구동기의 소스에서 발생되는 전압 변동을 안정화시키고, 따라서, 고속으로 데이터를 정확하게 전송할 수 있는, 대응하는 전원과 함께 제공된 구동기를 포함하는 반도체 집적 회로를 제공하는 이점을 가능하게 한다.

도 1은 본 발명의 개념을 도시한 도면.

도 2a는 본 발명의 실시예 1에 따른 반도체 집적 회로의 도시한 회로도.

도 2b는 실시예 1의 반도체 집적 회로의 파형도.

도 3a는 본 발명의 실시예 2에 따른 반도체 집적 회로의 회로도.

도 3b는 MOS 트랜지스터의 소스와 드레인을 연결시킴으로써 얻어지는 캐패시터의 실시예를 도시한 도면.

도 4는 종래의 반도체 집적 회로의 구동기로부터 출력되고, 상기 구동기로 입력되는 신호들의 파형들을 도시한 그래프.

도 5는 실시예 2의 반도체 집적 회로의 구동기로부터 출력되고, 상기 구동기로 입력되는 신호들의 파형들을 도시한 그래프.

도 6은 본 발명의 실시예 3에 따른 반도체 집적 회로의 회로도.

도 7은 실시예 3의 다른 반도체 집적 회로로서, 안정기가 캐패시터를 포함하는, 상기 회로의 회로도.

도 8은 실시예 3의 또 다른 반도체 집적 회로로서, 안정기가 캐패시터를 포함하는, 상기 회로의 회로도.

도 9는 실시예 3의 또 다른 반도체 집적 회로로서, 구동기가 오픈 드레인 형태인, 상기 회로의 회로도.

도 10은 본 발명의 실시예 4에 따른 반도체 집적 회로를 회로도.

도 11은 본 발명의 실시예 5에 따른 반도체 집적 회로의 회로도.

도 12는 실시예 5의 반도체 집적 회로의 구동기로부터 출력되고, 상기 구동기로 입력되는 신호들간의 관계의 시뮬레이션 결과들을 도시한 그래프.

도 13은 본 발명의 실시예 6에 따른 반도체 집적 회로의 회로도.

도 14a는 종래의 문제를 설명하기 위한 회로도.

도 14b는 도 14a의 종래 회로의 동작의 시뮬레이션 결과들을 도시한 파형도.

도 15는 입력 노드에서의 전위가 높은 레벨에서 낮은 레벨로 이동할 때에, 관찰되는 도 14a 회로의 소스 노드에서의 전위 변동의 시뮬레이션 결과들을 도시한 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

5 : 구동기 6 : 제어 회로

8 : 부하 9 : 노드

10 : 안정기 11 : 반도체 집적 회로

P1 : 패드 P2 : 패드

본 발명의 이러한 장점들과 다른 장점들은 첨부된 도면들을 참조하여 서술된 다음 설명을 읽고, 이해한 후에는, 관련 기술자에 의해 쉽게 파악되어질 것이다.

우선, 본 발명에 따른 반도체 집적 회로의 원리를 설명한다.

반도체 집적 회로의 최종단에서의 구동기, 즉, 칩 밖으로 신호를 출력하는구동기가 이전단에서의 제어 회로에 의해 제어되면, 최종단에서의 구동기의 공급 노드에서 발생된 잡음이 앞의 잡음에 상반되는 위상을 갖는 잡음(변동 성분)에 의해 상쇄되어, 공급 노드에서의 전위의 변동을 감소시킨다.

도 1은 본 발명의 원리를 도시하는 도면이다.

도 1에서, 본 발명에 따른 반도체 집적 회로는, 부하(8)를 구동시키는 구동기(5)와, 구동기(5)를 제어하는 제어 회로(6)와, 안정기(10)를 포함한다.

구동기(5)는 제어 회로(6)로부터 신호를 수신하며, 그 수신된 신호에 기초하여 패드(P1)를 거쳐 부하(8)를 구동시킨다. 구동기(5)는 MOS 트랜지스터를 포함하며, 그것은 게이트 및 소스 사이에 발생된 기생 캐패시턴스를 갖는다.

구동기(5)의 MOS 트랜지스터의 소스는 노드(9)에 접속되며, 전원(VQ)으로부터 부하(8)를 구동하는 전력이 공급된다. 전원(VQ)은 접지 전위 보다 더 높은 전위를 갖는 접지 전원 또는 전원이 될 수 있다.

노드(9)는 구동기(5)의 MOS 트랜지스터의 게이트 및 소스 사이에 발생된 기생 캐패시턴스에 의해 야기된 구동기(5)의 전압 변동의 영향을 받는다. 그러나 안정기(10)는 기생 캐패시턴스에 기인하는 전압 변동을 안정화시킨다. 특히 안정기(10)는 신호, 즉, 제어 회로(6)로부터의 전하를 수신하며, 그 신호에 기초하여 게이트-소스 기생 캐패시턴스에 기인하여 발생된 잡음을 억압한다. 다시 말하면 안정기(10)는 제어 회로(6)로부터 수신된 신호에 기초하여 노드(9)에 대한 피드포워드(feedforward) 제어를 실행한다. 특히 안정기(10)는 구동기(5)의 MOS 트랜지스터의 소스 및 게이트에서 발생된 전위 변동에 상반하여 전위가 변동하는 제어회로(6)의 노드와 노드(9)를 직접적으로 및/또는 간접적으로 연결시킨다.

반도체 집적 회로(11)는 다수의 안정기들을 포함할 수 있다. 예컨대 제 1 안정기는 접지 전원에 접속될 수 있으며, 반면에 제 2 안정기는 한쪽 끝에서 접지 전위 보다 더 높은 전위를 갖는 전원에 연결될 수 있다.

반도체 집적 회로(11)는 인덕턴스(L)를 갖는 접속 와이어를 거쳐 전원(VQ)에 접속된다. 접속 와이어의 인덕턴스(L)는 전하들이 노드(9)로 공급되고, 노드(9)로부터 유출되는 것을 방지한다. 이것은 부하(8)가 1 GHz 이상의 주파수에서 구동될 때 특히 더 그러하다. 그러나 본 발명에 따르면 안정기(10)는 앞서 설명한 게이트-소스 기생 캐패시턴스에 기인하는 전압 변동을 안정화시키므로 반도체 집적 회로(11)는 1 GHz 이상의 주파수에서 부하(8)를 구동시킬 수 있다.

이하에서, 본 발명에 따른 반도체 집적 회로를 첨부한 도면을 참조하면서 실시예의 방법으로 설명한다. 도면에서 동일한 구성 성분들은 도 1을 포함하는 동일한 참조 부호들에 의해 표기된다.

(실시예 1)

도 2a는 본 발명에 따른 실시예의 반도체 집적 회로를 도시하는 회로도이다.

도 2a에서 이러한 실시예의 반도체 집적 회로는 구동기(5), 구동기(5)를 제어하는 제어 회로(6), 안정기(10, 10')를 포함한다. 구동기(5)는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터(102)를 포함한다. 제어 회로(6)는 p형 MOS 트랜지스터(201)와, n형 MOS 트랜지스터(202)와, 노드(22, 22')를 포함한다. 안정기(10)는 노드(9) 및 노드(22)를 연결시키는 상호 접속부(50)를 포함한다. 이와 마찬가지로 안정기(10')는 노드(9') 및 노드(22')를 연결시키기 위한 상호 접속부(50')를 포함한다.

구동기(5)의 p형 MOS 트랜지스터(101)의 게이트 및 소스는 캐패시턴스(111)을 거쳐 서로 전기 접속되며, 반면에 구동기(5)의 n형 MOS 트랜지스터(102)의 게이트 및 소스는 캐패시턴스(112)를 거쳐 서로 전기 접속된다. 이와 마찬가지로 제어 회로(6)의 p형 MOS 트랜지스터의 게이트 및 소스는 캐패시턴스(211)을 거쳐 서로 전기 접속되며, 반면에 n형 MOS 트랜지스터(202)의 게이트 및 소스는 캐패시턴스(212)을 거쳐 서로 전기 접속된다. 각각의 캐패시턴스들(111, 112, 211, 212)은 MOS 트랜지스터 내에서 발생한 게이트-소스 기생 캐패시턴스이다.

도 2a는 또한 굵은 선들로 회로 내의 관련 포인트들에서 전위 이동을 나타내는 표시를 도시한다. 이러한 표시들은 다음 사실을 나타낸다. 노드(IN)에서의 전위가 낮은 레벨에서 높은 레벨로 이동될 때 p형 MOS 트랜지스터(201)의 소스에서의 전위는 낮은 레벨에서 높은 레벨로 이동한다. 이것은 노드(A)에서의 전위를 높은 레벨에서 낮은 레벨로 이동시키고 p형 MOS 트랜지스터(101)의 소스에서의 전위는 높은 레벨에서 낮은 레벨로 된다. 그 다음 패드(P1)에서의 전위는 낮은 레벨에서 높은 레벨로 이동한다. 이러한 표시들은 또한 이어지는 실시예들에서 참조된 관련 도면들에 적용할 수 있다.

이하에, 반도체 집적 회로(21)의 동작을 도 2b와 관련하여 설명한다.

도 2b는 반도체 집적 회로(21)의 각각의 포인트들에서의 파형들을 도시하는 차트이다.

도 2b에서 노드(IN)에서의 전위가 낮은 레벨에서 높은 레벨로 이동할 때 구동기(5)의 소스 전위(int.VDDQ 및 int.VSSQ)이 먼저 캐패시턴스들(211, 212)에 기인하여 상승한다. 제어 회로(6)의 출력 노드에서의 전위, 즉 구동기(5)의 입력 노드(A)에서의 전위는 입력을 수신하면서 높은 레벨에서 낮은 레벨로 이동한다. 이것은 캐패시턴스들(111, 112)로 인해 구동기(5)의 소스 전위들(int.VDDQ 및 int.VSSQ)를 하강시킨다. 그러나 소스 전위들(int.VDDQ 및 int.VSSQ)의 이러한 하강은 소스 전위들(int.VDDQ 및 int.VSSQ)를 계속 상승시키는 캐패시턴스들(211, 212)의 영향으로 완화될 수 있다. 다시 말해 노드(A)에서의 전위가 하강할 때 소스 전위(int.VDDQ)는 기생 캐패시턴스(111)로 인해 하강한다. 그러나 그와 동시에 소스 전위(int.VDDQ)는 노드(IN)의 전위가 기생 캐패시턴스(211)로 인해 상승할 때 더 높은 레벨을 향해 이동된다. 이것은 소스 전위(int.VDDQ)의 변동을 안정시킨다.

소스 전위(int.VDDQ)의 변동의 앞서 설명한 안정화는 안정기(10)의 상호 접속(50)으로 실현된다. 소스 전위(int. VSSQ)의 변동의 안정화는 또한 앞서 설명한 방식의 안정기(10')로써 실현된다.

소스 전위의 변동을 안정화시키는 안정기(10, 10')의 성능은 MOS 트랜지스터들(101, 102, 201, 202)의 게이트-소스 기생 캐패시턴스들(111, 112, 211, 212)이 다음 조건들을 만족시키면 더 강해진다. 즉, 게이트-소스 캐패시턴스(111)는 게이트-소스 캐패시턴스(211)와 실질적으로 동일하고, 게이트-소스 캐패시턴스(112)는 게이트-소스 캐패시턴스(212)와 실질적으로 동일하다.

만약 앞의 조건들인 만족되지 않으면, 캐패시턴스 소자들은 구동기(5)의 트랜지스터들 및 제어 회로(6)에 존재하는 게이트-소스 기생 캐패시턴스에 부가하여 제공될 수 있어, p형 MOS 트랜지스터(101)의 게이트 및 소스 사이의 캐패시턴스와 p형 MOS 트랜지스터(201)의 게이트 및 소스 사이의 캐패시턴스는 실질적으로 서로 동일하며, n형 트랜지스터(102)의 게이트 및 소스 사이의 캐패시턴스과 n형 MOS 트랜지스터(202)의 게이트 및 소스 사이의 캐패시턴스은 실질적으로 서로 동일하다. 그러한 캐패시턴스 소자들은 각각의 MOS 트랜지스터들의 소스 및 드레인을 연결시킴으로써 형성될 수 있다.

제어 회로(6)는 앞서 설명한 MOS 트랜지스터들(201, 202)로 구성된 상보형 MOS(CMOS) 인버터로 국한되는 것은 아니다. 예컨대 제어 회로(6)는 NAND 회로 또는 NOR 회로가 될 수 있다.

도 2a에 도시된 반도체 집적 회로(21)에 안정기들(10, 10')이 제공되지만, 그것은 단 하나의 안정기만 제공될 수 있다.

(실시예 2)

도 3a는 본 발명에 따른 실시예 2의 반도체 집적 회로의 회로도이다.

도 3a에서 이 실시예의 반도체 집적 회로(31)는 구동기(5), 구동기(5)를 제어하는 제어 회로(6), 안정기들(10, 10')을 포함한다.

구동기(5)는 p형 트랜지스터(101) 및 n형 MOS 트랜지스터(102)를 포함한다. 제어 회로(6)는 p형 MOS 트랜지스터(201), n형 MOS 트랜지스터(202), 노드들(23, 23')을 포함한다. 안정기(10)는 노드(9)와 노드(23)를 연결시키는 캐패시터(113)를 포함한다. 안정기(10')는 노드(9') 및 노드(23')를 연결시키는 캐패시터(114)를 포함한다.

캐패시터(113)의 캐패시턴스는 p형 MOS 트랜지스터(101)의 게이트 및 소스 사이의 캐패시턴스와 실질적으로 동일한 것이 바람직하다. 이와 마찬가지로, 캐패시터(114)의 캐패시턴스는 n형 MOS 트랜지스터(102)의 게이트 및 소스 사이의 캐패시턴스와 실질적으로 동일한 것이 바람직하다.

도 3b에 도시된 바와 같이, 캐패시터(113)는 MOS 트랜지스터의 소스 및 드레인을 연결시킴으로써 양호하게 형성된다. 일반적으로 MOS 트랜지스터의 게이트 캐패시턴스는 MOS 트랜지스터의 게이트-소스 캐패시턴스 보다 1 디지트 차수만큼 더 크다. 따라서 게이트 캐패시턴스를 이용하는 캐패시터(113)를 갖는 반도체 집적 회로는 게이트-소스 캐패시턴스를 이용하는 것에 비해 약 1/10 만큼 크기가 감소될 수 있다. 이와 마찬가지로 캐패시터(114)는 MOS 트랜지스터의 소스 및 드레인을 연결시킴으로써 양호하게 형성된다. 제어 회로(6)를 구성하는 인버터의 팬아웃(fan-out)이 4라고 가정하면, 제어 회로(6)의 게이트-소스 캐패시턴스를 이용함으로써 구동기(5)에서의 공급 전위 변동을 최소화하기 위해 제어 회로(6)의 트랜지스터 크기는 반드시 4배가 되어야 한다. 게이트 캐패시턴스를 이용하는 커플링 캐패시터가 전위 변동을 최소화하는데 사용되면 제어 회로(6)의 게이트 영역을 약 1.3배 만큼 증가시켜야 한다. 따라서 현재의 소비 및 레이 아웃 영역의 증가는 완화될 수 있다.

일반적으로, 반도체 집적 회로는 다수의 부하를 구동하기 위해 구동기(5) 같은 다수의 구동기를 포함한다. 이 경우, MOS 트랜지스터의 게이트 전위의 변동 때문에 구동기를 구성하는 MOS 트랜지스터의 소스 전위에서의 변동은 데이터 패턴에 따라 상이하다.

예를 들면, 도 14a에 도시된 반도체 집적 회로에는 8 개의 구동기가 제공되며, 즉 반도체 집적 회로는 8비트 데이터를 출력한다. 8개의 비트가 동일한 방향으로 동시에 전송되는 경우, 데이터 전송의 지연이 8개의 구동기의 소스 노드에서 나타나는 노이즈로 인해 이외의 경우에 비해 가장 크게 된다. 이것은 게이트-소스 기생 캐패시턴스를 통해 구동기의 소스 노드에 나타나는 8개의 구동기의 게이트 전위로의 전송으로 인해 각 노이즈가 중첩되기 때문이다. 이것은 최악의 경우이다.

8개의 비트중 7개의 비트가 동일한 방향으로 동시에 전송되며 나머지 1개의 비트가 다른 방향으로 전송되는 경우, 상기 1개 비트의 데이터 전송이 반대로 전송되는 1개 비트의 구동기의 소스 노드에서 나타나는 노이즈로 인해 가속된다. 이것은 7개의 비트에 대응하는 잡음이 나머지 1개 비트의 게이트-소스 전위를 증가시키는 작용을 하기 때문이다. 이것은 최상의 경우이다.

도 4는 상기 최상의 경우 및 최악의 경우에 종래의 반도체 집적 회로의 구동기로부터 입력 및 출력되는 신호의 파형을 도시한 그래프이다. 도 14a에 도시된 종래의 반도체 집적 회로에는 상술한 바와 같이 8개의 구동기가 제공된다고 가정한다.

도 4에서 관찰된 바와 같이, 최악의 경우에 종래의 반도체 집적 회로는 정상적으로 동작하지 않는다.

이 때, 도 3의 반도체 집적 회로(31)에는 8개의 구동기가 제공되며, 즉 반도체 집적 회로(31)는 8비트 데이터를 출력한다. 도 5는 최상의 경우 및 최악의 경우에 8개의 구동기중 하나로부터 입력 및 출력되는 파형을 도시한 그래프이다. 도 5에서 관찰된 바와 같이, 안정기(10, 10')가 제공된 반도체 집적 회로(31)는 최상의 경우 및 최악의 경우 모두에서 데이터를 전송할 수 있다.

도 5에 도시된 결과의 시뮬레이션에서, 도 3에 도시된 캐패시터(113, 114)의 캐패시턴스값은 최악의 경우에 노이즈를 저감할 수 있도록 충분히 크게 설정된다. 이때 최상의 경우에는 파형 교란이 나타나게 된다. 최악의 경우에 노이즈의 억압 및 최상의 경우에 파형의 안정화 모두가 캐패시터(113, 114)의 캐패시턴스 값을 최적화함으로써 실현될 수 있다.

도 3a에 도시된 반도체 집적 회로에 안정기들(10, 10')이 제공되지만, 하나의 안정기만이 제공될 수 있다.

(실시예 3)

도 6은 본 발명에 따른 실시예 3의 반도체 집적 회로의 회로도이다.

도 6을 참조하면, 상시 실시예의 반도체 집적 회로(41)는 n형 MOS 인버터인 구동기(5)와 상기 구동기(5)를 제어하기 위한 제어 회로(6) 및 안정기(10)를 포함한다.

구동기(5)는 n형 MOS 트랜지스터(104, 105)를 포함한다. 제어 회로(6)는 p형 MOS 트랜지스터(203, 205)와 n형 MOS 트랜지스터(204, 206) 및 노드(24)를 포함한다. 안정기(10)는 노드(9)와 노드(24)를 결합하기 위한 상호접속부(51)를 포함한다.

이하, 반도체 집적 회로(41)의 동작을 설명한다. 도 6에서, 회로 내의 관련 위치에서의 전위 이동을 나타내는 마크는 파선으로 도시되며, 부가적으로 굵은 선으로 도시된다. 실선으로 도시된 마크는 전위 이동의 한 시퀀스를 나타내며, 파선으로 도시된 마크는 후술되는 바와 같이 전위 이동의 다른 시퀀스를 나타낸다. 이것은 또한 이후에 언급되는 관련 도면에 적용 가능하다.

노드(A와 B)에서의 전위는 회로가 동작하지 않을 때 낮은 레벨이다. 구동기(5)가 활성화되어 하이 레벨 신호를 출력하면, 노드 B에서의 전위만이 높은 레벨이다. 구동기(5)가 활성화되어 낮은 레벨 신호를 출력하면, 노드(A)에서의 전위만이 높은 레벨이다. n형 MOS 트랜지스터(104, 105)가 모두 턴온되는 경우, 관통 전류는 노드(9)를 통해 전원(VDDQ)으로부터 흐른다. 따라서, 이 논리 조합은 금지된다.

굵은 선으로 도시된 신호가 단자 C에 입력되는 경우, 노드(A)에서의 전위는 낮은 레벨에서 높은 레벨로 이동된다. 이로서 패드(P1)에서의 전위가 높은 레벨에서 낮은 레벨로 이동된다. 즉, 노드(A)에서의 전위는 패드(P1)에서의 전위의 이동과 반대로 이동한다. 이로서 노드(9)에서의 전위가 상승하게 된다. 노드(9)에서의 전위의 상기 변동은 구동기(5)로부터 출력된 신호의 전송률을 감소시킨다. 그러나, 실제로 도 6에 도시된 상기 실시예의 반도체 집적 회로(41)에는 안정기(10)가 제공되기 때문에, 구동기(5)로부터 출력된 신호의 전송률의 감소는 다음의 이유로 인해 완화될 수 있다.

단자 C에서의 전위는 노드(A)에서의 전위가 상승할 때 하강하기 때문에, 노드(24)에서의 전위는 n형 MOS 트랜지스터(206)의 게이트-소스 캐패시턴스로 인해 강하한다. 노드(24)는 안정기(10)에 의해 노드(9)와 결합되기 때문에, 노드(9)에서의 전위 상승은 완화된다.

반대로, 파선으로 도시된 신호가 단자 C에 입력되는 경우, 노드(A)에서의 전위는 높은 레벨에서 낮은 레벨로 이동된다. 이로서 패드(P1)에서의 전위는 낮은 레벨에서 높은 레벨로 전송된다. 즉, 노드(A)에서의 전위는 패드(P1)에서의 이동과 반대로 이동된다. 이로서 노드(9)에서의 전위가 강하된다. 상기 노드(9)에서의 전위의 변동을 통해 구동기(5)로부터 출력된 신호의 전송률이 감소된다. 그러나, 실제로 도 6에 도시된 상기 실시예의 반도체 집적 회로(41)에는 안정기(10)가 제공되기 때문에, 구동기(5)로부터 출력된 신호의 전송 속도의 감소는 다음의 이유로 인해 완화될 수 있다.

단자 C에서의 전위는 노드(A)에서의 전위가 강하할 때 상승하기 때문에, 노드(24)에서의 전위는 n형 MOS 트랜지스터(206)의 게이트-소스 캐패시턴스으로 인해 상승한다. 노드(24)는 안정기(10)에 의해 노드(9)와 결합되기 때문에, 노드(9)에서의 전위 강하는 완화된다.

이 때, 노드(B)에서의 전위 이동으로 인한 공급 전압의 변동을 고려할 필요가 없는데, 그 이유는 다음과 같다.

실선으로 도시된 신호가 단자 D에 입력되는 경우, 노드(B)에서의 전위는 높은 레벨에서 낮은 레벨로 이동된다. 이로서 패드(P1)에서의 전위는 높은 레벨에서 낮은 레벨로 이동된다. 즉, 노드(B)에서의 전위의 이동은 패드(P1)에서의 전위의이동과 동일하다. 따라서, 전원(VDDQ) 에서의 전압 변동은 구동기(5)로부터 출력된 신호의 전송률을 증가시키는 작용을 한다.

파선으로 도시된 신호가 단자 D에 입력되는 경우, 노드(B)에서의 전위는 낮은 레벨에서 높은 레벨로 이동한다. 이로서 패드(P1)에서의 전위는 낮은 레벨에서 높은 레벨로 이동된다. 즉, 노드(B)에서의 전위의 이동은 패드(P1)에서의 전위의 이동과 동일하다. 따라서, 전원(VDDQ)에서의 전압 변동은 구동기(5)로부터 출력된 신호의 전송률을 증가시키는 작용을 한다.

상기 실시예에서, n형 MOS 트랜지스터(105)의 게이트-소스 캐패시턴스 및 n형 MOS 트랜지스터(105)의 게이트-소스 캐패시턴스은 서로 동일하게 이루어지는 것이 바람직하다. 게이트-소스 캐패시턴스의 상기 동일화를 실현하기 위하여, n형 MOS 트랜지스터(105, 206)의 게이트 폭은 서로 동일하게 이루어질 수 있다.

도 6에 도시된 안정기(10)는 노드(24)와 노드(9)간의 결합부를 갖는다. 또한, 안정기(10)는 MOS 트랜지스터(105)의 게이트에서의 전위 변동과 상반되게 전위가 이동되는 노드와 노드(9) 사이에 연결부를 갖는다.

이하, 안정기(10)가, 노드(9)와 접속된 n형 MOS 트랜지스터의 게이트에서의 전위 변동과 상반되게 전위가 이동되는 노드와 노드(9)를 결합하기 위한 캐패시터를 이용하는 실시예 3의 반도체 집적 회로의 다른 예를 도 7 및 도 8을 참조하여 설명한다.

도 7에 도시된 안정기(10)는 노드(9)와 노드(C)를 연결하기 위한 캐패시터(213)를 포함한다. 노드(A)에서의 전위가 강하함에 따라, 노드(9)에서의전위 또한 강하한다. 그러나, 이와 동시에 노드(A)에서의 전위가 강하하는 경우 노드(C)에서의 전위가 상승하기 때문에, 노드(9)에서의 전위는 캐패시터(213)의 캐패시턴스로 인해 더 높은 레벨로 이동된다. 이로서 노드(9)에서의 전위의 강하가 완화된다. 안정기(10)는 또한 노드(A)에서의 전위가 상승하는 경우 관찰되는 노드(9)에서의 전위의 상승을 완화시킨다.

캐패시터(213)의 캐패시턴스는 n형 MOS 트랜지스터(105)의 게이트와 소스 사이의 캐패시턴스과 거의 동일한 것이 바람직하다. 캐패시터(213)는 도 3b에 도시된 바와 같이 MOS 트랜지스터의 소스와 드레인을 연결시켜 형성되는 것이 바람직하다.

도 8에 도시된 안정기(10)는 노드(9)와 노드(B)를 연결하기 위한 캐패시터(216)를 포함한다. 노드(A)에서의 전위가 강하함에 따라, 노드(9)에서의 전위 또한 강하한다. 그러나, 이와 동시에 노드(B)에서의 전위는 노드(A)에서의 전위가 강하하는 경우에 상승하기 때문에, 노드(9)에서의 전위는 캐패시터(216)의 캐패시턴스으로 인해 더 높은 레벨로 이동된다. 이로서 노드(9)에서의 전위의 강하가 완화된다. 안정기(10)는 또한 노드(A)에서의 전위가 상승하는 경우 관찰되는 노드(9)에서의 전위의 상승을 완화시킨다.

캐패시터(216)는 n형 MOS 트랜지스터(105)의 게이트와 소스 사이의 캐패시턴스과 거의 동일한 것이 바람직하다. 캐패시터(216)는 도 3b에 도시된 바와 같이 MOS 트랜지스터의 소스와 드레인을 연결하여 형성되는 것이 바람직하다.

상기 실시예에서, 구동기(5)는 C-MOS 구동기 또는 N-MOS 구동기이다. 또한, 상기 실시예의 구동기는 개방 드레인 트랜지스터로 구성될 수 있다.

이하, 개방 드레인형 구동기를 이용하는 실시예는 도 9를 참조하여 설명된다.

도 9를 참조하면, 반도체 집적 회로(61)는 개방 드레인형 구동기(5), 상기 구동기(5)를 제어하기 위한 제어 회로(6) 및 안정기(10)를 포함한다.

구동기(5)는 n형 MOS 트랜지스터(103)를 포함한다. 제어 회로(6)는 p형 MOS 트랜지스터(201), n형 MOS 트랜지스터(202) 및 노드(25)를 포함한다. 안정기(10)는 노드(25)와 노드(9)를 결합하기 위한 상호접속부(52) 및 노드(IN)과 노드(9)를 연결하기 위한 캐패시터(114)를 포함한다. 상기 구성으로, 도 9에 도시된 안정기(10)는 노드(9)에서의 전위 변동을 완화시킨다.

캐패시터(114)의 캐패시턴스은 n형 MOS 트랜지스터(103)의 게이트-소스 캐패시턴스에서 n형 MOS 트랜지스터(202)의 게이트-소스 캐패시턴스를 감산하여 얻어진 값과 거의 동일한 것이 바람직하다. 캐패시터(114)는 도 3b에 도시된 바와 같이 MOS 트랜지스터의 소스와 드레인을 연결하여 형성되는 것이 바람직하다.

도 9에 도시된 안정기(10)는 상호접속부(52)와 캐패시터(114)중 하나만을 포함할 수 있다. 도 9에 도시된 안정기(10)가 상호접속부(52)만을 포함하는 경우, n형 MOS 트랜지스터(103)의 게이트-소스 캐패시턴스는 n형 MOS 트랜지스터(202)의 게이트-소스 캐패시턴스과 거의 동일한 것이 바람직하다.

도 9에 도시된 안정기(10)가 캐패시터(114)만을 포함하는 경우, 캐패시터(114)의 캐패시턴스는 n형 MOS 트랜지스터(103)의 게이트-소스 캐패시턴스와 거의 동일한 것이 바람직하다.

(실시예 4)

도 10은 본 발명에 따른 실시예 4의 반도체 집적 회로의 회로도이다. 상기 실시예의 반도체 집적 회로에서, 부하를 구동하기 위한 구동기의 MOS 트랜지스터의 게이트에서의 전위 변동과 상반되게 전위가 이동하는 노드 및, MOS 트랜지스터의 소스와 접속된 노드가 결합된다.

도 10을 참조하면, 상시 실시예의 반도체 집적 회로(71)는 부하(도시되지 않음)를 구동하기 위한 구동기(5), 상기 구동기(5)를 제어하기 위한 제어 회로(6) 및 안정기(10, 10')를 포함한다.

구동기(5)는 p형 MOS 트랜지스터(101) 및 n형 MOS 트랜지스터(102)를 포함한다. 제어 회로(6)는 인버터(72, 72) 및 NAND 회로(74)를 포함한다.

안정기(10)는 노드(9)와 노드(75)를 연결하기 위한 캐패시터(902) 및 노드(9)와 노드(IN)을 연결하기 위한 캐패시터(904)를 포함한다. 안정기(10')는 노드(9')와 노드(75)를 연결하기 위한 캐패시터(906) 및 노드(9')와 노드(IN)을 연결하기 위한 캐패시터(908)를 포함한다.

즉, 예를 들어, 부하를 구동하는 구동기의 MOS 트랜지스터의 게이트에서의 전위 변동과 상반되게 전위를 전달하는 노드와 MOS 트랜지스터의 소스에 접속된 노드가 연결된다.

도 10에 도시된 제어 회로(6)에서, 인버터(72 및 73) 및 NAND 게이트(74)는 직렬로 배치된다. 인버터와 같은 논리 소자들의 이와 같은 직렬 배열에서, "부하를 구동하는 구동기의 MOS 트랜지스터의 게이트에서의 전위 변동과 상반되게 전위를전달하는 노드"는 직렬로 배열된 모든 다른 논리 소자들의 입력 노드에 대응한다. 바꾸어 말하면, 안정기(10 및 10') 각각은 캐패시터에 의해 제어 회로(6)의 모든 다른 논리 소자의 입력 노드와 부하를 구동하는 구동기(5)의 MOS 트랜지스터의 소스를 연결시킨다. 노드(9)에 연결되는 입력 노드들중 하나의 노드는 구동기(5)에 직접 접속되는 논리 소자의 입력 노드가 될 수 있다.

캐패시터(902 및 904)의 캐패시턴스의 합은 p형 MOS 트랜지스터(101)의 캐패시턴스와 거의 동일하다. 마찬가지로, 캐패시터(906 및 908)의 캐패시턴스의 합은 n형 MOS 트랜지스터(102)의 캐패시턴스와 거의 동일하다.

캐패시터(902, 904, 906 및 908) 각각은 도 3b에 도시된 바와 같이 MOS 트랜지스터의 소스 및 드레인을 연결시킴으로써 바람직하게 형성된다.

도 10의 반도체 집적 회로(71)가 안정기들(10 및 10')을 포함하지만, 이들 안정기들중 단지 하나의 안정기만을 포함할 수 있다.

도 10에 도시된 이 실시예의 안정기(10)가 캐패시터들(902 및 904)을 포함하지만, 이 안정기는 상기 캐패시터중 단지 하나의 캐패시터만을 포함할 수 있다. 또한, 안정기(10)는 노드(9)를 MOS 트랜지스터(101)의 게이트에서의 전위 변동과 상반되게 전위를 전송하는 노드를 연결시키는 캐패시터를 더 포함할 수 있다.

안정기(10)가 단지 하나의 캐패시터만을 포함하는 경우에, p형 MOS 트랜지스터(101)의 게이트-소스 캐패시턴스는 상기 캐패시터의 캐패시턴스와 거의 동일한 것이 바람직하다.

마찬가지로, 도 10에 도시된 이 실시예의 안정기(10')가 캐패시터들(906 및908)을 포함하지만, 이 안정기는 상기 캐패시터중 단지 하나의 캐패시터만을 포함할 수 있다. 또한, 안정기(10')는 노드(9) 및 MOS 트랜지스터(102)의 게이트에서의 전위 변동과 상반되게 전위를 전송하는 노드를 연결시키는 캐패시터를 더 포함할 수 있다.

안정기(10')가 단지 하나의 캐패시터만을 포함하는 경우에, p형 MOS 트랜지스터(102)의 게이트-소스 캐패시턴스는 상기 캐패시터의 캐패시턴스와 거의 동일한 것이 바람직하다.

(실시예 5)

도 11은 본 발명을 따른 실시예 5의 반도체 집적 회로의 회로도이다.

도 11을 참조하면, 이 실시예의 반도체 집적 회로(81)는 부하(도시되지 않음)를 구동하는 구동기(5)와, 상기 구동기(5)를 제어하는 제어 회로(6) 및 안정기(10)를 포함한다.

구동기(5)는 다수의 인버터를 포함한다. 제어 회로(6)는 버퍼부(2) 및 신호 발생부(3)를 포함한다. 버퍼부(2)는 다수의 인버터를 포함하는 반면, 신호 발생부(3)는 인버터와 같은 다수의 논리 소자를 포함한다. 버퍼부(2) 및 구동기(5)는 동일한 전원을 공유한다. 특히, 버퍼부(2)의 인버터 및 구동기(5)의 인버터는 양의 전원(VDDQ) 및 음의 전원(VSSQ)에 접속된다. 구동기(5)의 인버터, 버퍼부(2) 및 신호 발생부(3)는 상보형 MOS 트랜지스터를 이룰 수 있다.

종래 구동기에서, 각 인버터는 개개 전원을 포함한다. 이와 같은 구성에서, 구동기의 공급 전위는 구동기로 신호 입력의 전위의 전송에 따라서 변동된다. 공급전위의 변동이 구동기의 동작을 지연시키고 따라서 데이터 전송 주파수를 억제한다.

그러나, 이 실시예에서, 버퍼부(2) 및 구동기(5)는 동일한 전원을 공유하고 이에 따라서 구동기의 동작은 다음 이유로 인해 지연되지 않는다.

버퍼부(2)의 인버터의 게이트 전위에서의 변동은 버퍼부(2)의 인버터의 공급 전위를 변동시킨다. 마찬가지로, 구동기(5)의 인버터의 게이트 전위에서의 변동은 구동기(5)의 인버터의 공급 전위를 변동시킨다. 버퍼부(2)의 공급 전위의 변동은 구동기(5)의 공급 전위의 변동과 상반되게 전달된다. 버퍼부(2) 및 구동부(5)가 전원을 공유하기 때문에, 구동기(5)의 공급 전위의 변동은 버퍼부(2)의 공급 전위의 변동에 의해 상쇄된다.

상술된 바와 같이, 종래 구동기가 1GHz이상의 주파수에서 안정하게 부하를 구동시키는 것은 어렵다(도 4에 도시). 그 이유는 외부 양의 전원(VDDQ) 및 패드(P2)간의 결합 배선에 의해 발생되는 인덕턴스 L 및 외부 음의 전원(VSSQ) 및 패드(P3)간의 결합 배선에 의해 발생된 인덕턴스 L이 존재하기 때문이다(도14에 도시). 이와 같은 인덕턴스 L은 임피던스로서 작용하며, 이것이 양의 전원(VDDQ) 및 음의 전원(VSSQ)에서의 전위 변동이 안정화되는 것을 방지한다. 결합 배선의 임피던스 Z는 Z = jω L(ω = 2π f)로 표시된다. 연결 배선에서 인덕턴스 L은 일반적으로 나노헨리(nH) 정도이다. 따라서, 양의 전원(VDDQ) 및 음의 전원(VSSQ)에서 주파수 형태로의 전위 변동이 GHz 정도라면, 수백 밀리볼트의 전위 변동이 수십 밀리암페어의 전류 잡음으로 인해 발생된다. 연결 배선에서의 인덕턴스 L 때문에, 잡음으로 인한 전위 변화는 잡음의 주파수가 크면 클수록 크게된다.

도 12는 도 11에 도시된 반도체 집적 회로(81)의 구동기에 입력된 신호 및 이 회로로부터 출력되는 신호간의 관계의 시뮬레이션 결과를 도시한 것이다. 이 경우에, 반도체 집적 회로(81)는 8개의 구동기(5)를 구비하여 8-비트 데이터를 출력한다. 상술된 바와 같이, 8비트가 동일한 방향으로 동시에 전송되는 경우에, 데이터 전송에서의 지연은 8개의 구동기의 소스 노드에서 나타나는 잡음으로 인해 다른 어떤 경우들 보다 크게 된다. 8비트 중 7비트가 동시에 동일한 방향으로 전달되고 나머지 1비트가 서로 다른 방향으로 전달되는 경우에, 1 비트의 데이터 전송은 반대로 전달되는 1비트의 구동기의 소스 노드에서 나타나는 잡음으로 인해 가속화된다. 이것이 최적의 경우이다. 도12에서 관찰된 바와 같이, 안정기(10)를 포함한 반도체 집적 회로(81)는 통상적으로 최적의 경우 및 최악의 경우 두가지 경우로 동작한다.

특히, 이 실시예에서, 버퍼부(2) 및 구동기(5)가 동일한 전원을 공유하기 때문에, 구동기(5)의 공급 전위의 변동은 상술된 바와같이 버퍼부(2)의 공급 전위의 변동에 의해 상쇄된다. 이것이 1GHz 보다 높은 주파수에서 부하를 구동하는 것을 가능하게 한다. 심지어 1.6 GHz보다 높은 주파수에서 부하의 구동이 또한 가능하다.

(실시예 6)

도 13은 본 발명을 따른 실시예 6의 반도체 집적 회로의 회로도이다.

도 13을 참조하면, 이 실시예의 반도체 집적 회로(91)는 부하(도시되지 않음)를 구동하는 구동기(5), 구동기(5)를 제어하는 제어 회로(6) 및 안정기(10 및 10')를 포함한다.

구동기(5)는 p형 MOS 트랜지스터(101) 및 n-형 MOS 트랜지스터(102)를 포함한다. 제어 회로(6)는 전원(VDD 및 VSS)에 접속된 인버터를 포함한다. 안정기(10)는 전원(VSS) 및 노드(9)를 연결시키는 캐패시터(117)를 포함한다. 안정기(10')는 전원(VDD) 및 노드(9')를 연결시키는 캐패시터(118)를 포함한다.

실시예 6에서, 평활 캐패시터(117 및 118)가 구동기(5)용 전원에 연결된다. 이것이 전원의 캐패시턴스를 증가시킨다.

도 13에서 굵은 실선으로 도시된 바와 같이 노드(A)에서의 전위가 높은 레벨에서 낮은 레벨로 전달되는 경우를 가정하자. 전원(VSS)는 노드(A)에서 배출되는 전하를 수신하여 노드(A)에서 전위를 강하시킨다. 이것이 노드(A)에 접속된 전원(VSS)에서의 전위를 순간적으로 상승시킨다. MOS 트랜지스터(101)의 소스 노드(9)가 캐패시터(117)를 통해서 전원(VSS)에 접속될 때, 소스 노드(9)에는 잡음이 제공되어 노드(A)에서의 전위 강하와 거의 동시에 소스 노드(9)에서 전위를 상승시킨다. 이것이 노드(A)에서 전위 강하로 인한 소스 노드(9)에서의 전위 강하를 완화시킨다. 이 때, 전원(VDD)이 노드(A)와 분리되기 때문에, 전원(VDD)에서의 전위는 노드(A)에서의 전위 변동으로 인해 거의 변동되지 않는다. 바꾸어 말하면, MOS 트랜지스터(101)의 소스 노드(9)는 전원(VDD)과 연결되는 것이 아니라 전원(VSS)과 연결되어 캐패시턴스를 생성하는 것이 바람직하다.

노드(9)에서와 같이, MOS 트랜지스터(102)의 소스 노드(9')는 캐패시터(118)를 거쳐서 전원(VDD)와 연결된다. 이것이 노드(A)에서의 전위 상승으로 인해 소스 노드(9')에서의 잡음을 완화시킨다.

게이트 캐패시턴스는 게이트 전극이 노드(9)에 접속되고 소스/드레인 전극이 전원(VSS)에 접속되는 n형 MOS 트랜지스터의 캐패시터(117)를 형성함으로써 효율적으로 활용될 수 있다. 이것은 노드(9)에서의 전위가 전원(VSS)에서의 전위보다 높게되어 채널이 n형 MOS 트랜지스터의 소스 및 드레인간에 형성되기 때문이다. 캐패시터(117)가 p형 MOS 트랜지스터로 형성되는 경우에, 게이트 캐패시턴스의 효율적인 활용은 p형 MOS 트랜지스터의 게이트 전극을 전원(VSS)에 접속하고 소스/드레인 전극을 노드(9)에 접속하므로써 얻어진다. 캐패시터(118)에 대해서, 상술된 캐패시터(117)의 경우로부터 극성을 반전시키므로써 거의 동일한 효과가 얻어진다.

상기 실시예 1 내지 6에서, 구동기(5)는 C-MOS형, N-MOS형 또는 개방 드레인 형일 수 있다. 제어 회로(6)는 인버터 및 NAND 게이트와 같은 논리 게이트일 수 있다.

따라서, 본 발명을 따르면, 구동기의 동작에서 전원(VDDQ) 및(VSSQ)의 레벨 변동은 안정화될 수 있고, 이에 따라서 저하된 출력 전압의 상승은 완화될 수 있다.

본 발명의 범위 및 원리를 벗어나지 않고 당업자는 각종 수정 및 변경을 행할 수 있음을 알수 있을 것이다.

Claims (7)

1. 반도체 집적 회로에 있어서,

   부하를 구동하기 위한 MOS 트랜지스터를 포함하는 구동기;

   상기 MOS 트랜지스터의 게이트-소스 기생 캐패시턴스로 인한 MOS 트랜지스터의 소스에서의 전압 변동을 안정화시키기 위한 안정기로서,

   상기 MOS 트랜지스터의 소스에서의 전위가 제 1 전위로부터 상기 제 1 전위와 상이한 제 2 전위로 변동할 때, 상기 안정기가 상기 MOS 트랜지스터의 게이트와 소스간의 기생 캐패시턴스를 이용하고, 상기 MOS 트랜지스터의 선행하는 회로로부터 상기 소스에 전하들을 순방향 공급하도록 구성된 결과로서, 상기 안정기는 상기 소스에서의 전위 변동을 안정화시키기 위해 상기 소스에 전하들을 공급하는, 상기 안정기와;

   상기 구동기에 의해 수신된 신호를 발생시키기 위하여 MOS 트랜지스트를 포함하는 논리 회로를 포함하며,

   상기 안정기는 상기 논리 회로의 MOS 트랜지스터의 소스 및 상기 구동기의 MOS 트랜지스터의 소스를 제 1 전원에 연결시키기 위한 연결기를 포함하고,

   상기 반도체 직접 회로의 최종단의 구동기, 즉, 칩의 외부로 신호를 출력하는 구동기가 이전단의 제어 회로에 의해 제어될 때, 상기 최종단의 구동기의 공급 노드에서 발생된 잡음(변동 성분)은 상기 잡음과 상반되는 위상을 가진 잡음에 의해 상쇄되어, 상기 공급 노드에서 전위 변동을 감소시키는, 반도체 직접 회로.
2. 제 1 항에 있어서,

   상기 구동기는 상기 부하를 1 GHz 또는 그 이상의 주파수에서 구동하는, 반도체 집적 회로.
3. 제 1 항에 있어서,

   상기 제 1 전원은 접지 전원 및 상기 접지 전원보다 더 높은 전위를 갖는 전원 중 하나를 포함하는 반도체 집적 회로.
4. 반도체 집적 회로에 있어서,

   부하를 구동하기 위한 MOS 트랜지스터를 포함하는 구동기;

   상기 MOS 트랜지스터의 게이트-소스 기생 캐패시턴스로 인한 MOS 트랜지스터의 소스에서의 전압 변동을 안정화시키기 위한 안정기로서,

   상기 MOS 트랜지스터의 소스에서의 전위가 제 1 전위로부터 상기 제 1 전위와 상이한 제 2 전위로 변동할 때, 상기 안정기가 상기 MOS 트랜지스터의 게이트와 소스간의 기생 캐패시턴스를 이용하고, 상기 MOS 트랜지스터의 선행하는 회로로부터 상기 소스에 전하들을 순방향 공급하도록 구성된 결과로서, 상기 안정기는 상기 소스에서의 전위 변동을 안정화시키기 위해 상기 소스에 전하들을 공급하는, 상기 안정기와;

   상기 구동기에 의해 수신된 신호를 발생시키기 위하여 MOS 트랜지스터를 포함하는 논리 회로를 포함하며,

   상기 안정기는 상기 구동기의 MOS 트랜지스터의 소스와, 상기 구동기의 MOS 트랜지스터의 게이트에서의 전위 변동과 반대로 전위가 변동하는 상기 논리 회로의 노드를 연결시키기 위한 캐패시터를 포함하고,

   상기 반도체 집적 회로의 최종단의 구동기, 즉, 칩의 외부로 신호를 출력하는 구동기가 이전단의 제어 회로에 의해 제어될 때, 상기 최종단의 구동기의 공급노드에서 발생된 잡음(변동 성분)은 상기 잡음과 상반되는 위상을 가진 잡음에 의해 상쇄되어, 상기 공급 노드에서의 전위 변동을 감소시키는, 반도체 집적 회로.
5. 제 4 항에 있어서,

   상기 캐패시터는 서로 연결된 드레인 및 소스를 갖는 전계 효과 트랜지스터를 포함하는, 반도체 집적 회로.
6. 반도체 집적 회로에 있어서,

   부하를 구동하기 위한 MOS 트랜지스터를 포함하는 구동기;

   상기 MOS 트랜지스터의 게이트-소스 기생 캐패시턴스로 인한 MOS 트랜지스터의 소스에서의 전압 변동을 안정화시키기 위한 안정기로서,

   상기 MOS 트랜지스터의 소스에서의 전위가 제 1 전위로부터 상기 제 1 전위와 상이한 제 2 전위로 변동할 때, 상기 안정기가 상기 MOS 트랜지스터의 게이트와 소스간의 기생 캐패시턴스를 이용하고, 상기 MOS 트랜지스터의 선행하는 회로로부터 상기 소스에 전하들을 순방향 공급하도록 구성된 결과로서, 상기 안정기는 상기 소스에서의 전위 변동을 안정화시키기 위해 상기 소스에 전하들을 공급하는, 상기 안정기와;

   상기 구동기에 의해 수신된 신호를 발생시키기 위하여 MOS 트랜지스터를 포함하는 논리 회로를 포함하며,

   상기 구동기는 상기 MOS 트랜지스터와 직렬 연결된 부가적인 MOS 트랜지스터를 더 포함하며,

   상기 안정기는,

   제 1 전원 및 상기 제 1 전원과 상이한 제 2 전원,

   상기 구동기의 MOS 트랜지스터의 소스와 상기 제 1 전원에 연결된 제 1 캐패시터, 및

   상기 구동기의 부가적인 MOS 트랜지스터의 소스와 상기 제 2 전원에 연결된 제 2 캐패시터를 포함하고,

   상기 반도체 집적 회로의 최종단의 구동기, 즉, 칩의 외부로 신호를 출력하는 구동기가 이전단의 제어 회로에 의해 제어될 때, 상기 최종단의 구동기의 공급노드에서 발생된 잡음(변동 성분)은 상기 잡음과 상반되는 위상을 가진 잡음에 의해 상쇄되어, 상기 공급 노드에서 전위 변동을 감소시키는, 반도체 집적 회로.
7. 제 6 항에 있어서,

   각각의 상기 제 1 및 제 2 캐패시터들은 서로 연결된 드레인 및 소스를 갖는전계 효과 트랜지스터를 포함하는, 반도체 집적 회로.