JPH0616584B2 - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPH0616584B2 JPH0616584B2 JP61283434A JP28343486A JPH0616584B2 JP H0616584 B2 JPH0616584 B2 JP H0616584B2 JP 61283434 A JP61283434 A JP 61283434A JP 28343486 A JP28343486 A JP 28343486A JP H0616584 B2 JPH0616584 B2 JP H0616584B2
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- Japan
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- output
- power supply
- load
- current path
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路の出力バッファ回路に関し、
特にデータの高速読み出しが可能な出力バッファ回路に
関する。
特にデータの高速読み出しが可能な出力バッファ回路に
関する。
（従来の技術） 従来のＣＭＯＳスタティックＲＡＭで使用されていた出
力バッファ回路を第２図に示す。この出力バッファ回路
にあっては、“１”読み出し時に出力電流ｉ１が電源Ｖ
ddからＰチャンネル型トランジスタＱ１を通って出力パ
ッド11に流れ込み、“０”読み出し時には出力電流ｉ０
が出力パッド11からＮチャンネル型トランジスタＱ２を
通って接地電位Ｖssに流れる。
力バッファ回路を第２図に示す。この出力バッファ回路
にあっては、“１”読み出し時に出力電流ｉ１が電源Ｖ
ddからＰチャンネル型トランジスタＱ１を通って出力パ
ッド11に流れ込み、“０”読み出し時には出力電流ｉ０
が出力パッド11からＮチャンネル型トランジスタＱ２を
通って接地電位Ｖssに流れる。
したがって、いずれの出力電流ｉ１、ｉ０も電源Ｖddあ
るいは接地電位Ｖssがその供給源となるため、出力バッ
ファ作動時において電源Ｖddまたは接地電位Ｖssのレベ
ル変動が引き起こされ電源ノイズが発生される。この結
果、チップ内の他の回路の誤動作、例えば後段の入力回
路での入力電圧レベルマージン不足あるいはアドレス入
力トランディションディスク内蔵メモリの場合はノイズ
によるクロックパルス発生等の不良が発生する。
るいは接地電位Ｖssがその供給源となるため、出力バッ
ファ作動時において電源Ｖddまたは接地電位Ｖssのレベ
ル変動が引き起こされ電源ノイズが発生される。この結
果、チップ内の他の回路の誤動作、例えば後段の入力回
路での入力電圧レベルマージン不足あるいはアドレス入
力トランディションディスク内蔵メモリの場合はノイズ
によるクロックパルス発生等の不良が発生する。
特に、多ビットメモリの場合は同時に流れる出力電流が
非常に大きくなるので、それに伴って電源ノイズも大き
くなる。例えば、８ビット構成のスタティックＲＡＭの
場合、仕様で決められた１出力端子当りの負荷容量が１
００ｐＦで、この負荷容量を１０ｎｓｅｃの期間で充放
電しようとすると、８個の出力端子が共に同じデータの
場合は、平均電流が１００ｐＦ×８ビット×５Ｖ／１０
ｎｓｅｃ＝０．４アンペアとなり、電源パッドから出力
バッファ回路までの実効的な金属配線抵抗が３００ｍΩ
としても１．２Ｖもの電圧降下が電源Ｖddに生じること
になる。さらに、ピーク時の電流による電圧降下はこれ
以上になることが十分考えられる。
非常に大きくなるので、それに伴って電源ノイズも大き
くなる。例えば、８ビット構成のスタティックＲＡＭの
場合、仕様で決められた１出力端子当りの負荷容量が１
００ｐＦで、この負荷容量を１０ｎｓｅｃの期間で充放
電しようとすると、８個の出力端子が共に同じデータの
場合は、平均電流が１００ｐＦ×８ビット×５Ｖ／１０
ｎｓｅｃ＝０．４アンペアとなり、電源パッドから出力
バッファ回路までの実効的な金属配線抵抗が３００ｍΩ
としても１．２Ｖもの電圧降下が電源Ｖddに生じること
になる。さらに、ピーク時の電流による電圧降下はこれ
以上になることが十分考えられる。
このような電源ノイズを緩和するには出力電流の値を削
減すれば良いが、十分に問題のないレベルまで出力電流
を下げると、出力端子での充放電時間が増大し、読み出
しアクセス時間の遅れが引起こされる。このため、高速
性を目指すメモリにおいては、このような動作速度の高
速化と電源ノイズの縮小との両立が大きな課題となって
いる。
減すれば良いが、十分に問題のないレベルまで出力電流
を下げると、出力端子での充放電時間が増大し、読み出
しアクセス時間の遅れが引起こされる。このため、高速
性を目指すメモリにおいては、このような動作速度の高
速化と電源ノイズの縮小との両立が大きな課題となって
いる。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の出力バッファ回路ではその作動時に電源ノイズが発生
され他の回路の誤動作を引起こす原因となっていた点、
また電源ノイズを押えようとするとその動作速度が遅く
なってしまう点を改善し、作動時の電源ノイズを小さく
押え、しかも高速動作が可能な出力バッファ回路を提供
することを目的とする。
の出力バッファ回路ではその作動時に電源ノイズが発生
され他の回路の誤動作を引起こす原因となっていた点、
また電源ノイズを押えようとするとその動作速度が遅く
なってしまう点を改善し、作動時の電源ノイズを小さく
押え、しかも高速動作が可能な出力バッファ回路を提供
することを目的とする。
［発明の構成］ （問題点を解決するための手段） すなわち、この発明に係る出力バッファ回路にあって
は、出力端子の負荷容量を充放電するトランジスタの電
流通路の一端を従来のように電源Ｖddあるいは接地電位
Ｖssに直接接続せず、これをキャパシタの一方の電極に
接続すると共に、負荷を介して電源Ｖddあるいは接地電
位Ｖssに接続したものである。
は、出力端子の負荷容量を充放電するトランジスタの電
流通路の一端を従来のように電源Ｖddあるいは接地電位
Ｖssに直接接続せず、これをキャパシタの一方の電極に
接続すると共に、負荷を介して電源Ｖddあるいは接地電
位Ｖssに接続したものである。
（作用） このような構成の出力バッファ回路にあっては、負荷を
介して電源からキャパシタに充電された電荷をデータ読
み出し時に利用できるので、電源から出力端子へ直接大
きな電流を流さなくてもデータの高速読み出しが可能と
なる。したがって、出力バッファ回路として必要な低ノ
イズ性と高速性の両方を満足することができる。
介して電源からキャパシタに充電された電荷をデータ読
み出し時に利用できるので、電源から出力端子へ直接大
きな電流を流さなくてもデータの高速読み出しが可能と
なる。したがって、出力バッファ回路として必要な低ノ
イズ性と高速性の両方を満足することができる。
（実施例） 以下、第１図を参照してこの発明の一実施例に係る出力
バッファ回路を説明する。この図に示されている出力バ
ッファ回路にあっては、Ｐチャンネル型トランジスタＱ
11、Ｑ12とＮチャンネル型トランジスタＱ13、Ｑ14の各
電流通路が電源Ｖdd（第１の電位供給源）と接地電位Ｖ
ss（第２の電位供給源）との間に直列接続されており、
トランジスタＱ12およびＱ13のゲートには第１および第
２の入力信号電圧Ｖ１およびＶ２がそれぞれ供給され、
トランジスタＱ11のゲートには接地電位Ｖss、またはト
ランジスタＱ14のゲートには電源Ｖddが供給されてい
る。
バッファ回路を説明する。この図に示されている出力バ
ッファ回路にあっては、Ｐチャンネル型トランジスタＱ
11、Ｑ12とＮチャンネル型トランジスタＱ13、Ｑ14の各
電流通路が電源Ｖdd（第１の電位供給源）と接地電位Ｖ
ss（第２の電位供給源）との間に直列接続されており、
トランジスタＱ12およびＱ13のゲートには第１および第
２の入力信号電圧Ｖ１およびＶ２がそれぞれ供給され、
トランジスタＱ11のゲートには接地電位Ｖss、またはト
ランジスタＱ14のゲートには電源Ｖddが供給されてい
る。
上記トランジスタＱ11とＱ12との接続点には第１のキャ
パシタＣ１の一方の電極が接続されており、その他方の
電極は接地電位Ｖssに接続されている。また、上記トラ
ンジスタＱ13とＱ14との接続点には第２のキャパシタの
一方の電極が接続されており、その他方の電極は電源Ｖ
ddに接続されている。そして、トランジスタＱ12とＱ13
との接続点が出力端子Ｎ１となる。
パシタＣ１の一方の電極が接続されており、その他方の
電極は接地電位Ｖssに接続されている。また、上記トラ
ンジスタＱ13とＱ14との接続点には第２のキャパシタの
一方の電極が接続されており、その他方の電極は電源Ｖ
ddに接続されている。そして、トランジスタＱ12とＱ13
との接続点が出力端子Ｎ１となる。
すなわち、このような構成の出力バッファ回路にあって
は、トランジスタＱ11がトランジスタＱ12およびキャパ
シタＣ１の負荷として作用し、またトランジスタＱ14が
トランジスタＱ13およびキャパシタＣ２の負荷として作
用する。これらのトランジスタＱ11およびＱ14の電流駆
動能力としては、最小読み出しサイクルタイムの期間で
キャパシタＣ１およびＣ２を電源Ｖddおよび接地電位Ｖ
ssにまで充放電できる程度の比較的小さなもので良い。
また、キャパシタＣ１、Ｃ２の容量は、仕様で決められ
た出力端子Ｎ１の負荷容量と同程度以上であることが好
ましい。
は、トランジスタＱ11がトランジスタＱ12およびキャパ
シタＣ１の負荷として作用し、またトランジスタＱ14が
トランジスタＱ13およびキャパシタＣ２の負荷として作
用する。これらのトランジスタＱ11およびＱ14の電流駆
動能力としては、最小読み出しサイクルタイムの期間で
キャパシタＣ１およびＣ２を電源Ｖddおよび接地電位Ｖ
ssにまで充放電できる程度の比較的小さなもので良い。
また、キャパシタＣ１、Ｃ２の容量は、仕様で決められ
た出力端子Ｎ１の負荷容量と同程度以上であることが好
ましい。
以上はこの発明の出力バッファ回路の基本的な構成につ
いて述べたものであるが、さらに図示実施例のように、
Ｐチャンネル型トランジスタＱ15とＮチャンネル型トラ
ンジスタＱ16を設けることにより、さらに安定した動作
を得ることができる。この場合、トランジスタＱ15の電
流通路の一端は電源Ｖddに接続され、そのゲートには第
１の入力信号電圧Ｖ１が供給される。また、上記トラン
ジスタＱ16の電流通路の一端は接地電位Ｖssに接続さ
れ、その他端は上記トランジスタＱ15の電流通路の他端
に接続され、さらにそのゲートには第２の入力信号Ｖ２
が供給される。そして、このトランジスタＱ15とＱ16と
の接続点は、トランジスタＱ12とＱ13との接続点すなわ
ち出力端子Ｎ１に接続され、この出力端子Ｎ１の電位が
出力電圧信号として出力パッド21に出力される。
いて述べたものであるが、さらに図示実施例のように、
Ｐチャンネル型トランジスタＱ15とＮチャンネル型トラ
ンジスタＱ16を設けることにより、さらに安定した動作
を得ることができる。この場合、トランジスタＱ15の電
流通路の一端は電源Ｖddに接続され、そのゲートには第
１の入力信号電圧Ｖ１が供給される。また、上記トラン
ジスタＱ16の電流通路の一端は接地電位Ｖssに接続さ
れ、その他端は上記トランジスタＱ15の電流通路の他端
に接続され、さらにそのゲートには第２の入力信号Ｖ２
が供給される。そして、このトランジスタＱ15とＱ16と
の接続点は、トランジスタＱ12とＱ13との接続点すなわ
ち出力端子Ｎ１に接続され、この出力端子Ｎ１の電位が
出力電圧信号として出力パッド21に出力される。
例えば出力端子Ｎ１の負荷容量値が１００ｐＦである場
合に、キャパシタＣ１、Ｃ２の容量値をそれぞれ１００
ｐＦとすると、これらのキャパシタＣ１、Ｃ２によって
出力端子Ｎ１をＶdd／２程度の電位まで高速に立ち上げ
または立ち下げることが可能となる。しかも、大電流を
直接電流Ｖddから出力端子または出力端子から接地電位
Ｖssへ流してないので、電源Ｖddおよび接地電位Ｖssの
電位変動は緩和される。また、“１”読み出し時におい
ては、電源Ｖddの電位の減少に伴いキャパシタＣ１の容
量結合により接地電位Ｖssの電位も引下げられ、“０”
読み出し時には、接地電位Ｖssの電位の上昇に伴いキャ
パシタＣ２の容量結合により電源Ｖddの電位も引き上げ
られるので、電源ノイズによる他の回路への影響をほと
んど無くすことができる。
合に、キャパシタＣ１、Ｃ２の容量値をそれぞれ１００
ｐＦとすると、これらのキャパシタＣ１、Ｃ２によって
出力端子Ｎ１をＶdd／２程度の電位まで高速に立ち上げ
または立ち下げることが可能となる。しかも、大電流を
直接電流Ｖddから出力端子または出力端子から接地電位
Ｖssへ流してないので、電源Ｖddおよび接地電位Ｖssの
電位変動は緩和される。また、“１”読み出し時におい
ては、電源Ｖddの電位の減少に伴いキャパシタＣ１の容
量結合により接地電位Ｖssの電位も引下げられ、“０”
読み出し時には、接地電位Ｖssの電位の上昇に伴いキャ
パシタＣ２の容量結合により電源Ｖddの電位も引き上げ
られるので、電源ノイズによる他の回路への影響をほと
んど無くすことができる。
したがって、トランジスタＱ12およびＱ13の電流駆動能
力としては、高速性を最優先した高駆動力設計が可能と
なる。さらに、前述したように最初の読みだし動作、す
なわち出力電圧の立上りあるいは立下がり時において不
足した出力電圧レベルを補うため、また仕様で決められ
た出力電流の値を満足するために、出力端子に対して直
接電源端子から充放電するトランジスタＱ15およびＱ16
も合せて備えることが好ましい。この場合、これらのト
ランジスタＱ15、Ｑ16の電流駆動能力は、比較的小さな
もので良い。
力としては、高速性を最優先した高駆動力設計が可能と
なる。さらに、前述したように最初の読みだし動作、す
なわち出力電圧の立上りあるいは立下がり時において不
足した出力電圧レベルを補うため、また仕様で決められ
た出力電流の値を満足するために、出力端子に対して直
接電源端子から充放電するトランジスタＱ15およびＱ16
も合せて備えることが好ましい。この場合、これらのト
ランジスタＱ15、Ｑ16の電流駆動能力は、比較的小さな
もので良い。
このような出力バッファ回路を多ビット構成のメモリに
適用する場合には、第１図で点線で囲まれている部分の
回路、すなわちトランジスタＱ11、Ｑ14、キャパシタＣ
１、Ｃ２は必ずしも各出力バッファ毎に設置する必要は
なく、全出力バッファで共用することが可能である。こ
の場合、キャパシタＣ１、Ｃ２の容量は、全ての出力端
子における負荷容量の合計値と同等程度以上のものにす
る必要がある。このようにすれば、全ての出力バッファ
での読み出しデータが同じである場合以外は、１つの出
力バッファ回路当りのキャパシタＣ１、Ｃ２の蓄積電荷
量の負担率が軽くなるので、出力端子における立上りま
たは立ち下がりの電圧振幅を効果的に大きくできると云
うメリットがある。
適用する場合には、第１図で点線で囲まれている部分の
回路、すなわちトランジスタＱ11、Ｑ14、キャパシタＣ
１、Ｃ２は必ずしも各出力バッファ毎に設置する必要は
なく、全出力バッファで共用することが可能である。こ
の場合、キャパシタＣ１、Ｃ２の容量は、全ての出力端
子における負荷容量の合計値と同等程度以上のものにす
る必要がある。このようにすれば、全ての出力バッファ
での読み出しデータが同じである場合以外は、１つの出
力バッファ回路当りのキャパシタＣ１、Ｃ２の蓄積電荷
量の負担率が軽くなるので、出力端子における立上りま
たは立ち下がりの電圧振幅を効果的に大きくできると云
うメリットがある。
尚、この実施例では半導体メモリの出力バッファ回路と
して本発明を説明したが、本発明はメモリに限らず出力
バッファを有する全ての半導体装置に適用可能である。
して本発明を説明したが、本発明はメモリに限らず出力
バッファを有する全ての半導体装置に適用可能である。
［発明の効果］ 以上のようにこの発明によれば、出力端子の充放電によ
る電源ノイズをほとんど引き起こさずに、データの高速
読み出しが可能となる。したがって、出力バッファとし
て必要な高速性と低ノイズ性の両方を満足することがで
きる。
る電源ノイズをほとんど引き起こさずに、データの高速
読み出しが可能となる。したがって、出力バッファとし
て必要な高速性と低ノイズ性の両方を満足することがで
きる。
第１図はこの発明の一実施例に係る出力バッファ回路を
説明する回路構成図、第２図は従来の出力バッファ回路
を説明する回路構成図である。 Ｑ11，12，15……Ｐチャンネル型トランジスタ、 Ｑ13，14，16……Ｎチャンネル型トランジスタ、 Ｃ１，Ｃ２……キャパシタ、21……出力パッド。
説明する回路構成図、第２図は従来の出力バッファ回路
を説明する回路構成図である。 Ｑ11，12，15……Ｐチャンネル型トランジスタ、 Ｑ13，14，16……Ｎチャンネル型トランジスタ、 Ｃ１，Ｃ２……キャパシタ、21……出力パッド。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ
Claims (2)
- 【請求項１】複数の出力端子と、 これら複数の出力端子にそれぞれ対応して設けられ、入
力信号に応じた信号を対応する出力端子に出力する複数
の出力バッファと、 一端が第１の電源電位供給端子に接続された第１の負荷
と、 一方の電極が上記第１の負荷の他端に接続され、他方の
電極が第２の電源電位供給端子に接続された第１のキャ
パシタと、 一端が第２の電源電位供給端子に接続された第２の負荷
と、 一方の電極が上記第２の負荷の他端に接続され、他方の
電極が上記第１の電源電位供給端子に接続された第２の
キャパシタとを具備し、 前記各出力バッファは、 電流通路の一端が上記第１の負荷の他端に接続され、電
流通路の他端が上記出力端子に接続され、ゲートに第１
の入力信号電圧が供給される第１導電型の第１のトラン
ジスタと、 電流通路の一端が上記出力端子に接続され、電流通路の
他端が上記第２の負荷の他端に接続され、ゲートに第２
の入力信号電圧が供給される第２導電型の第２のトラン
ジスタとを具備し、 上記第１および第２のキャパシタは、上記複数の出力端
子の負荷容量の合計値以上の容量をそれぞれ有している
ことを特徴とする出力バッファ回路。 - 【請求項２】上記各出力バッファは、電流通路の一端が
上記第１の電源電位供給端子に接続され、ゲートに上記
第１の入力信号電圧が供給され、電流通路の他端が上記
出力端子に接続された第１導電型の第３のトランジスタ
と、 電流通路の一端が上記第２の電源電位供給端子に接続さ
れ、ゲートに上記第２の入力信号電圧が供給され、電流
通路の他端が上記出力端子に接続された第２導電型の第
４のトランジスタを具備している特許請求の範囲第１項
記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283434A JPH0616584B2 (ja) | 1986-11-28 | 1986-11-28 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283434A JPH0616584B2 (ja) | 1986-11-28 | 1986-11-28 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136715A JPS63136715A (ja) | 1988-06-08 |
| JPH0616584B2 true JPH0616584B2 (ja) | 1994-03-02 |
Family
ID=17665487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283434A Expired - Fee Related JPH0616584B2 (ja) | 1986-11-28 | 1986-11-28 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616584B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960007258B1 (ko) * | 1993-09-03 | 1996-05-29 | 금성일렉트론 주식회사 | 출력 버퍼 |
| US6201412B1 (en) | 1997-07-30 | 2001-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with driver stabilization using parasitic capacitance |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116517A (ja) * | 1986-11-04 | 1988-05-20 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
-
1986
- 1986-11-28 JP JP61283434A patent/JPH0616584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136715A (ja) | 1988-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |