JPH08228141A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH08228141A JPH08228141A JP7032105A JP3210595A JPH08228141A JP H08228141 A JPH08228141 A JP H08228141A JP 7032105 A JP7032105 A JP 7032105A JP 3210595 A JP3210595 A JP 3210595A JP H08228141 A JPH08228141 A JP H08228141A
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- inverter
- output
- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】電流の急激な変化を容易に抑制することがで
き、ノイズの発生を未然に防止することができる出力バ
ッファ回路の提供。 【構成】ソース端が電源に接続され、ドレイン端が短絡
されて出力パッドに接続された少なくとも２つのＰ型Ｍ
ＯＳトランジスタと、これらのＰ型ＭＯＳトランジスタ
のゲート端間に配置される第１の抵抗素子と、入力端が
内部信号線に接続され、この第１の抵抗素子の一方の端
部が接続される前記Ｐ型ＭＯＳトランジスタのゲート端
がその出力端に接続された第１のインバータと、ソース
端がグランドに接続され、ドレイン端が短絡されて出力
パッドに接続された少なくとも２つのＮ型ＭＯＳトラン
ジスタと、これらのＮ型ＭＯＳトランジスタのゲート端
間に配置される第２の抵抗素子と、入力端が前記内部信
号線に接続され、この第２の抵抗素子の一方の端部が接
続される前記Ｎ型ＭＯＳトランジスタのゲート端がその
出力端に接続された第２のインバータとを備えることに
より、上記目的を達成する。
き、ノイズの発生を未然に防止することができる出力バ
ッファ回路の提供。 【構成】ソース端が電源に接続され、ドレイン端が短絡
されて出力パッドに接続された少なくとも２つのＰ型Ｍ
ＯＳトランジスタと、これらのＰ型ＭＯＳトランジスタ
のゲート端間に配置される第１の抵抗素子と、入力端が
内部信号線に接続され、この第１の抵抗素子の一方の端
部が接続される前記Ｐ型ＭＯＳトランジスタのゲート端
がその出力端に接続された第１のインバータと、ソース
端がグランドに接続され、ドレイン端が短絡されて出力
パッドに接続された少なくとも２つのＮ型ＭＯＳトラン
ジスタと、これらのＮ型ＭＯＳトランジスタのゲート端
間に配置される第２の抵抗素子と、入力端が前記内部信
号線に接続され、この第２の抵抗素子の一方の端部が接
続される前記Ｎ型ＭＯＳトランジスタのゲート端がその
出力端に接続された第２のインバータとを備えることに
より、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、詳しくは、電流のスルーレートを制御してノイズの
発生を防止することができる出力バッファ回路に関す
る。
し、詳しくは、電流のスルーレートを制御してノイズの
発生を防止することができる出力バッファ回路に関す
る。
【０００２】
【従来の技術】図３は、半導体チップの出力バッファ回
路の模式図である。図３に示すように、内部信号線２８
は出力バッファ回路３２の入力端に接続され、出力バッ
ファ回路３２の出力端は出力パッド（電極）３０に接続
されている。また、図示していないが半導体チップの出
力パッド３０は、例えばボンディングワイヤによりリー
ドフレームに接続され、このリードフレームに接続され
た半導体チップはパッケージに封止され、パッケージに
封止された半導体チップはプリント基板に実装されて使
用される。
路の模式図である。図３に示すように、内部信号線２８
は出力バッファ回路３２の入力端に接続され、出力バッ
ファ回路３２の出力端は出力パッド（電極）３０に接続
されている。また、図示していないが半導体チップの出
力パッド３０は、例えばボンディングワイヤによりリー
ドフレームに接続され、このリードフレームに接続され
た半導体チップはパッケージに封止され、パッケージに
封止された半導体チップはプリント基板に実装されて使
用される。
【０００３】この出力バッファ回路３２により、半導体
チップの内部信号は外部に伝達される。例えば、出力バ
ッファ回路３２によって、半導体チップの外部に存在す
る負荷容量３４や、ボンディングワイヤ、リードフレー
ム、プリント基板の配線などの寄生容量に電荷を充電す
ることにより、内部信号としてハイレベルが出力され、
逆に、この負荷容量３４や寄生容量などの容量成分
（Ｃ）の電荷を放電することにより、内部信号としてロ
ウレベルが出力される。
チップの内部信号は外部に伝達される。例えば、出力バ
ッファ回路３２によって、半導体チップの外部に存在す
る負荷容量３４や、ボンディングワイヤ、リードフレー
ム、プリント基板の配線などの寄生容量に電荷を充電す
ることにより、内部信号としてハイレベルが出力され、
逆に、この負荷容量３４や寄生容量などの容量成分
（Ｃ）の電荷を放電することにより、内部信号としてロ
ウレベルが出力される。
【０００４】このように容量成分は、内部信号を出力す
る毎に充放電が繰り返される。容量成分を充放電する際
の電流は、例えば容量成分を充電する際には電源から供
給され、放電する際にはグランドに放出される。ところ
が、ボンディングワイヤ、リードフレーム、プリント基
板の配線などの寄生インダクタンス成分（Ｌ）により、
電源またはグランドに、容量成分の充放電に必要な電流
の変化量に応じた大きさのノイズ（ｄＩ／ｄｔノイズ）
が発生してしまう。
る毎に充放電が繰り返される。容量成分を充放電する際
の電流は、例えば容量成分を充電する際には電源から供
給され、放電する際にはグランドに放出される。ところ
が、ボンディングワイヤ、リードフレーム、プリント基
板の配線などの寄生インダクタンス成分（Ｌ）により、
電源またはグランドに、容量成分の充放電に必要な電流
の変化量に応じた大きさのノイズ（ｄＩ／ｄｔノイズ）
が発生してしまう。
【０００５】特に、複数個の出力バッファ回路が同時に
ハイレベルまたはロウレベルに変化すると、大電流が流
れることにより、大きなノイズが発生して電源またはグ
ランドの電位が変動するため、半導体チップの内部論理
にも影響し、誤動作の原因になるという問題点がある。
このようなインダクタンス成分によるノイズを防止する
ためには、例えばリードフレームの材料を変更するなど
してインダクタンス成分を減少させる、または急激な電
流変化を抑制するなどの工夫が必要である。
ハイレベルまたはロウレベルに変化すると、大電流が流
れることにより、大きなノイズが発生して電源またはグ
ランドの電位が変動するため、半導体チップの内部論理
にも影響し、誤動作の原因になるという問題点がある。
このようなインダクタンス成分によるノイズを防止する
ためには、例えばリードフレームの材料を変更するなど
してインダクタンス成分を減少させる、または急激な電
流変化を抑制するなどの工夫が必要である。
【０００６】次に、従来の出力バッファ回路の具体例を
挙げて、その問題点について説明する。ここで、図４
は、従来の出力バッファ回路の一例の構成回路図であ
る。この出力バッファ回路３６は、直列接続されたイン
バータ３８ａ，３８ｂと、並列接続されたインバータ４
０ａ，４０ｂと、出力最終段のインバータであるＰ型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳと記述する）４２お
よびＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳと記述す
る）４４とから構成されている。
挙げて、その問題点について説明する。ここで、図４
は、従来の出力バッファ回路の一例の構成回路図であ
る。この出力バッファ回路３６は、直列接続されたイン
バータ３８ａ，３８ｂと、並列接続されたインバータ４
０ａ，４０ｂと、出力最終段のインバータであるＰ型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳと記述する）４２お
よびＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳと記述す
る）４４とから構成されている。
【０００７】ここで、内部信号線２８はインバータ３８
ａの入力端に入力され、このインバータ３８ａの出力端
はインバータ３８ｂの入力端に入力され、このインバー
タ３８ｂの出力端はインバータ４０ａ，４０ｂの入力端
に入力されている。また、インバータ４０ａ，４０ｂの
出力端はそれぞれＰＭＯＳ４２およびＮＭＯＳ４４のゲ
ート端に入力され、このＰＭＯＳ４２およびＮＭＯＳ４
４のソース端はそれぞれ電源およびグランドに接続さ
れ、そのドレイン端は短絡されて出力パッド３０に接続
されている。
ａの入力端に入力され、このインバータ３８ａの出力端
はインバータ３８ｂの入力端に入力され、このインバー
タ３８ｂの出力端はインバータ４０ａ，４０ｂの入力端
に入力されている。また、インバータ４０ａ，４０ｂの
出力端はそれぞれＰＭＯＳ４２およびＮＭＯＳ４４のゲ
ート端に入力され、このＰＭＯＳ４２およびＮＭＯＳ４
４のソース端はそれぞれ電源およびグランドに接続さ
れ、そのドレイン端は短絡されて出力パッド３０に接続
されている。
【０００８】この出力バッファ回路３６は、並列接続さ
れたインバータ４０ａ，４０ｂのスイッチング電圧を調
整することにより、例えば、図５（ａ）に示すように、
インバータ４０ａを構成するＰＭＯＳ４１ａのサイズを
大きくかつＮＭＯＳ４３ａのサイズを小さく、即ち、Ｐ
ＭＯＳ４１ａのオン抵抗ＲP を小さくかつＮＭＯＳ４３
ａのオン抵抗ＲN を大きくし、図５（ｂ）に示すよう
に、インバータ４０ｂを構成するＰＭＯＳ４１ｂのサイ
ズを小さくかつＮＭＯＳ４３ｂのサイズを大きく、即
ち、ＰＭＯＳ４１ｂのオン抵抗ＲP を大きくかつＮＭＯ
Ｓ４３ｂのオン抵抗ＲN を小さくすることにより、ＰＭ
ＯＳ４２およびＮＭＯＳ４４のオフ動作は高速に行わせ
るとともに、そのオン動作のみを緩慢に行わせるように
したものである。
れたインバータ４０ａ，４０ｂのスイッチング電圧を調
整することにより、例えば、図５（ａ）に示すように、
インバータ４０ａを構成するＰＭＯＳ４１ａのサイズを
大きくかつＮＭＯＳ４３ａのサイズを小さく、即ち、Ｐ
ＭＯＳ４１ａのオン抵抗ＲP を小さくかつＮＭＯＳ４３
ａのオン抵抗ＲN を大きくし、図５（ｂ）に示すよう
に、インバータ４０ｂを構成するＰＭＯＳ４１ｂのサイ
ズを小さくかつＮＭＯＳ４３ｂのサイズを大きく、即
ち、ＰＭＯＳ４１ｂのオン抵抗ＲP を大きくかつＮＭＯ
Ｓ４３ｂのオン抵抗ＲN を小さくすることにより、ＰＭ
ＯＳ４２およびＮＭＯＳ４４のオフ動作は高速に行わせ
るとともに、そのオン動作のみを緩慢に行わせるように
したものである。
【０００９】この出力バッファ回路３６においては、出
力最終段のインバータのＰＭＯＳ４２およびＮＭＯＳ４
４のオン動作を緩慢にさせることにより、急激な電流変
化を抑制してノイズの発生を抑制している。
力最終段のインバータのＰＭＯＳ４２およびＮＭＯＳ４
４のオン動作を緩慢にさせることにより、急激な電流変
化を抑制してノイズの発生を抑制している。
【００１０】また、図６は、従来の出力バッファ回路の
別の例の構成回路図である。この出力バッファ回路４６
は、直列接続されたインバータ４８ａ，４８ｂと、並列
接続されたインバータ５０ａ，５０ｂ，５０ｃ，５０ｄ
と、２つに分割された出力最終段のインバータであるＰ
ＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４ａ，５４ｂと
から構成されている。
別の例の構成回路図である。この出力バッファ回路４６
は、直列接続されたインバータ４８ａ，４８ｂと、並列
接続されたインバータ５０ａ，５０ｂ，５０ｃ，５０ｄ
と、２つに分割された出力最終段のインバータであるＰ
ＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４ａ，５４ｂと
から構成されている。
【００１１】ここで、内部信号線２８はインバータ４８
ａの入力端に入力され、このインバータ４８ａの出力端
はインバータ４８ｂの入力端に入力され、このインバー
タ４８ｂの出力端はインバータ５０ａ，５０ｂ，５０
ｃ，５０ｄの入力端に入力されている。また、インバー
タ５０ａ，５０ｂ，５０ｃ，５０ｄの出力端はそれぞれ
ＰＭＯＳ５２ｂ，５２ａおよびＮＭＯＳ５４ａ，５４ｂ
のゲート端に入力され、このＰＭＯＳ５２ａ，５２ｂお
よびＮＭＯＳ５４ａ，５４ｂのソース端はそれぞれ電源
およびグランドに接続され、そのドレイン端は短絡され
て出力パッド３０に接続されている。
ａの入力端に入力され、このインバータ４８ａの出力端
はインバータ４８ｂの入力端に入力され、このインバー
タ４８ｂの出力端はインバータ５０ａ，５０ｂ，５０
ｃ，５０ｄの入力端に入力されている。また、インバー
タ５０ａ，５０ｂ，５０ｃ，５０ｄの出力端はそれぞれ
ＰＭＯＳ５２ｂ，５２ａおよびＮＭＯＳ５４ａ，５４ｂ
のゲート端に入力され、このＰＭＯＳ５２ａ，５２ｂお
よびＮＭＯＳ５４ａ，５４ｂのソース端はそれぞれ電源
およびグランドに接続され、そのドレイン端は短絡され
て出力パッド３０に接続されている。
【００１２】この出力バッファ回路４６は、並列接続さ
れたインバータ５０ａ，５０ｂ，５０ｃ，５０ｄのスイ
ッチング電圧を調整することにより、例えばインバータ
５０ａ，５０ｄのサイズをインバータ５０ｂ，５０ｃの
サイズよりも小さくすることにより、ＰＭＯＳ５２ｂお
よびＮＭＯＳ５４ｂのスイッチング動作が、ＰＭＯＳ５
２ａおよびＮＭＯＳ５４ａのスイッチング動作よりも遅
くなるようにしたものである。
れたインバータ５０ａ，５０ｂ，５０ｃ，５０ｄのスイ
ッチング電圧を調整することにより、例えばインバータ
５０ａ，５０ｄのサイズをインバータ５０ｂ，５０ｃの
サイズよりも小さくすることにより、ＰＭＯＳ５２ｂお
よびＮＭＯＳ５４ｂのスイッチング動作が、ＰＭＯＳ５
２ａおよびＮＭＯＳ５４ａのスイッチング動作よりも遅
くなるようにしたものである。
【００１３】このように、この出力バッファ回路４６に
おいては、ＰＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４
ａ，５４ｂのように、出力最終段のインバータを複数個
に分割し、これらのＰＭＯＳ５２ａ，５２ｂおよびＮＭ
ＯＳ５４ａ，５４ｂに応じて１つづつ設けられたインバ
ータ５０ａ，５０ｂ，５０ｃ，５０ｄの間のスイッチン
グ動作速度を調整することにより、ＰＭＯＳ５２ａ，５
２ｂおよびＮＭＯＳ５４ａ，５４ｂのタイミングをずら
して順次オン動作させ、急激な電流変化を抑制してノイ
ズの発生を抑制している。
おいては、ＰＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４
ａ，５４ｂのように、出力最終段のインバータを複数個
に分割し、これらのＰＭＯＳ５２ａ，５２ｂおよびＮＭ
ＯＳ５４ａ，５４ｂに応じて１つづつ設けられたインバ
ータ５０ａ，５０ｂ，５０ｃ，５０ｄの間のスイッチン
グ動作速度を調整することにより、ＰＭＯＳ５２ａ，５
２ｂおよびＮＭＯＳ５４ａ，５４ｂのタイミングをずら
して順次オン動作させ、急激な電流変化を抑制してノイ
ズの発生を抑制している。
【００１４】なお、図４に示す出力バッファ回路３６の
場合と同様に、インバータ５０ａ，５０ｂを構成するＰ
ＭＯＳのサイズを大きくかつＮＭＯＳのサイズを小さく
し、インバータ５０ｃ，５０ｄを構成するＰＭＯＳのサ
イズを小さくかつＮＭＯＳのサイズを大きくすることに
より、ＰＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４ａ，
５４ｂのオフ動作は高速に行わせるとともに、そのオン
動作のみを緩慢に行わせるようにすることもできる。
場合と同様に、インバータ５０ａ，５０ｂを構成するＰ
ＭＯＳのサイズを大きくかつＮＭＯＳのサイズを小さく
し、インバータ５０ｃ，５０ｄを構成するＰＭＯＳのサ
イズを小さくかつＮＭＯＳのサイズを大きくすることに
より、ＰＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４ａ，
５４ｂのオフ動作は高速に行わせるとともに、そのオン
動作のみを緩慢に行わせるようにすることもできる。
【００１５】上述する従来の出力バッファ回路はいずれ
も、出力最終段のインバータの前段に設けられたインバ
ータのスイッチング特性を個別に調整することにより、
出力最終段のインバータのオン動作およびオフ動作のタ
イミングを調整するようにしたものである。このような
技術は、主に、従来の５Ｖ電源系を用いる半導体装置に
おいて培われてきた。
も、出力最終段のインバータの前段に設けられたインバ
ータのスイッチング特性を個別に調整することにより、
出力最終段のインバータのオン動作およびオフ動作のタ
イミングを調整するようにしたものである。このような
技術は、主に、従来の５Ｖ電源系を用いる半導体装置に
おいて培われてきた。
【００１６】しかしながら、現在の半導体装置は３Ｖ電
源系を用いる傾向にあるため、個別に設けられたそれぞ
れのインバータのスイッチング特性を調整する方式は、
このような電源電圧の低電圧化に対応するのが困難にな
るという問題点がある。現実的には、動作保証をするた
めのマージンも必要になるため、電源電圧が低電圧化さ
れると個々のインバータの調整範囲が非常に狭くなり、
出力バッファ回路のレイアウト設計が非常に困難になる
という問題点がある。このため、従来の出力バッファ回
路に３Ｖ電源系を用いる場合、微妙な個々のインバータ
間の調整を旨く行うことができないため、急激な電流変
化を抑制することができず、ノイズ低減に対して充分な
効果が得られないという問題点があった。
源系を用いる傾向にあるため、個別に設けられたそれぞ
れのインバータのスイッチング特性を調整する方式は、
このような電源電圧の低電圧化に対応するのが困難にな
るという問題点がある。現実的には、動作保証をするた
めのマージンも必要になるため、電源電圧が低電圧化さ
れると個々のインバータの調整範囲が非常に狭くなり、
出力バッファ回路のレイアウト設計が非常に困難になる
という問題点がある。このため、従来の出力バッファ回
路に３Ｖ電源系を用いる場合、微妙な個々のインバータ
間の調整を旨く行うことができないため、急激な電流変
化を抑制することができず、ノイズ低減に対して充分な
効果が得られないという問題点があった。
【００１７】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、電流の急
激な変化を容易に抑制することができ、ノイズの発生を
未然に防止することができることは勿論、３Ｖ電源系を
用いる場合であっても、そのレイアウト設計が容易な出
力バッファ回路を提供することにある。
従来技術に基づく種々の問題点をかえりみて、電流の急
激な変化を容易に抑制することができ、ノイズの発生を
未然に防止することができることは勿論、３Ｖ電源系を
用いる場合であっても、そのレイアウト設計が容易な出
力バッファ回路を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ソース端が電源に接続され、ドレイン端
が短絡されて出力パッドに接続された少なくとも２つの
Ｐ型ＭＯＳトランジスタと、これらのＰ型ＭＯＳトラン
ジスタのゲート端間に配置される第１の抵抗素子と、入
力端が内部信号線に接続され、この第１の抵抗素子の一
方の端部が接続される前記Ｐ型ＭＯＳトランジスタのゲ
ート端がその出力端に接続された第１のインバータと、
ソース端がグランドに接続され、ドレイン端が短絡され
て出力パッドに接続された少なくとも２つのＮ型ＭＯＳ
トランジスタと、これらのＮ型ＭＯＳトランジスタのゲ
ート端間に配置される第２の抵抗素子と、入力端が前記
内部信号線に接続され、この第２の抵抗素子の一方の端
部が接続される前記Ｎ型ＭＯＳトランジスタのゲート端
がその出力端に接続された第２のインバータとを備える
ことを特徴とする出力バッファ回路を提供するものであ
る。
に、本発明は、ソース端が電源に接続され、ドレイン端
が短絡されて出力パッドに接続された少なくとも２つの
Ｐ型ＭＯＳトランジスタと、これらのＰ型ＭＯＳトラン
ジスタのゲート端間に配置される第１の抵抗素子と、入
力端が内部信号線に接続され、この第１の抵抗素子の一
方の端部が接続される前記Ｐ型ＭＯＳトランジスタのゲ
ート端がその出力端に接続された第１のインバータと、
ソース端がグランドに接続され、ドレイン端が短絡され
て出力パッドに接続された少なくとも２つのＮ型ＭＯＳ
トランジスタと、これらのＮ型ＭＯＳトランジスタのゲ
ート端間に配置される第２の抵抗素子と、入力端が前記
内部信号線に接続され、この第２の抵抗素子の一方の端
部が接続される前記Ｎ型ＭＯＳトランジスタのゲート端
がその出力端に接続された第２のインバータとを備える
ことを特徴とする出力バッファ回路を提供するものであ
る。
【００１９】上述する出力バッファ回路であって、さら
に、ドレイン端が前記第１のインバータの出力端に接続
されていない前記Ｐ型ＭＯＳトランジスタのゲート端に
接続され、ソース端が電源に接続され、ゲート端が内部
信号線に接続されたＰ型ＭＯＳトランジスタと、ドレイ
ン端が前記第２のインバータの出力端に接続されていな
い前記Ｎ型ＭＯＳトランジスタのゲート端に接続され、
ソース端がグランドに接続され、ゲート端が内部信号線
に接続されたＮ型ＭＯＳトランジスタとを備えるのが好
ましい。
に、ドレイン端が前記第１のインバータの出力端に接続
されていない前記Ｐ型ＭＯＳトランジスタのゲート端に
接続され、ソース端が電源に接続され、ゲート端が内部
信号線に接続されたＰ型ＭＯＳトランジスタと、ドレイ
ン端が前記第２のインバータの出力端に接続されていな
い前記Ｎ型ＭＯＳトランジスタのゲート端に接続され、
ソース端がグランドに接続され、ゲート端が内部信号線
に接続されたＮ型ＭＯＳトランジスタとを備えるのが好
ましい。
【００２０】また、前記第１の抵抗素子は、ゲート端が
電源に接続されたＮ型ＭＯＳトランジスタであり、前記
第２の抵抗素子は、ゲート端がグランドに接続されたＰ
型ＭＯＳトランジスタであるのが好ましい。
電源に接続されたＮ型ＭＯＳトランジスタであり、前記
第２の抵抗素子は、ゲート端がグランドに接続されたＰ
型ＭＯＳトランジスタであるのが好ましい。
【００２１】
【発明の作用】本発明の出力バッファ回路は、出力最終
段のインバータを構成するＰＭＯＳおよびＮＭＯＳをそ
れぞれ２つ以上に分割し、これらのＰＭＯＳおよびＮＭ
ＯＳのゲート端間に抵抗素子を配置して直列接続し、内
部信号を反転する１つのインバータにより、この抵抗素
子の一端をドライブするようにしたものである。
段のインバータを構成するＰＭＯＳおよびＮＭＯＳをそ
れぞれ２つ以上に分割し、これらのＰＭＯＳおよびＮＭ
ＯＳのゲート端間に抵抗素子を配置して直列接続し、内
部信号を反転する１つのインバータにより、この抵抗素
子の一端をドライブするようにしたものである。
【００２２】本発明の出力バッファ回路においては、出
力最終段のインバータを構成するＰＭＯＳおよびＮＭＯ
Ｓが幾つに分割されていても、１つのインバータによ
り、これらのＰＭＯＳのゲート端にチャージアップされ
た電荷をディスチャージし、同様にこれらのＮＭＯＳの
ゲート端に電荷をチャージアップするため、出力最終段
のインバータのオン動作が緩慢に行われる。また、出力
最終段のインバータを構成するＰＭＯＳおよびＮＭＯＳ
のゲート端を直列接続する抵抗素子（Ｒ）と、ゲート容
量や配線容量などの容量成分（Ｃ）とによりＲＣ伝送路
（ＲＣツリー）が構成されるため、インバータにより反
転される内部信号は、直列接続された抵抗素子を通過す
る毎に自動的に遅延され、それぞれのＰＭＯＳおよびＮ
ＭＯＳのゲート端に入力される。このため、それぞれの
ＰＭＯＳおよびＮＭＯＳは、必然的にタイミングをずら
されて順次オン状態にされる。また、出力最終段のイン
バータを構成するＰＭＯＳおよびＮＭＯＳの中で、内部
信号を反転するインバータによりドライブされていない
ＰＭＯＳおよびＮＭＯＳのゲート端に、それぞれこのゲ
ート端のチャージアップ用およびディスチャージ用のＰ
ＭＯＳおよびＮＭＯＳを設けることにより、出力最終段
のインバータを構成するＰＭＯＳおよびＮＭＯＳを瞬時
に同時にオフ状態にすることができる。
力最終段のインバータを構成するＰＭＯＳおよびＮＭＯ
Ｓが幾つに分割されていても、１つのインバータによ
り、これらのＰＭＯＳのゲート端にチャージアップされ
た電荷をディスチャージし、同様にこれらのＮＭＯＳの
ゲート端に電荷をチャージアップするため、出力最終段
のインバータのオン動作が緩慢に行われる。また、出力
最終段のインバータを構成するＰＭＯＳおよびＮＭＯＳ
のゲート端を直列接続する抵抗素子（Ｒ）と、ゲート容
量や配線容量などの容量成分（Ｃ）とによりＲＣ伝送路
（ＲＣツリー）が構成されるため、インバータにより反
転される内部信号は、直列接続された抵抗素子を通過す
る毎に自動的に遅延され、それぞれのＰＭＯＳおよびＮ
ＭＯＳのゲート端に入力される。このため、それぞれの
ＰＭＯＳおよびＮＭＯＳは、必然的にタイミングをずら
されて順次オン状態にされる。また、出力最終段のイン
バータを構成するＰＭＯＳおよびＮＭＯＳの中で、内部
信号を反転するインバータによりドライブされていない
ＰＭＯＳおよびＮＭＯＳのゲート端に、それぞれこのゲ
ート端のチャージアップ用およびディスチャージ用のＰ
ＭＯＳおよびＮＭＯＳを設けることにより、出力最終段
のインバータを構成するＰＭＯＳおよびＮＭＯＳを瞬時
に同時にオフ状態にすることができる。
【００２３】従って、本発明の出力バッファ回路によれ
ば、電流の急激な変化を容易に抑制することができ、ノ
イズの発生を未然に防止することができることは勿論、
５Ｖ電源系や３Ｖ電源系などに関係なく、そのレイアウ
ト設計を容易にすることができる。
ば、電流の急激な変化を容易に抑制することができ、ノ
イズの発生を未然に防止することができることは勿論、
５Ｖ電源系や３Ｖ電源系などに関係なく、そのレイアウ
ト設計を容易にすることができる。
【００２４】
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の出力バッファ回路を詳細に説明する。
いて、本発明の出力バッファ回路を詳細に説明する。
【００２５】図１は、本発明の出力バッファ回路の一実
施例の構成回路図である。この出力バッファ回路１０
は、直列接続されたインバータ１２ａ，１２ｂと、並列
接続されたインバータ１４ａ，１４ｂと、抵抗素子とし
て用いられる常時オン状態のトランジスタであるＮＭＯ
Ｓ１６およびＰＭＯＳ１８と、チャージアップおよびデ
ィスチャージ用のトランジスタであるＰＭＯＳ２０およ
びＮＭＯＳ２２と、出力最終段のインバータであるＰＭ
ＯＳ２４ａ，２４ｂおよびＮＭＯＳ２６ａ，２６ｂとを
備えている。
施例の構成回路図である。この出力バッファ回路１０
は、直列接続されたインバータ１２ａ，１２ｂと、並列
接続されたインバータ１４ａ，１４ｂと、抵抗素子とし
て用いられる常時オン状態のトランジスタであるＮＭＯ
Ｓ１６およびＰＭＯＳ１８と、チャージアップおよびデ
ィスチャージ用のトランジスタであるＰＭＯＳ２０およ
びＮＭＯＳ２２と、出力最終段のインバータであるＰＭ
ＯＳ２４ａ，２４ｂおよびＮＭＯＳ２６ａ，２６ｂとを
備えている。
【００２６】ここで、内部信号線２８はインバータ１２
ａの入力端に入力され、このインバータ１２ａの出力端
はインバータ１２ｂの入力端に入力され、このインバー
タ１２ｂの出力端はインバータ１４ａ，１４ｂの入力
端、ＰＭＯＳ２０およびＮＭＯＳ２２のゲート端に入力
されている。また、インバータ１４ａの出力端は、ＰＭ
ＯＳ２４ａのゲート端およびＮＭＯＳ１６のソース端に
入力され、同様に、インバータ１４ｂの出力端は、ＮＭ
ＯＳ２６ａのゲート端およびＰＭＯＳ１８のソース端に
入力され、ＮＭＯＳ１６およびＰＭＯＳ１８のゲート端
はそれぞれ電源およびグランドに接続されている。
ａの入力端に入力され、このインバータ１２ａの出力端
はインバータ１２ｂの入力端に入力され、このインバー
タ１２ｂの出力端はインバータ１４ａ，１４ｂの入力
端、ＰＭＯＳ２０およびＮＭＯＳ２２のゲート端に入力
されている。また、インバータ１４ａの出力端は、ＰＭ
ＯＳ２４ａのゲート端およびＮＭＯＳ１６のソース端に
入力され、同様に、インバータ１４ｂの出力端は、ＮＭ
ＯＳ２６ａのゲート端およびＰＭＯＳ１８のソース端に
入力され、ＮＭＯＳ１６およびＰＭＯＳ１８のゲート端
はそれぞれ電源およびグランドに接続されている。
【００２７】また、ＰＭＯＳ２０およびＮＭＯＳ２２の
ソース端は、それぞれ電源およびグランドに接続され、
そのドレイン端は、それぞれＮＭＯＳ１６およびＰＭＯ
Ｓ１８のドレイン端と短絡されて、それぞれＰＭＯＳ２
４ｂおよびＮＭＯＳ２６ｂのゲート端に入力されてい
る。また、ＰＭＯＳ２４ａ，２４ｂおよびＮＭＯＳ２６
ａ，２６ｂのソース端はそれぞれ電源およびグランドに
接続され、そのドレイン端は短絡されて出力パッド３０
に接続されている。
ソース端は、それぞれ電源およびグランドに接続され、
そのドレイン端は、それぞれＮＭＯＳ１６およびＰＭＯ
Ｓ１８のドレイン端と短絡されて、それぞれＰＭＯＳ２
４ｂおよびＮＭＯＳ２６ｂのゲート端に入力されてい
る。また、ＰＭＯＳ２４ａ，２４ｂおよびＮＭＯＳ２６
ａ，２６ｂのソース端はそれぞれ電源およびグランドに
接続され、そのドレイン端は短絡されて出力パッド３０
に接続されている。
【００２８】次に、この出力バッファ回路１０の動作に
ついて説明する。
ついて説明する。
【００２９】まず、内部信号がロウレベルの時、インバ
ータ１２ａ，１２ｂの出力端はそれぞれハイレベルおよ
びロウレベルである。この時、インバータ１４ａの出力
端、即ち、ＰＭＯＳ２４ａのゲート端はハイレベルであ
るため、ＰＭＯＳ２４ａはオフ状態である。また、ＰＭ
ＯＳ２０はオン状態であるため、ＰＭＯＳ２４ｂのゲー
ト端は、ＰＭＯＳ２０によりチャージアップされてハイ
レベルであり、ＰＭＯＳ２４ｂもオフ状態である。
ータ１２ａ，１２ｂの出力端はそれぞれハイレベルおよ
びロウレベルである。この時、インバータ１４ａの出力
端、即ち、ＰＭＯＳ２４ａのゲート端はハイレベルであ
るため、ＰＭＯＳ２４ａはオフ状態である。また、ＰＭ
ＯＳ２０はオン状態であるため、ＰＭＯＳ２４ｂのゲー
ト端は、ＰＭＯＳ２０によりチャージアップされてハイ
レベルであり、ＰＭＯＳ２４ｂもオフ状態である。
【００３０】一方、インバータ１４ｂの出力端、即ち、
ＰＭＯＳ２６ａのゲート端もハイレベルであるため、Ｎ
ＭＯＳ２６ａはオン状態である。また、ＮＭＯＳ２２は
オフ状態であるため、ＮＭＯＳ２６ｂのゲート端は、Ｎ
ＭＯＳ２２によりディスチャージされず、常時オン状態
のＰＭＯＳ１８を通して、インバータ１４ｂによりプリ
チャージされてハイレベルであり、ＮＭＯＳ２６ｂもオ
ン状態である。即ち、ＰＭＯＳ２４ａ，２４ｂおよびＮ
ＭＯＳ２６ａ，２６ｂのゲート端は全てハイレベルであ
るため、そのドレイン端、即ち、出力パッド３０におけ
る出力信号はロウレベルである。
ＰＭＯＳ２６ａのゲート端もハイレベルであるため、Ｎ
ＭＯＳ２６ａはオン状態である。また、ＮＭＯＳ２２は
オフ状態であるため、ＮＭＯＳ２６ｂのゲート端は、Ｎ
ＭＯＳ２２によりディスチャージされず、常時オン状態
のＰＭＯＳ１８を通して、インバータ１４ｂによりプリ
チャージされてハイレベルであり、ＮＭＯＳ２６ｂもオ
ン状態である。即ち、ＰＭＯＳ２４ａ，２４ｂおよびＮ
ＭＯＳ２６ａ，２６ｂのゲート端は全てハイレベルであ
るため、そのドレイン端、即ち、出力パッド３０におけ
る出力信号はロウレベルである。
【００３１】この状態から内部信号がハイレベルに変化
すると、インバータ１２ａ，１２ｂの出力端は、それぞ
れロウレベルおよびハイレベルに変化する。この時、イ
ンバータ１４ａの出力端はロウレベルになるため、ＰＭ
ＯＳ２４ａのゲート端は、インバータ１４ａによりディ
スチャージされてロウレベルになり、ＰＭＯＳ２４ａは
オン状態になる。また、ＰＭＯＳ２０はオフ状態になる
ため、ＰＭＯＳ２４ｂのゲート端は、ＰＭＯＳ２０によ
るチャージアップが停止され、常時オン状態のＮＭＯＳ
１６を通して、インバータ１４ａにより徐々にディスチ
ャージされてロウレベルになり、ＰＭＯＳ２４ｂもオン
状態になる。
すると、インバータ１２ａ，１２ｂの出力端は、それぞ
れロウレベルおよびハイレベルに変化する。この時、イ
ンバータ１４ａの出力端はロウレベルになるため、ＰＭ
ＯＳ２４ａのゲート端は、インバータ１４ａによりディ
スチャージされてロウレベルになり、ＰＭＯＳ２４ａは
オン状態になる。また、ＰＭＯＳ２０はオフ状態になる
ため、ＰＭＯＳ２４ｂのゲート端は、ＰＭＯＳ２０によ
るチャージアップが停止され、常時オン状態のＮＭＯＳ
１６を通して、インバータ１４ａにより徐々にディスチ
ャージされてロウレベルになり、ＰＭＯＳ２４ｂもオン
状態になる。
【００３２】上述するように、ＰＭＯＳ２４ａ，２４ｂ
のゲート端にチャージアップされている電荷は、ともに
１つのインバータ１４ａによりディスチャージされる。
この時、ＰＭＯＳ２４ｂのゲート端の電荷は、常時オン
状態のＮＭＯＳ１６を通してＰＭＯＳ２４ａのゲート端
に流れ込むため、ＰＭＯＳ２４ａ，２４ｂのゲート端に
チャージアップされた電荷は、全体的に緩やかにディス
チャージされる。
のゲート端にチャージアップされている電荷は、ともに
１つのインバータ１４ａによりディスチャージされる。
この時、ＰＭＯＳ２４ｂのゲート端の電荷は、常時オン
状態のＮＭＯＳ１６を通してＰＭＯＳ２４ａのゲート端
に流れ込むため、ＰＭＯＳ２４ａ，２４ｂのゲート端に
チャージアップされた電荷は、全体的に緩やかにディス
チャージされる。
【００３３】また、常時オン状態のＮＭＯＳ１６は抵抗
成分（Ｒ）となり、ＰＭＯＳ２４ｂのゲート容量や配線
容量などの容量成分（Ｃ）も存在するため、これらの抵
抗成分および容量成分によりＲＣ伝送路が構成され、Ｐ
ＭＯＳ２４ｂのゲート端は、ＰＭＯＳ２４ａのゲート端
よりも必然的に遅延してディスチャージされる。従っ
て、ＰＭＯＳ２４ａ，２４ｂのオン動作を緩慢にするこ
とができるとともに、ＰＭＯＳ２４ａ，２４ｂのオン状
態となるタイミングを必然的にずらすことができるた
め、急激な電流変化を抑制してノイズの発生を防止する
ことができる。
成分（Ｒ）となり、ＰＭＯＳ２４ｂのゲート容量や配線
容量などの容量成分（Ｃ）も存在するため、これらの抵
抗成分および容量成分によりＲＣ伝送路が構成され、Ｐ
ＭＯＳ２４ｂのゲート端は、ＰＭＯＳ２４ａのゲート端
よりも必然的に遅延してディスチャージされる。従っ
て、ＰＭＯＳ２４ａ，２４ｂのオン動作を緩慢にするこ
とができるとともに、ＰＭＯＳ２４ａ，２４ｂのオン状
態となるタイミングを必然的にずらすことができるた
め、急激な電流変化を抑制してノイズの発生を防止する
ことができる。
【００３４】一方、インバータ１４ｂの出力端もロウレ
ベルになるため、ＰＭＯＳ２６ａのゲート端は、インバ
ータ１４ｂによりディスチャージされてロウレベルにな
り、ＮＭＯＳ２６ａはオフ状態になる。また、ＮＭＯＳ
２２はオン状態になるため、ＮＭＯＳ２６ｂのゲート端
は、ＮＭＯＳ２２により急速にディスチャージされてロ
ウレベルになり、ＮＭＯＳ２６ｂもオフ状態になる。即
ち、ＰＭＯＳ２４ａ，２４ｂおよびＮＭＯＳ２６ａ，２
６ｂのゲート端は全てロウレベルになるため、そのドレ
イン端、即ち、出力パッド３０における出力信号はハイ
レベルになる。
ベルになるため、ＰＭＯＳ２６ａのゲート端は、インバ
ータ１４ｂによりディスチャージされてロウレベルにな
り、ＮＭＯＳ２６ａはオフ状態になる。また、ＮＭＯＳ
２２はオン状態になるため、ＮＭＯＳ２６ｂのゲート端
は、ＮＭＯＳ２２により急速にディスチャージされてロ
ウレベルになり、ＮＭＯＳ２６ｂもオフ状態になる。即
ち、ＰＭＯＳ２４ａ，２４ｂおよびＮＭＯＳ２６ａ，２
６ｂのゲート端は全てロウレベルになるため、そのドレ
イン端、即ち、出力パッド３０における出力信号はハイ
レベルになる。
【００３５】次に、この状態から内部信号がロウレベル
に変化すると、インバータ１２ａ，１２ｂの出力端は、
それぞれハイレベルおよびロウレベルに変化する。この
時、インバータ１４ａの出力端はハイレベルになるた
め、ＰＭＯＳ２４ａのゲート端は、インバータ１４ａに
よりチャージアップされてハイレベルになり、ＰＭＯＳ
２４ａはオフ状態になる。また、ＰＭＯＳ２０はオン状
態になるため、ＰＭＯＳ２４ｂのゲート端は、ＰＭＯＳ
２０によりチャージアップされて急速にハイレベルにな
り、ＰＭＯＳ２４ｂもオフ状態になる。
に変化すると、インバータ１２ａ，１２ｂの出力端は、
それぞれハイレベルおよびロウレベルに変化する。この
時、インバータ１４ａの出力端はハイレベルになるた
め、ＰＭＯＳ２４ａのゲート端は、インバータ１４ａに
よりチャージアップされてハイレベルになり、ＰＭＯＳ
２４ａはオフ状態になる。また、ＰＭＯＳ２０はオン状
態になるため、ＰＭＯＳ２４ｂのゲート端は、ＰＭＯＳ
２０によりチャージアップされて急速にハイレベルにな
り、ＰＭＯＳ２４ｂもオフ状態になる。
【００３６】一方、インバータ１４ｂの出力端もハイレ
ベルになるため、ＮＭＯＳ２６ａのゲート端は、インバ
ータ１４ｂによりチャージアップされてハイレベルにな
り、ＮＭＯＳ２６ａはオン状態になる。また、ＮＭＯＳ
２２はオフ状態になるため、ＮＭＯＳ２６ｂのゲート端
は、ＮＭＯＳ２２によるディスチャージが停止され、常
時オン状態のＰＭＯＳ１８を通して、インバータ１４ｂ
により徐々にチャージアップされてハイレベルになり、
ＮＭＯＳ２４ｂもオン状態になる。即ち、ＰＭＯＳ２４
ａ，２４ｂおよびＮＭＯＳ２６ａ，２６ｂのゲート端は
全てハイレベルになるため、そのドレイン端、即ち、出
力パッド３０における出力信号はロウレベルになる。
ベルになるため、ＮＭＯＳ２６ａのゲート端は、インバ
ータ１４ｂによりチャージアップされてハイレベルにな
り、ＮＭＯＳ２６ａはオン状態になる。また、ＮＭＯＳ
２２はオフ状態になるため、ＮＭＯＳ２６ｂのゲート端
は、ＮＭＯＳ２２によるディスチャージが停止され、常
時オン状態のＰＭＯＳ１８を通して、インバータ１４ｂ
により徐々にチャージアップされてハイレベルになり、
ＮＭＯＳ２４ｂもオン状態になる。即ち、ＰＭＯＳ２４
ａ，２４ｂおよびＮＭＯＳ２６ａ，２６ｂのゲート端は
全てハイレベルになるため、そのドレイン端、即ち、出
力パッド３０における出力信号はロウレベルになる。
【００３７】上述するように、ＮＭＯＳ２６ａ，２６ｂ
のゲート端は、ともに１つのインバータ１４ｂによりチ
ャージアップされる。この時、ＮＭＯＳ２６ａのゲート
端にチャージアップされた電荷は、常時オン状態のＰＭ
ＯＳ１８を通してＮＭＯＳ２６ｂのゲート端にも流れ込
むため、ＮＭＯＳ２６ａ，２６ｂのゲート端は、全体的
に緩やかにチャージアップされる。
のゲート端は、ともに１つのインバータ１４ｂによりチ
ャージアップされる。この時、ＮＭＯＳ２６ａのゲート
端にチャージアップされた電荷は、常時オン状態のＰＭ
ＯＳ１８を通してＮＭＯＳ２６ｂのゲート端にも流れ込
むため、ＮＭＯＳ２６ａ，２６ｂのゲート端は、全体的
に緩やかにチャージアップされる。
【００３８】また、常時オン状態のＰＭＯＳ１８は抵抗
成分（Ｒ）となり、ＮＭＯＳ２６ｂのゲート容量や配線
容量などの容量成分（Ｃ）も存在するため、これらの抵
抗成分および容量成分によりＲＣ伝送路が構成され、Ｎ
ＭＯＳ２６ｂのゲート端は、ＮＭＯＳ２６ａのゲート端
よりも必然的に遅延してチャージアップされる。従っ
て、ＮＭＯＳ２６ａ，２６ｂのオン動作を緩慢にするこ
とができるとともに、ＮＭＯＳ２６ａ，２６ｂのオン状
態となるタイミングを必然的にずらすことができるた
め、急激な電流変化を抑制してノイズの発生を防止する
ことができる。
成分（Ｒ）となり、ＮＭＯＳ２６ｂのゲート容量や配線
容量などの容量成分（Ｃ）も存在するため、これらの抵
抗成分および容量成分によりＲＣ伝送路が構成され、Ｎ
ＭＯＳ２６ｂのゲート端は、ＮＭＯＳ２６ａのゲート端
よりも必然的に遅延してチャージアップされる。従っ
て、ＮＭＯＳ２６ａ，２６ｂのオン動作を緩慢にするこ
とができるとともに、ＮＭＯＳ２６ａ，２６ｂのオン状
態となるタイミングを必然的にずらすことができるた
め、急激な電流変化を抑制してノイズの発生を防止する
ことができる。
【００３９】このように、この出力バッファ回路１０
は、複数個に分割されたＰＭＯＳ２４ａ，２４ｂおよび
ＮＭＯＳ２６ａ，２６ｂを個々に制御する必要がないた
め、レイアウト設計が容易であるという特徴を有してい
る。なお、ＮＭＯＳ１６およびＰＭＯＳ１８のトランジ
スタサイズを変更して、その抵抗値を適宜選択すること
により、また、インバータ１４ａ，１４ｂのトランジス
タサイズを変更して、そのドライブ能力を適宜選択する
ことにより、ＰＭＯＳ２４ａ，２４ｂおよびＮＭＯＳ２
６ａ，２６ｂをオン状態にするタイミングのずれを適宜
に調整することも可能である。
は、複数個に分割されたＰＭＯＳ２４ａ，２４ｂおよび
ＮＭＯＳ２６ａ，２６ｂを個々に制御する必要がないた
め、レイアウト設計が容易であるという特徴を有してい
る。なお、ＮＭＯＳ１６およびＰＭＯＳ１８のトランジ
スタサイズを変更して、その抵抗値を適宜選択すること
により、また、インバータ１４ａ，１４ｂのトランジス
タサイズを変更して、そのドライブ能力を適宜選択する
ことにより、ＰＭＯＳ２４ａ，２４ｂおよびＮＭＯＳ２
６ａ，２６ｂをオン状態にするタイミングのずれを適宜
に調整することも可能である。
【００４０】なお、本発明の出力バッファ回路１０は、
図示例に限定されるものではなく、回路構成は必要に応
じて適宜変更することができる。例えば、出力最終段の
インバータを構成するＰＭＯＳ２４ａ，２４ｂおよびＮ
ＭＯＳ２６ａ，２６ｂは、それぞれ少なくとも２つ以上
に分割されていれば良く、さらにＰＭＯＳ２４ａ，２４
ｂとＮＭＯＳ２６ａ，２６ｂの分割数も特に同一個数で
ある必要はない。
図示例に限定されるものではなく、回路構成は必要に応
じて適宜変更することができる。例えば、出力最終段の
インバータを構成するＰＭＯＳ２４ａ，２４ｂおよびＮ
ＭＯＳ２６ａ，２６ｂは、それぞれ少なくとも２つ以上
に分割されていれば良く、さらにＰＭＯＳ２４ａ，２４
ｂとＮＭＯＳ２６ａ，２６ｂの分割数も特に同一個数で
ある必要はない。
【００４１】例えば、図２に、本発明の出力バッファ回
路の別の実施例の構成回路の部分拡大図を示す。この出
力バッファ回路１５は、出力最終段のインバータを構成
するＰＭＯＳを３つに分割したものである。なお、この
出力バッファ回路１５と図１に示す出力バッファ回路１
０との相違点は、出力最終段のインバータを構成するＰ
ＭＯＳが３つに分割されている点、これに応じて抵抗素
子として用いられる常時オン状態のトランジスタおよび
チャージアップ用のトランジスタが追加されている点だ
けであるから、同一の構成要素には同一の符号を付し、
その詳細な説明は省略する。
路の別の実施例の構成回路の部分拡大図を示す。この出
力バッファ回路１５は、出力最終段のインバータを構成
するＰＭＯＳを３つに分割したものである。なお、この
出力バッファ回路１５と図１に示す出力バッファ回路１
０との相違点は、出力最終段のインバータを構成するＰ
ＭＯＳが３つに分割されている点、これに応じて抵抗素
子として用いられる常時オン状態のトランジスタおよび
チャージアップ用のトランジスタが追加されている点だ
けであるから、同一の構成要素には同一の符号を付し、
その詳細な説明は省略する。
【００４２】即ち、この出力バッファ回路１５は、図１
に示す出力バッファ回路１０において、さらに出力最終
段のインバータを構成するＰＭＯＳ２４ｃと、抵抗素子
として用いられる常時オン状態のトランジスタであるＮ
ＭＯＳ１６ｂと、チャージアップ用のトランジスタであ
るＰＭＯＳ２０ｂとを備えている。
に示す出力バッファ回路１０において、さらに出力最終
段のインバータを構成するＰＭＯＳ２４ｃと、抵抗素子
として用いられる常時オン状態のトランジスタであるＮ
ＭＯＳ１６ｂと、チャージアップ用のトランジスタであ
るＰＭＯＳ２０ｂとを備えている。
【００４３】また、ＰＭＯＳ２４ｃのソース端は電源に
接続され、そのドレイン端はＰＭＯＳ２４ａ，２４ｂお
よびＮＭＯＳ２６ａ，２６ｂのドレイン端と短絡されて
出力パッドに接続されている。ＮＭＯＳ１６ｂのソース
端およびドレイン端は、それぞれＰＭＯＳ２４ｂ，２４
ｃのゲート端に接続され、そのゲート端は電源に接続さ
れている。また、ＰＭＯＳ２０ｂのソース端は電源に接
続され、そのドレイン端はＰＭＯＳ２４ｃのゲート端に
接続され、ゲート端はインバータ１２ｂの出力端に接続
されている。
接続され、そのドレイン端はＰＭＯＳ２４ａ，２４ｂお
よびＮＭＯＳ２６ａ，２６ｂのドレイン端と短絡されて
出力パッドに接続されている。ＮＭＯＳ１６ｂのソース
端およびドレイン端は、それぞれＰＭＯＳ２４ｂ，２４
ｃのゲート端に接続され、そのゲート端は電源に接続さ
れている。また、ＰＭＯＳ２０ｂのソース端は電源に接
続され、そのドレイン端はＰＭＯＳ２４ｃのゲート端に
接続され、ゲート端はインバータ１２ｂの出力端に接続
されている。
【００４４】この出力バッファ回路１５に示すように、
出力最終段のインバータを構成するＰＭＯＳを３つ以上
に分割する場合、出力最終段のインバータを構成するＰ
ＭＯＳが１つ増える毎に、抵抗素子として用いられる常
時オン状態のトランジスタであるＮＭＯＳおよびチャー
ジアップ用のトランジスタであるＰＭＯＳが１つづつ追
加される。
出力最終段のインバータを構成するＰＭＯＳを３つ以上
に分割する場合、出力最終段のインバータを構成するＰ
ＭＯＳが１つ増える毎に、抵抗素子として用いられる常
時オン状態のトランジスタであるＮＭＯＳおよびチャー
ジアップ用のトランジスタであるＰＭＯＳが１つづつ追
加される。
【００４５】また、抵抗素子として用いられる常時オン
状態のトランジスタであるＮＭＯＳは、そのゲート端が
電源に接続され、ソース端およびドレイン端が、それぞ
れ出力最終段のインバータを構成するＰＭＯＳのゲート
端に接続される。また、チャージアップ用のトランジス
タであるＰＭＯＳは、そのソース端が電源に接続され、
ゲート端がインバータ１２ｂの出力端に接続され、ドレ
イン端が出力最終段のインバータを構成するＰＭＯＳの
ゲート端に接続される。
状態のトランジスタであるＮＭＯＳは、そのゲート端が
電源に接続され、ソース端およびドレイン端が、それぞ
れ出力最終段のインバータを構成するＰＭＯＳのゲート
端に接続される。また、チャージアップ用のトランジス
タであるＰＭＯＳは、そのソース端が電源に接続され、
ゲート端がインバータ１２ｂの出力端に接続され、ドレ
イン端が出力最終段のインバータを構成するＰＭＯＳの
ゲート端に接続される。
【００４６】なお、出力最終段のインバータを構成する
ＰＭＯＳを例にして説明したが、出力最終段のインバー
タを構成するＮＭＯＳについても、抵抗素子として用い
られる常時オン状態のトランジスタがＰＭＯＳに、また
チャージアップ用のトランジスタがＮＭＯＳに変更され
ることを除いて、同様に構成することができることは当
然のことである。
ＰＭＯＳを例にして説明したが、出力最終段のインバー
タを構成するＮＭＯＳについても、抵抗素子として用い
られる常時オン状態のトランジスタがＰＭＯＳに、また
チャージアップ用のトランジスタがＮＭＯＳに変更され
ることを除いて、同様に構成することができることは当
然のことである。
【００４７】次に、ＮＭＯＳ１６およびＰＭＯＳ１８は
単に抵抗素子であれば良く、ＮＭＯＳ１６およびＰＭＯ
Ｓ１８以外にもポリシリコン抵抗、拡散（層）抵抗、シ
ート抵抗等を用いることができるが、抵抗値の調整のし
易さ、レイアウト面積などの点において、図示例のよう
にＮＭＯＳ１６およびＰＭＯＳ１８を用いるのが最適で
ある。なお、直列接続された抵抗素子により合成抵抗が
形成されるため、例えば直列接続された抵抗素子の抵抗
値を徐々に小さくするなど、適宜その抵抗値を変更する
ようにしても良い。
単に抵抗素子であれば良く、ＮＭＯＳ１６およびＰＭＯ
Ｓ１８以外にもポリシリコン抵抗、拡散（層）抵抗、シ
ート抵抗等を用いることができるが、抵抗値の調整のし
易さ、レイアウト面積などの点において、図示例のよう
にＮＭＯＳ１６およびＰＭＯＳ１８を用いるのが最適で
ある。なお、直列接続された抵抗素子により合成抵抗が
形成されるため、例えば直列接続された抵抗素子の抵抗
値を徐々に小さくするなど、適宜その抵抗値を変更する
ようにしても良い。
【００４８】また、チャージアップ用のＰＭＯＳ２０お
よびディスチャージ用のＮＭＯＳ２２は、出力最終段の
インバータを構成するＰＭＯＳ２４ａ，２４ｂおよびＮ
ＭＯＳ２６ａ，２６ｂのオフ動作を高速にするためのも
のであって、これらのＰＭＯＳ２０およびＮＭＯＳ２２
は設けなくても問題はないが、必要に応じて適宜備える
のが好ましい。また、直列接続されたインバータ１２
ａ，１２ｂは、並列接続されたインバータ１４ａ，１４
ｂ、ＰＭＯＳ２０およびＮＭＯＳ２２のゲート端に、内
部信号をドライブするためのバッファの役割を果たすも
のであって、これらの回路構成は特に限定されない。さ
らに、並列接続されたインバータ１４ａ，１４ｂを、１
つのインバータで構成するようにしても良いのは当然の
ことである。
よびディスチャージ用のＮＭＯＳ２２は、出力最終段の
インバータを構成するＰＭＯＳ２４ａ，２４ｂおよびＮ
ＭＯＳ２６ａ，２６ｂのオフ動作を高速にするためのも
のであって、これらのＰＭＯＳ２０およびＮＭＯＳ２２
は設けなくても問題はないが、必要に応じて適宜備える
のが好ましい。また、直列接続されたインバータ１２
ａ，１２ｂは、並列接続されたインバータ１４ａ，１４
ｂ、ＰＭＯＳ２０およびＮＭＯＳ２２のゲート端に、内
部信号をドライブするためのバッファの役割を果たすも
のであって、これらの回路構成は特に限定されない。さ
らに、並列接続されたインバータ１４ａ，１４ｂを、１
つのインバータで構成するようにしても良いのは当然の
ことである。
【００４９】
【発明の効果】以上詳細に説明した様に、本発明の出力
バッファ回路は、出力最終段のインバータを構成するＰ
ＭＯＳおよびＮＭＯＳを複数個に分割し、このＰＭＯＳ
のゲート端間に配置される抵抗素子によりそのゲート端
を直列接続し、同様に、ＮＭＯＳのゲート端間に配置さ
れる抵抗素子によりそのゲート端を直列接続し、インバ
ータにより内部信号を反転して、直列接続された抵抗素
子の端部をドライブするよう構成したものである。本発
明の出力バッファ回路において、内部信号を反転する１
つのインバータにより、複数個に分割された出力最終段
を構成するＰＭＯＳおよびＮＭＯＳをドライブするた
め、全体的に緩やかにオン動作が行われる。また、直列
接続された抵抗素子は、ＰＭＯＳおよびＮＭＯＳのゲー
ト容量および配線容量などの容量成分とともにＲＣ伝送
路を構成するため、インバータにより反転された内部信
号は、直列接続された抵抗素子を通過する毎に自動的に
遅延され、タイミングをずらして順次オンさせることが
できる。従って、本発明の出力バッファ回路によれば、
電流の急激な変化を抑制して、ノイズの発生を未然に防
止することができることは勿論、複数個に分割された出
力最終段のインバータを構成するＰＭＯＳおよびＮＭＯ
Ｓを個々に制御する必要がないため、レイアウト設計が
容易であるという特徴がある。
バッファ回路は、出力最終段のインバータを構成するＰ
ＭＯＳおよびＮＭＯＳを複数個に分割し、このＰＭＯＳ
のゲート端間に配置される抵抗素子によりそのゲート端
を直列接続し、同様に、ＮＭＯＳのゲート端間に配置さ
れる抵抗素子によりそのゲート端を直列接続し、インバ
ータにより内部信号を反転して、直列接続された抵抗素
子の端部をドライブするよう構成したものである。本発
明の出力バッファ回路において、内部信号を反転する１
つのインバータにより、複数個に分割された出力最終段
を構成するＰＭＯＳおよびＮＭＯＳをドライブするた
め、全体的に緩やかにオン動作が行われる。また、直列
接続された抵抗素子は、ＰＭＯＳおよびＮＭＯＳのゲー
ト容量および配線容量などの容量成分とともにＲＣ伝送
路を構成するため、インバータにより反転された内部信
号は、直列接続された抵抗素子を通過する毎に自動的に
遅延され、タイミングをずらして順次オンさせることが
できる。従って、本発明の出力バッファ回路によれば、
電流の急激な変化を抑制して、ノイズの発生を未然に防
止することができることは勿論、複数個に分割された出
力最終段のインバータを構成するＰＭＯＳおよびＮＭＯ
Ｓを個々に制御する必要がないため、レイアウト設計が
容易であるという特徴がある。
【図１】本発明の出力バッファ回路の一実施例の構成回
路図である。
路図である。
【図２】本発明の出力バッファ回路の別の実施例の構成
回路の部分拡大図である。
回路の部分拡大図である。
【図３】半導体チップの出力バッファ回路の模式図であ
る。
る。
【図４】従来の出力バッファ回路の一例の構成回路図で
ある。
ある。
【図５】（ａ）および（ｂ）は、ともにインバータの一
例の構成回路図である。
例の構成回路図である。
【図６】従来の出力バッファ回路の別の例の構成回路図
である。
である。
【符号の説明】 １０，１５ 出力バッファ回路 １２ａ，１２ｂ，１４ａ，１４ｂ インバータ １８，２０，２０ｂ，２４ａ，２４ｂ，２４ｃ ＰＭＯ
Ｓ １６，１６ｂ，２２，２６ａ，２６ｂ ＮＭＯＳ ２８ 内部信号線 ３０ 出力パッド ３２ 出力バッファ回路 ３４ 負荷容量 ３６ 出力バッファ回路 ３８ａ，３８ｂ，４０ａ，４０ｂ インバータ ４１ａ，４１ｂ，４２ ＰＭＯＳ ４３ａ，４３ｂ，４４ ＮＭＯＳ ４６ 出力バッファ回路 ４８ａ，４８ｂ，５０ａ，５０ｂ，５０ｃ，５０ｄ イ
ンバータ ５２ａ，５２ｂ ＰＭＯＳ ５４ａ，５４ｂ ＮＭＯＳ
Ｓ １６，１６ｂ，２２，２６ａ，２６ｂ ＮＭＯＳ ２８ 内部信号線 ３０ 出力パッド ３２ 出力バッファ回路 ３４ 負荷容量 ３６ 出力バッファ回路 ３８ａ，３８ｂ，４０ａ，４０ｂ インバータ ４１ａ，４１ｂ，４２ ＰＭＯＳ ４３ａ，４３ｂ，４４ ＮＭＯＳ ４６ 出力バッファ回路 ４８ａ，４８ｂ，５０ａ，５０ｂ，５０ｃ，５０ｄ イ
ンバータ ５２ａ，５２ｂ ＰＭＯＳ ５４ａ，５４ｂ ＮＭＯＳ
Claims (3)
- 【請求項１】ソース端が電源に接続され、ドレイン端が
短絡されて出力パッドに接続された少なくとも２つのＰ
型ＭＯＳトランジスタと、これらのＰ型ＭＯＳトランジ
スタのゲート端間に配置される第１の抵抗素子と、入力
端が内部信号線に接続され、この第１の抵抗素子の一方
の端部が接続される前記Ｐ型ＭＯＳトランジスタのゲー
ト端がその出力端に接続された第１のインバータと、ソ
ース端がグランドに接続され、ドレイン端が短絡されて
出力パッドに接続された少なくとも２つのＮ型ＭＯＳト
ランジスタと、これらのＮ型ＭＯＳトランジスタのゲー
ト端間に配置される第２の抵抗素子と、入力端が前記内
部信号線に接続され、この第２の抵抗素子の一方の端部
が接続される前記Ｎ型ＭＯＳトランジスタのゲート端が
その出力端に接続された第２のインバータとを備えるこ
とを特徴とする出力バッファ回路。 - 【請求項２】請求項１に記載の出力バッファ回路であっ
て、 さらに、ドレイン端が前記第１のインバータの出力端に
接続されていない前記Ｐ型ＭＯＳトランジスタのゲート
端に接続され、ソース端が電源に接続され、ゲート端が
内部信号線に接続されたＰ型ＭＯＳトランジスタと、 ドレイン端が前記第２のインバータの出力端に接続され
ていない前記Ｎ型ＭＯＳトランジスタのゲート端に接続
され、ソース端がグランドに接続され、ゲート端が内部
信号線に接続されたＮ型ＭＯＳトランジスタとを備える
出力バッファ回路。 - 【請求項３】前記第１の抵抗素子は、ゲート端が電源に
接続されたＮ型ＭＯＳトランジスタであり、前記第２の
抵抗素子は、ゲート端がグランドに接続されたＰ型ＭＯ
Ｓトランジスタである請求項１または２に記載の出力バ
ッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032105A JPH08228141A (ja) | 1995-02-21 | 1995-02-21 | 出力バッファ回路 |
| US08/604,703 US5672983A (en) | 1995-02-21 | 1996-02-21 | Low noise output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032105A JPH08228141A (ja) | 1995-02-21 | 1995-02-21 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08228141A true JPH08228141A (ja) | 1996-09-03 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032105A Pending JPH08228141A (ja) | 1995-02-21 | 1995-02-21 | 出力バッファ回路 |
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| US (1) | US5672983A (ja) |
| JP (1) | JPH08228141A (ja) |
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- 1995-02-21 JP JP7032105A patent/JPH08228141A/ja active Pending
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1996
- 1996-02-21 US US08/604,703 patent/US5672983A/en not_active Expired - Lifetime
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |