JPH09139080A - ダイナミックランダムアクセスメモリに使用する出力バッファユニットおよび信号処理方法 - Google Patents

ダイナミックランダムアクセスメモリに使用する出力バッファユニットおよび信号処理方法

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JPH09139080A
JPH09139080A JP8138642A JP13864296A JPH09139080A JP H09139080 A JPH09139080 A JP H09139080A JP 8138642 A JP8138642 A JP 8138642A JP 13864296 A JP13864296 A JP 13864296A JP H09139080 A JPH09139080 A JP H09139080A
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terminal
transistor
output buffer
buffer unit
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Biju Berayudhan
ビジュ ベラユドハン
Rao Sadashiba
ラオ サダシバ
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Abstract

(57)【要約】 【課題】 ダイナミックランダムアクセスメモリに使用
する出力バッファユニットを得る。 【解決手段】 ダイナミックランダムアクセスメモリ５
に使用する出力バッファユニット２７は相補論理信号を
発生する第１段４０，４１を含んでいる。中間段４２，
４３において、相補信号の発生とは別個に、相補信号が
バッファされて出力ドライバ段４４，４５へ加えられ
る。信号発生段をバッファリング段から分離することに
より、論理レベルから論理レベルへの遷移速度を高める
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体データ処理シ
ステム、特に、ダイナミックランダムアクセスメモリユ
ニットの出力バッファユニットに関する。従来、出力バ
ッファユニットは中間状態すなわちトライステートから
１つの論理状態へ駆動される。最近、データブロックの
選定された転送において、出力バッファユニットは１つ
の論理状態から相補論理状態へ駆動することができるよ
うになっている。従来技術の出力バッファユニットでは
論理状態から論理状態への遷移を容認できる性能を生じ
る方法で実行できない。
【０００２】
【従来の技術】図１にはＤＲＡＭユニットとデータ処理
の残部との間のインターフェイスが図示されている。中
央処理装置１はコントロールバス６、アドレスバス７、
およびデータバス８と論理信号を交換する。アドレスバ
ス７からの論理信号はラッチユニット２およびメモリコ
ントローラ４へ加えられる。ラッチユニット２からのア
ドレス信号はキャッシュメモリユニット３へ加えられ
る。キャッシュメモリユニット３からの論理信号はデー
タバス８と交換される。コントロールバス６およびアド
レスバスからの信号はメモリコントローラ４へ加えられ
る。メモリコントローラユニット４はＲＡＳ 信号、Ｃ
ＡＳ 信号、Ｗ 信号、およびアドレス信号をＤＲＡＭ
ユニット５へ加える。ＤＲＡＭユニットはデータバス８
と信号を交換する。
【０００３】図２を参照すると、従来技術のＤＲＡＭユ
ニットのブロック図が図示されている。アドレス信号が
ローアドレス情報をアドレス信号グループからセレクト
するローアドレスユニット２０およびコラムアドレス情
報をアドレス信号グループからセレクトするコラムアド
レスユニット２１へ加えられる。ローアドレスユニット
２０からの出力信号はローアドレスデコーダ２２へ加え
られ、コラムアドレスユニット２１からの出力信号はコ
ラムアドレスデコーダユニット２３へ加えられる。ロー
アドレスデコーダユニット２２およびコラムアドレスデ
コーダユニット２３からの出力信号はメモリセルアレイ
２４へ加えられる。ＤＱＰＡＤ２９からのデータ信号は
データ入力ラッチ２８へ加えられる。データ入力ラッチ
からの信号はドライバユニット２６と交換される。ドラ
イバユニット２６からの信号はメモリセルアレイ２４へ
加えられる。メモリセルアレイからのデータ信号はプリ
バッファユニット２５へ加えられる。プリバッファユニ
ット２５からのデータ信号は出力バッファユニット２７
へ加えられ出力バッファユニット２７からのデータ信号
はＤＱＰＡＤ２９へ加えられる。
【０００４】図３を参照すると、従来技術の出力バッフ
ァの模式図が示されている。ＷＯＥＮ信号がｎ−チャネ
ルトランジスタＰＭＮ１のゲート端子へ加えられる。ト
ランジスタＰＭＮ１のドレイン端子はｐ−チャネルトラ
ンジスタＰＭＰ１のドレイン端子、ｎ−チャネルトラン
ジスタＰＭＮ２のドレイン端子、およびｐ−チャネルト
ランジスタＰＭＰ２のゲート端子に接続されている。ト
ランジスタＰＭＰ１のソース端子は基板およびＶｐｐ電
圧源に接続されている。トランジスタＰＭＮ１のソース
端子はＷＯＥＢ 信号およびｎ−チャネルトランジスタ
ＰＭＮ４のゲート端子に接続されている。ＷＯＥＮ 信
号がトランジスタＰＭＮ２のゲート端子およびトランジ
スタＰＭＮ３のゲート端子に接続されている。トランジ
スタＰＭＮ３のソース端子はグラウンド端子に接続さ
れ、トランジスタＰＭＮ３のドレイン端子はトランジス
タＰＭＰ１のゲート端子、ＰＭＰ２のドレイン端子、ト
ランジスタＰＭＮ４のドレイン端子、ｎ−チャネルトラ
ンジスタＰＭＮ５のゲート端子、ｐ−チャネルトランジ
スタＰＭＰ３のゲート端子、ｐ−チャネルトランジスタ
ＰＭＰ４のゲート端子、およびｎ−チャネルトランジス
タＰＭＮ６のゲート端子に接続されている。トランジス
タＰＭＰ２のドレイン端子はＶｐｐ電圧源および基板に
接続されている。トランジスタＰＭＮ４のソース端子は
グラウンド電位に接続されている。トランジスタＰＭＰ
３のソース端子はＶｐｐ電圧源および基板に接続されて
いる。トランジスタＰＭＰ３のドレイン端子は論理ＮＯ
ＲゲートＰＮＲ１の第１の入力端子およびトランジスタ
ＰＭＮ５の第１の導通端子に接続されている。トランジ
スタＰＭＮ５の第２の導通端子は反転増幅器ＰＩＶ３の
入力端子および反転増幅器ＰＩＶ２の出力端子に接続さ
れている。
【０００５】ＷＤＬＡＴ信号が反転増幅器ＰＩＶ１の入
力端子およびパスゲートＰＰＧ１のｎ−チャネルゲート
へ加えられる。反転増幅器ＰＩＶ１の出力端子はパスゲ
ートＰＰＧ１のｐ−チャネルゲートに接続されている。
パスゲートＰＰＧ１の第１の導通端子は反転増幅器ＰＩ
Ｖ３の出力端子に接続され、パスゲートＰＰＧ１の第２
の導通端子は反転増幅器ＰＩＶ２の入力端子と、ＩＯＰ
ＲＢＮ信号とトランジスタＰＭＮ６の第１の導通端子に
接続されている。トランジスタＰＭＮ６の第２の導通端
子はトランジスタＰＭＰ４のドレイン端子と論理ＮＯＲ
ゲートＰＮＲ２の第１の入力端子に接続されている。ト
ランジスタＰＭＰ４のソース端子はＶｐｐ電圧源と基板
に接続されている。論理ＮＯＲゲートＰＮＲ２の第２の
入力端子は論理ＮＯＲゲートＰＮＲ１の出力端子と、抵
抗ＰＲ１の第１の端子と、スイッチＰＳＷ１の第１の端
子に接続されている。論理ＮＯＲゲートＰＮＲ２の出力
端子は論理ＮＯＲゲートＰＮＲ１の第２の入力端子とｎ
−チャネルトランジスタＰＭＮ９の第１の導通端子に接
続されている。トランジスタＰＭＮ９のゲート端子はＶ
ｐｐ電圧源に接続され、トランジスタＰＭＮ９の第２の
導通端子はｎ−チャネルトランジスタＰＭＮＡのゲート
端子に接続されている。トランジスタＰＭＮＡの第２の
端子は第２のグラウンド電位に接続され、トランジスタ
ＰＭＮＡのドレイン端子は抵抗ＰＲ２の第１の端子と、
ｎ−チャネルトランジスタＰＭＮ７のソース端子とｎ−
チャネルトランジスタＰＭＮ８のソース端子に接続され
ている。トランジスタＰＭＮ８のゲート端子は第２のグ
ラウンド電位に接続され、トランジスタＰＭＮ８のドレ
イン端子は抵抗ＰＲ１の第２の端子と、スイッチＰＳＷ
１の第２の端子とトランジスタＰＭＮ７の入力端子に接
続されている。トランジスタＰＭＮ７のドレイン端子は
Ｖｅｘｔ電圧源に接続されている。抵抗ＰＲ２の第２の
端子は出力バッファユニットの出力端子に接続されそこ
に加わる信号は（ＤＱＮ）信号として示されている。
【０００６】従来技術の出力バッファユニットから発生
される非重畳信号は交差結合された論理ＮＯＲゲートＰ
ＮＲ１およびＰＮＲ２から供給される（図３）。論理Ｎ
ＯＲゲートＰＮＲ１およびＰＮＲ２の出力信号により
（トランジスタＰＭＮ７およびＰＭＮＡを含む）最終ド
ライバ回路が活性化される。この技術はプリドライバ回
路がトライステート（０，０）レベルから（０，１）も
しくは（１，０）論理レベルへ遷移する時には申し分の
ないものである。しかしながら、（０，１）から（１，
０）レベルへの遷移もしくは（１，０）から（０，１）
への遷移の場合には、論理レベルから論理レベルへ遷移
する時間が長くなる。この遅延が生じるのは出力ドライ
バの比較的大きい負荷を駆動するのに論理ＮＯＲゲート
は他の回路素子ほど効率的ではないためである。
【０００７】
【発明が解決しようとする課題】したがって、現在利用
できる回路よりも高い応答時間で出力バッファにおいて
論理レベルから論理レベルへの遷移を駆動することがで
きる出力バッファに対するニーズが痛感される。
【０００８】
【課題を解決するための手段】前記した特徴およびその
他の特徴は、本発明に従って、出力段を駆動するのに必
要なバッファリングの前にそれとは別個に相補論理信号
が発生される出力バッファユニットにより達成される。
出力バッファユニットは第１段を含みそこにラッチされ
たデータおよびコントロール信号が処理される。相補信
号が第２段へ加えられ、第２段および第３段により信号
がバッファリングされて第４および最終ドライバ段へ加
えられる。このようにして、論理状態から論理状態への
遷移は従来技術の装置のような性能損失なしで実現する
ことができる。
【０００９】
【発明の実施の形態】図１、図２および図３については
関連技術に関して検討を行った。
【００１０】図４を参照すると、本発明による出力バッ
ファユニットのブロック図が示されている。コントロー
ルユニット４０およびデータラッチ／レベルシフトユニ
ット４１の各々が中間段４２および中間段４３へ信号を
加える。中間段４２はプリドライバユニット４４へ信号
を加え、中間段４３はプリドライバユニット４５へ信号
を加える。プリドライバユニット４４はドライバユニッ
ト４６へ信号を加え、プリドライバユニット４５はドラ
イバユニット４７へ信号を加える。ドライバユニット４
６およびドライバユニット４７はＤＱＰＡＤ４９へ信号
を加える。
【００１１】図５を参照すると、本発明による出力バッ
ファの模式図が示されている。ＷＯＥＮＭ信号がｎ−チ
ャネルトランジスタＭＮ１のゲート端子に加えられる。
ＷＯＥＭ 信号がトランジスタＭＮ１のソース端子とｎ
−チャネルＭＮ４のゲート端子へ加えられる。ＷＯＥＮ
Ｍ 信号がｎ−チャネルトランジスタＭＮ２のソース端
子と、トランジスタＭＮ２のゲート端子と、トランジス
タＭＮ３のゲート端子へ加えられる。トランジスタＭＮ
１のドレイン端子はｐ−チャネルトランジスタＭＰ１の
ドレイン端子と、トランジスタＭＮ２のドレイン端子
と、ｐ−チャネルトランジスタＭＰ２のゲート端子に接
続されている。トランジスタＭＰ１のソース端子と基板
およびトランジスタＭＰ２のソース端子と基板は供給電
圧Ｖｐｐに接続されている。トランジスタＭＰ１のゲー
ト端子はトランジスタＭＮ３のドレイン端子と、トラン
ジスタＭＮ４のドレイン端子と、ｐ−チャネルトランジ
スタＭＰ５のゲート端子と、ｎ−チャネルトランジスタ
ＭＮＡのゲート端子と、ｐ−チャネルトランジスタＭＰ
８のゲート端子に接続されている。トランジスタＭＮ３
のソース端子とトランジスタＭＮ４のソース端子はグラ
ウンド電位に接続されている。
【００１２】ＷＤＬＡＴＭ信号がｎ−チャネルトランジ
スタＭＮ５のゲート端子に加えられる。ＩＯＰＲＢＭ信
号がトランジスタＭＮ５の第１の導通端子と、ｎ−チャ
ネルトランジスタＭＮ６のゲート端子と、ｐ−チャネル
トランジスタＭＰ９のドレイン端子と、反転増幅器ＩＶ
３の入力端子へ加えられる。トランジスタＭＰ９のソー
スと基板はＶｐｅｒｉに接続され、トランジスタＭＰ９
のゲート端子は反転増幅器ＩＶ３の出力端子とｎ−チャ
ネルトランジスタＭＮ７のゲート端子に接続されてい
る。トランジスタＭＮ６のソース端子とトランジスタＭ
Ｎ７のソース端子はグラウンド電位に接続されている。
トランジスタＭＮ５の第２の導通端子はｐ−チャネルト
ランジスタＭＰ３のゲート端子と、トランジスタＭＮ７
のドレイン端子と、ｐ−チャネルトランジスタＭＰ４の
ドレイン端子と、ｎ−チャネルトランジスタＭＮ８のゲ
ート端子と、ｐ−チャネルトランジスタＭＰ６のゲート
端子に接続されている。トランジスタＭＮ６のドレイン
端子はトランジスタＭＰ３のドレイン端子とトランジス
タＭＰ４のゲート端子に接続されている。トランジスタ
ＭＰ３の基板およびソース端子はスイッチＳＷ３を介し
てＶｐｐ電圧源と、ｐ−チャネルトランジスタＭＰＯの
ドレイン端子と、トランジスタＭＰ４の基板およびソー
ス端子に接続されている。トランジスタＭＰＯのゲート
端子はグラウンド電位に接続され、トランジスタＭＰＯ
のソース端子と基板はＶｐｐ電圧源に接続されている。
【００１３】トランジスタＭＰ５の基板およびソース端
子はトランジスタＭＰ６のソース端子および基板と、ｐ
−チャネルトランジスタＭＰ７のソース端子および基板
と、トランジスタＭＰ８のソース端子および基板とＶｐ
ｐ電圧源に接続されている。トランジスタＭＰ５のドレ
イン端子はトランジスタＭＰ６のドレイン端子と、トラ
ンジスタＭＮ８のドレイン端子と、トランジスタＩＶ１
の入力端子に接続されている。トランジスタＭＮＡのド
レイン端子はトランジスタＭＮ８のソース端子とｎ−チ
ャネルトランジスタＭＮ９のソース端子に接続され、ト
ランジスタＭＮＡのソース端子はグラウンド電位に接続
されている。トランジスタＭＮ９のドレイン端子はトラ
ンジスタＭＰ７のドレイン端子と、トランジスタＭＰ８
のドレイン端子と、反転増幅器ＩＶ２の入力端子に接続
されている。トランジスタＭＮ９のゲート端子はトラン
ジスタＭＰ７のゲート端子とトランジスタＭＰ４のゲー
ト端子に接続されている。
【００１４】反転増幅器ＩＶ２の出力端子はｎ−チャネ
ルトランジスタＭＮＤのゲート端子に接続されている。
トランジスタＭＮＤのソース端子は第２のグラウンド電
位に接続され、トランジスタＭＮＤのドレイン端子は抵
抗Ｒ２の第１の端子と、ｎ−チャネルトランジスタＭＮ
Ｂのソース端子と、ｎ−チャネルトランジスタＭＮＵの
ソース端子に接続されている。トランジスタＭＮＢのゲ
ート端子はグラウンド電位に接続され、トランジスタＭ
ＮＢのドレイン端子はスイッチＳＷ１の第１の端子と、
トランジスタＭＰＵのゲート端子と、抵抗Ｒ１を介した
反転増幅器ＩＶ１の出力端子に接続されている。トラン
ジスタＭＮＵのドレイン端子はＶｅｘｔ電圧源とスイッ
チＳＷ２の第１の端子に接続されている。スイッチＳＷ
１の第２の端子はｎ−チャネルトランジスタＭＮＣの第
１の導通端子に接続され、スイッチＳＷ２の第２の端子
はトランジスタＭＮＣの第２の導通端子に接続されてい
る。トランジスタＭＮＣのゲート端子はグラウンド電位
に接続されている。抵抗Ｒ２の第２の端子は出力信号Ｄ
ＱＭを供給する。
【００１５】図６を参照すると、代表的な拡張されたデ
ータ出力が示されている。拡張されたデータ出力期間中
に、ＣＡＳ 信号がハイに遷移すると、前のデータが出
力端子に維持される。この前のデータはＣＡＳ 信号が
最小データ保持時間（ＴＤＯＨ）だけローとなった後で
も出力に維持される。次のアクセスがＴＣＡＣアクセス
であり新しいデータが反対の論理状態であれば、出力バ
ッファ回路は論理レベルから論理レベルへの遷移を生じ
る。
【００１６】再び図４の出力バッファユニットのブロッ
ク図を参照すると、コントロールユニット４０は出力イ
ネーブル信号を結合してレベルシフトされたコントロー
ル信号を発生する。データラッチ／レベルシフトユニッ
ト４１は入データをラッチしてラッチされたデータ信号
のレベルをシフトさせる。ダイナミックランダムアクセ
スユニットの出力端子に適切なレベルを得るために、出
力ドライバユニット４５および４７が内部供給レベルよ
りも高いレベルで駆動される。したがってデータラッチ
／レベルシフトユニット４１が実施するレベルシフトに
より入来電圧レベルは高いレベルへ変換される。データ
ラッチ／レベルシフタ４１内の交差結合されたトランジ
スタは相補信号を発生するのに使用される。さらに、相
補信号は重畳されていない。相補信号が重畳されていな
いことはクローバー（ｃｒｏｗｂａｒ）電流を最小限に
抑えるのに重要である。中間段４２および４３におい
て、コントロールユニット４０からのコントロール信号
（出力イネーブル）はデータラッチ／レベルシフタから
のデータ信号によりゲートされ、最小の遅延で、非重畳
相補信号がプリドライバユニット４４および４５へ通さ
れる。中間段４２および４３はトライステート出力に対
しては（０，０）であり出力データ信号に対しては
（１，０）もしくは（０，１）である。プリドライバユ
ニット４４および４５はドライバユニット４６および４
７へ最適活性化信号を与えるインバータ要素を含んでい
る。要素４２，４３，４４および４５はコントロールユ
ニット４０から発生される相補信号の非重畳特性を維持
するように最適化される。
【００１７】ＷＯＥＮおよびＷＯＥＮ （およびＷＯＥ
ＮＭおよびＷＯＥＮＭ ）信号は相補出力イネーブルコ
ントロール信号である。ＷＯＥＢ （およびＷＷＯＥＭ
）信号はコラムアドレス遷移に関連する出力イネーブ
ル信号であり出力バッファの入力端子に新しいデータが
準備されていることを示す。ＷＤＬＡＴ信号はデータラ
ッチ信号である。ＷＤＬＡＴ信号がロー状態となると、
ラッチ回路はディセーブルされＩＯＰＲＢＮからの入力
データはラッチユニットへ入力される。ＷＤＬＡＴ信号
がハイ状態となると、ＩＯＰＲＢＮ信号のデータがラッ
チユニットへラッチされる。（ＷＤＬＡＴＭはＷＤＬＡ
Ｔに関連している）。ＤＱＮ（およびＤＱＭ）信号は出
力データである。
【００１８】本発明による出力バッファでは、高負荷を
駆動するのに使用される装置から発生される非重畳信号
を分離するために非重畳信号は第１段において発生され
る。相補信号が発生されると、信号発生の非重畳部を乱
すことなく適切なバッファリングを達成することができ
る。
【００１９】データラッチ／レベルシフトユニット４１
により入力データレベルはＶｐｅｒｉ電圧源レベルから
より高いＶｐｐ電圧源レベルへシフトされる。これらの
電圧レベルは出力バッファユニットの次の部分を駆動し
て最終出力レベルの劣化を回避するのに使用される。出
力バッファユニットの最終部分はＶｅｘｔ電圧源により
給電され、したがって、ＤＱ出力レベルはＶｅｘｔ電圧
源によって決まる。
【００２０】第１段は許容供給電圧範囲、使用するシミ
ュレーション（ｓｐｉｃｅ）モデルに反映されるプロセ
スコーナー変動、および所要の変動に対する温度変動の
影響を考慮して設計される。これらの最適化手順により
パス４１−＞４２−＞４４およびパス４１−＞４３−＞
４５における速度はおよそ２ｎｓだけ低減されている。
【００２１】図７を参照して、従来技術の出力バッファ
ユニットの性能と本発明による出力バッファユニットの
性能を比較するシミュレーション結果を示す。実線波形
は本発明の最終ドライバユニットを活性化する信号を示
し、点線は従来技術のバッファユニットの波形を示す。
【００２２】スイッチに関しては、図３のスイッチＰＳ
Ｗ１は元々抵抗ＰＲ１をバイパスするのに使用されてい
たが、不要であることが判った。図５において、ＳＷ１
およびＳＷ２は実験的理由で設けられており実施例では
使用されない。スイッチＳＷ３が開くと、相補出力信号
はより非重畳とすることができ、したがってクローバー
電流および出力信号のリンギングを低減することができ
る。この改善は回路速度を犠牲にして達成される。
【００２３】実施例について本発明を説明してきたが、
当業者であれば発明を逸脱することなく実施例にさまざ
まな変更を加えたり構成要素を置換できることがお判り
と思われる。さらに、本発明の本質的な教示を逸脱する
ことなくさまざまな修正を加えて特定の状況や材料を本
発明の教示に適合させることができる。
【００２４】前記した検討から明らかなように、本発明
のある局面は実施例の特定の詳細に限定されることはな
く、したがって当業者であれば他の修正や応用がお判り
と思われる。したがって特許請求の範囲には発明の精神
および範囲を逸脱しない修正および応用が全て含まれる
ものとする。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１） ダイナミックランダムアクセスメモリに使用す
る出力バッファユニットであって、該出力バッファユニ
ットは、データ信号およびコントロール信号に応答して
相補論理信号を発生する第１段と、前記相補論理信号に
応答して前記相補信号をバッファリングする第２段と、
前記第２段からのバッファされた信号に応答して出力端
子へ論理信号を加える出力段とを具備する出力バッファ
ユニット。
【００２６】（２） 第１項記載の出力バッファユニッ
トであって、前記第３段は２つのドライバ段を含む出力
バッファユニット。
【００２７】（３） 第２項記載の出力バッファユニッ
トであって、前記第２段は２つの中間段と２つのプリド
ライバ段を含む出力バッファユニット。
【００２８】（４） 第３項記載の出力バッファユニッ
トであって、前記第１段は、データ信号を受信して前記
２つの中間段へ相補データ信号を加えるラッチおよびレ
ベルシフトと、コントロール信号を受信して前記中間段
へ加えるコントロールユニットとを含む出力バッファユ
ニット。
【００２９】（５） ダイナミックランダムアクセスメ
モリユニットの出力バッファユニットにおける信号処理
方法であって、該方法は、入力データ信号およびコント
ロール信号に応答して相補データ信号を発生するステッ
プと、前記出力バッファユニットの別個の段において、
バッファされた相補データ信号を発生するステップと、
前記バッファされた相補データ信号に応答して、出力端
子を前記入力データ信号により決定される論理状態へ駆
動するステップとを含む信号処理方法。
【００３０】（６） 第５項記載の方法であって、前記
バッファされた相補データ信号を発生するステップには
バッファされた各相補データ信号を別個の段で発生する
ステップが含まれる信号処理方法。
【００３１】（７） ダイナミックランダムアクセスメ
モリに使用する出力バッファユニットであって、該出力
バッファユニットは、コントロール信号および入力デー
タ信号に応答して相補データ信号を発生する相補手段
と、前記相補データ信号に応答してバッファされた相補
データ信号を与える前記相補手段とは別個のバッファ手
段と、前記バッファされた相補データ信号に応答して、
前記入力データ信号によって決まる、論理状態信号を加
えるドライバ手段とを具備する出力バッファユニット。
【００３２】（８） 第７項記載の出力バッファユニッ
トであって、前記相補手段は、前記コントロール信号に
応答して、前記バッファ手段へ加えられる、第１のコン
トロール信号を発生するコントロール手段と、前記入力
データ信号をラッチしてレベルシフトし、さらに前記相
補データ信号を前記バッファ手段へ加えるデータ手段と
を含む出力バッファユニット。
【００３３】（９） 第８項記載の出力バッファユニッ
トであって、前記バッファ手段には各々が前記相補デー
タ信号の１つを受信して前記バッファされた相補データ
信号の１つを与える第１および第２のバッファ要素が含
まれている出力バッファユニット。
【００３４】（１０） 第９項記載の出力バッファユニ
ットであって、前記データ手段には各々にバッファされ
た相補データ信号が加えられ、各々が出力端子へ信号を
加える第１および第２のドライバ要素が含まれており、
前記出力端子には前記入力データ信号によって決まる論
理状態信号が加えられる出力バッファユニット。
【００３５】（１１） ダイナミックランダムアクセス
メモリに使用する出力バッファユニットは相補論理信号
を発生する第１段を含んでいる。中間段において、相補
信号の発生とは別個に、相補信号がバッファされて出力
ドライバ段へ加えられる。信号発生段をバッファリング
段から分離することにより、論理レベルから論理レベル
への遷移速度を高めることができる。
【図面の簡単な説明】
【図１】従来技術によるダイナミックランダムアクセス
メモリとのインターフェイスを示すデータ処理システム
のブロック図。
【図２】従来技術によるデータ処理システムのＤＲＡＭ
ユニットのブロック図。
【図３】従来技術による出力バッファユニットの模式
図。
【図４】本発明による、ＤＲＡＭメモリユニットに使用
する、出力バッファユニットのブロック図。
【図５】本発明による出力バッファユニットの模式図。
【図６】従来技術の出力バッファの信号を本発明の出力
バッファユニットの信号と比較するシミュレーション結
果を示すグラフ。
【図７】従来技術の出力バッファユニットのリンギング
を本発明の出力バッファユニットのリンギングと比較す
るシミュレーション結果を示すグラフ。
【符号の説明】
１ 中央処理装置 ２ ラッチユニット ３ キャッシュメモリユニット ４ メモリコントローラ ５ ＤＲＡＭユニット ６ コントロールバス ７ アドレスバス ８ データバス ２０ ローアドレスユニット ２１ コラムアドレスユニット ２２ ローアドレスデコーダ ２３ コラムアドレスデコーダ ２４ メモリセルアレイ ２５ プリバッファユニット ２６ ドライバユニット ２７ 出力バッファユニット ２８ データ入力ラッチ ２９，４９ ＤＱ ＰＡＤ ４０ コントロールユニット ４１ データラッチ／レベルシフトユニット ４２，４３ 中間段 ４４，４５ プリドライバユニット ４６，４７ ドライバユニット
フロントページの続き (72)発明者 サダシバ ラオ インド国カラナタカ、バンガロレー 560052、ミラー ロード 71 テキサス インスツルメンツ インディア リミテッ ド 内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ダイナミックランダムアクセスメモリに
    使用する出力バッファユニットであって、該出力バッフ
    ァユニットは、データ信号およびコントロール信号に応
    答して相補論理信号を発生する第１段と、前記相補論理
    信号に応答して前記相補信号をバッファリングする第２
    段と、前記第２段からのバッファされた信号に応答して
    出力端子へ論理信号を加える出力段とを具備する出力バ
    ッファユニット。
  2. 【請求項２】 ダイナミックランダムアクセスメモリユ
    ニットの出力バッファユニットにおける信号処理方法で
    あって、該方法は、入力データ信号およびコントロール
    信号に応答して相補データ信号を発生するステップと、
    前記出力バッファの別個の段においてバッファされた相
    補データ信号を発生するステップと、前記バッファされ
    た相補データ信号に応答して前記入力データ信号によっ
    て決まる論理状態へ出力端子を駆動するステップとを含
    む信号処理方法。
JP8138642A 1995-06-01 1996-05-31 ダイナミックランダムアクセスメモリに使用する出力バッファユニットおよび信号処理方法 Pending JPH09139080A (ja)

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IN653MA1995 1995-06-01
IN653/MAS/95 1995-06-01

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JPH09139080A true JPH09139080A (ja) 1997-05-27

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ID=11095883

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JP8138642A Pending JPH09139080A (ja) 1995-06-01 1996-05-31 ダイナミックランダムアクセスメモリに使用する出力バッファユニットおよび信号処理方法

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GB2301721A (en) 1996-12-11
US5831450A (en) 1998-11-03
GB2301721B (en) 2000-04-19
GB9611558D0 (en) 1996-08-07

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