JP2008263446A - 出力回路 - Google Patents

Abstract

【課題】高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つ回路を構成するトランジスタのゲートソース間耐圧を超える振幅の信号を出力する出力回路を実現できるようにする。
【解決手段】出力回路は、出力部１１及び出力部１１を入力信号に基づいて駆動するプリドライブ部１２を備えている。プリドライブ部１２は、第１の出力トランジスタＭＯ１のゲート端子と第２の出力トランジスタＭＯ２のゲート端子との間に接続され、第１の出力トランジスタＭＯ１のゲート端子の電位を第１の電位以下に制限し、第２の出力トランジスタＭＯ２のゲート端子の電位を第２の電位以上に制限するクランプ部１３を有している。
【選択図】図１

Description

本発明は、出力回路に関し、特に高電圧振幅の信号を出力する出力回路に関する。

高電圧振幅出力信号の出力回路としては、例えば特許文献１のようなレベルシフト回路を使用したものが知られている。図５は従来の出力回路の回路構成を示している。

図５に示すように従来の出力回路は、低電圧電源端子Ｔ_VDDと接地端子Ｔ_VSSとの間に接続され、入力信号によって駆動されるインバータ１２１を備えている。また、高電圧電源端子Ｔ_HVDDと低電圧ロジック端子Ｔ_HVSSとの間に接続され、入力がインバータ１２１の出力とコンデンサ１２０を介して接続されたインバータ１２４を含むラッチ回路１２３と、ラッチ回路１２３の出力と接続されたインバータ１２５とを備えている。インバータ１２１の出力とインバータ１２５の出力とは、高電圧電源端子Ｔ_HVDDと接地端子Ｔ_VSSとの間に接続された出力回路１２２と接続されている。

出力回路１２２は、接地端子Ｔ_VSSと高電圧電源端子Ｔ_HVDDとの間に順次接続されたＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである第１の出力トランジスタＭＯ１０１とＰ型のＭＯＳトランジスタである第２の出力トランジスタＭＯ１０２とからなる。第１の出力トランジスタＭＯ１０１と第２の出力トランジスタＭＯ１０２との接続点は、出力端子Ｔ_OUTと接続されている。また、第１の出力トランジスタＭＯ１０１のゲートは、インバータ１２１の出力と接続されており、第２の出力トランジスタＭＯ１０２のゲートは、インバータ１２１の出力と接続されている。

接地端子Ｔ_VSSの電位は接地電位Ｖ_SSであり、低電圧電源端子Ｔ_VDDの電位は、Ｖ_DDであり、高電圧電源端子Ｔ_HVDDの電位はＨＶ_DDであり、低電圧ロジック端子Ｔ_HVSSの電位はＨＶ_SSである。低電圧電源端子Ｔ_VDDと接地端子Ｔ_VSSとの間の電圧及び高電圧電源端子Ｔ_HVDDと低電圧ロジック端子Ｔ_HVSSとの間の電圧は、回路を構成する各トランジスタのゲートソース間耐圧以下である。高電圧電源端子Ｔ_HVDDと接地端子Ｔ_VSSとの間の電圧は、各トランジスタのゲートソース間耐圧以上である。

入力端子Ｔ_VINへの入力信号がＨレベル（Ｖ_DDレベル）になると、インバータ１２１の出力がＬレベル（Ｖ_SSレベル）になり、第１の出力トランジスタＭＯ１０１がオフ状態となる。また、インバータ１２１の出力は、コンデンサ１２０を介してインバータ１２４へ入力される。これにより、インバータ１２４の入力はＨＶ_SSレベルとなり、ラッチ回路１２３の出力がＨＶ_DDレベルとなる。ラッチ回路１２３の出力がＨＶ_DDレベルとなることによりインバータ１２５の出力がＨＶ_SSレベルとなり、第２の出力トランジスタＭＯ１０２がオン状態となる。これにより、出力端子Ｔ_OUTはＨＶ_DDレベルとなる。

一方、入力端子Ｔ_INがＬレベルになると、インバータ１２１の出力がＨレベルになり、インバータ１２１の出力により第１の出力トランジスタＭＯ１０１がオン状態となる。また、インバータ１２１の出力は、コンデンサ１２０を介してインバータ１２４へ入力される。これにより、インバータ１２４の入力はＨＶ_DDレベルとなり、ラッチ回路１２３の出力がＨＶ_SSレベルとなる。ラッチ回路１２３の出力がＨＶ_SSレベルとなることによりインバータ１２５の出力がＨＶ_DDレベルとなり、第２の出力トランジスタＭＯ１０２がオフ状態となる。これにより、出力端子Ｔ_OUTはＨＶ_SSレベルとなる。

以上のように、コンデンサ１２０による信号伝達により、高電圧振幅の出力信号を出力することができる。
特開２００１−２２３５７５号公報

しかしながら、前記従来の出力回路は、高耐圧なコンデンサが必要であり、一般の半導体の集積回路では面積が大きくなるという問題がある。また、一般に出力段のＭＯＳトランジスタはサイズとともにゲート容量が大きくなる。このため、出力団のＭＯＳトランジスタを駆動するためには、ゲート容量の高速充放電を行う必要がある。

本発明は、前記従来の問題を解決し、高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つ回路を構成するトランジスタのゲートソース間耐圧を超える振幅の信号を出力する出力回路を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は出力回路を、第１の出力トランジスタの駆動信号を基準電位に基づいて生成し、第２の出力トランジスタの駆動信号を電源電位に基づいて生成する構成とする。

具体的に本発明に係る出力回路は、基準電位のラインと電源電位のラインとの間に直列に接続された第１導電型の第１の出力トランジスタ及び第２導電型の第２の出力トランジスタを有する出力部と、第１の出力トランジスタ及び第２の出力トランジスタを入力信号に基づいて駆動するプリドライブ部とを備え、プリドライブ部は、入力信号に基づいて生成された第１の信号により駆動され、第１の出力トランジスタのゲート端子を基準電位のラインと短絡する第１導電型の第１のＭＯＳトランジスタと、入力信号に基づいて生成された第２の信号により駆動され、第２の出力トランジスタのゲート端子を電源電位のラインと短絡する第２導電型の第２のＭＯＳトランジスタと、第１の出力トランジスタのゲート端子と第２の出力トランジスタのゲート端子との間に接続され、第１の出力トランジスタのゲート端子の電位を第１の電位以下に制限し、第２の出力トランジスタのゲート端子の電位を第２の電位以上に制限するクランプ部とを有し、第１の電位と基準電位との間の電位差は、第１の出力トランジスタのゲートソース間耐圧以下であり、第２の電位と電源電位との間の電位差は、第２の出力トランジスタのゲートソース間耐圧以下であることを特徴とする。

本発明の出力回路によれば、出力部を駆動するプリドライブ部が、第１の出力トランジスタのゲート端子の電位を第１の電位以下に制限し、第２の出力トランジスタのゲート端子の電位を第２の電位以上に制限するクランプ部を有しているため、第１の出力トランジスタは、基準電位を基準として駆動され、第２の出力トランジスタは電源電位を基準として駆動される。従って、基準電位と電源電位との電位差がトランジスタのゲートソース間耐圧以上であっても、第１の出力トランジスタと第２の出力トランジスタとにゲートソース間耐圧以上の電圧がかかることがない。その結果、高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つ回路を構成するトランジスタのゲートソース間耐圧を超える振幅の信号を出力する出力回路を実現できる。

本発明の出力回路は、基準電位に対して第１のバイアス電圧を発生する第１の電圧源と、電源電位に対して第２のバイアス電圧を発生する第２の電圧源とをさらに備え、クランプ部は、第１のバイアス電圧がゲート端子に入力され、第１の出力トランジスタのゲート端子と一端が接続された第１導電型の第３のＭＯＳトランジスタと、第２のバイアス電圧がゲート端子に入力され、第２の出力トランジスタのゲート端子と一端が接続され、他端が第３のＭＯＳトランジスタの他端と接続された第２導電型の第４のＭＯＳトランジスタを有し、第１のバイアス電圧と第３のＭＯＳトランジスタの閾値電圧との差は、第１の出力トランジスタのゲートソース間耐圧以下であり、第２のバイアス電圧と第４のＭＯＳトランジスタの閾値電圧との差は、第２の出力トランジスタのゲートソース間耐圧以下であることが好ましい。

このような構成とすることにより、第１の出力トランジスタには基準電位を基準とする駆動電圧が供給され、第２の出力トランジスタには電源電位を基準とする駆動電圧が供給される。従って、高耐圧のコンデンサを用いることなく、ゲートソース間耐圧を超える振幅の信号を出力する出力回路を実現できる。

本発明の出力回路は、入力信号に基づいて、第１の信号及び第２の信号を生成するレベルシフト部をさらに備え、レベルシフト部は、第１の信号のハイレベルを第１のバイアス電圧に基づいて制限し、第２の信号のローレベルを第２のバイアス電圧に基づいて制限し、第１の信号と第２の信号とを同相の信号として出力することが好ましい。

本発明の出力回路において、プリドライブ部は電源電位が所定値以下の場合に、クランプ部を短絡するスイッチ部を有していることが好ましい。このような構成とすることにより、電源電圧が低くなった場合においても高速で動作する出力回路を実現できる。

この場合において、スイッチ部は、クランプ部を短絡するように接続された第１導電型の第５のＭＯＳトランジスタ及び第２導電型の第６のＭＯＳトランジスタを有していることが好ましい。

また、プリドライブ部は電源電位が所定値以下の場合に、第２のＭＯＳトランジスタと同期して第２の出力トランジスタのゲート端子を基準電位のラインと短絡し、第１のＭＯＳトランジスタと同期して第１の出力トランジスタのゲート端子を電源電位のラインと短絡する高速化回路部を有していてもよい。

この場合において、高速化回路部は、第１の信号がゲート端子に入力され、基準電位のラインと一端が接続された第１導電型の第７のＭＯＳトランジスタと、第７のＭＯＳトランジスタの他端と第２の出力トランジスタのゲート端子との間に接続され、電源電位が所定値以下の場合にオン状態となる第１導電型の第８のＭＯＳトランジスタと、第２の入力信号がゲート端子に入力され、電源電位のラインと一端が接続された第２導電型の第９のＭＯＳトランジスタと、第８のＭＯＳトランジスタの他端と第１の出力トランジスタのゲート端子の間に接続され、電源電位が所定値以下の場合にオン状態となる第２の導電型の第１０のＭＯＳトランジスタとを有していることが好ましい。

本発明に係る出力回路によれば、高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つ回路を構成するトランジスタのゲートソース間耐圧を超える振幅の信号を出力する出力回路を実現できる。

（第１の実施形態）
本発明の第１の実施形態について、図面を参照しながら説明する。図１は第１の実施形態に係る出力回路の回路構成を示している。

図１に示すように本実施形態の出力回路は、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとが組み合わされたＣＭＯＳ（相補型ＭＯＳ）半導体装置である。入力端子Ｔ_INから入力されたＣＭＯＳ半導体装置のゲートソース間耐圧以下の振幅の入力信号Ｖ_INを、ＣＭＯＳ半導体装置のゲートソース間耐圧以上の高電圧の振幅を有する出力信号Ｖ_OUTとして出力端子Ｔ_OUTから出力する。

出力回路は、基準電位Ｖ_SSのラインと電源電位ＨＶ_DDのラインとの間に直列に接続されたＮ型のＭＯＳトランジスタである第１の出力トランジスタＭＯ１及びＰ型のＭＯＳトランジスタである第２の出力トランジスタＭＯ２からなる出力部１１を備えている。第１の出力トランジスタＭＯ１と第２の出力トランジスタＭＯ２との接続ノードは出力端子Ｔ_OUTとなっている。本実施形態においては基準電位Ｖ_SSは接地電位であり、基準電位Ｖ_SSと電源電位ＨＶ_DDとの間の電圧は、ＣＭＯＳ半導体装置のゲートソース間耐圧以上の高電源電圧である。

第１の出力トランジスタＭＯ１のゲート端子及び第２の出力トランジスタＭＯ２のゲート端子には、それぞれ、第１の駆動信号ＣＤＲＶＯ１及び第２の駆動信号ＣＤＲＶＯ２が入力される。第１の駆動信号ＣＤＲＶＯ１及び第２の駆動信号ＣＤＲＶＯ２は、プリドライブ部１２により生成される。

プリドライブ部１２は、基準電位Ｖ_SSのラインと電源電位ＨＶ_DDのラインとの間に直列に接続されたＮ型の第１のトランジスタＭ１、Ｎ型の第３のトランジスタＭ３、Ｐ型の第４のトランジスタＭ４及びＰ型の第２のトランジスタＭ２かなる。第３のトランジスタＭ３及び第４のトランジスタＭ４は、第１の駆動信号ＣＤＲＶＯ１及び第２の駆動信号ＣＤＲＶＯ２の電位を制限するクランプ部１３を構成する。

第１のトランジスタＭ１と第３のトランジスタＭ３との接続ノードは、第１の駆動信号ＣＤＲＶＯ１の出力ノードであり、第１の出力トランジスタＭＯ１のゲート端子と接続されている。第２のトランジスタＭ２と第４のトランジスタＭ４との接続ノードは、第２の駆動信号ＣＤＲＶＯ２の出力ノードであり、第２の出力トランジスタＭＯ２のゲート端子と接続されている。

第１のトランジスタＭ１のゲート端子及び第２のトランジスタＭ２のゲート端子には、それぞれ第１の信号ＣＩＮ１及び第２の信号ＣＩＮ２が入力される。第１の信号ＣＩＮ１及び第２の信号ＣＩＮ２は、レベルシフト部１４において生成される。第３のトランジスタＭ３のゲート端子には、第１のバイアス電圧Ｖ_REFLが入力される。第４のトランジスタＭ４のゲート端子には、第２のバイアス電圧Ｖ_REFHが入力される。第１のバイアス電圧Ｖ_REFLは、正極が電源電位ＶＨ_DDのラインと接続された第１の電圧源１５により供給され、第２のバイアス電圧Ｖ_REFHは、負極が接地電位Ｖ_SSのラインと接続された第２の電圧源１６により供給される。

レベルシフト部１４は、基準電位Ｖ_SSのラインと電源電位ＨＶ_DDのラインとの間に直列に接続された、Ｎ型の第５のトランジスタＭ５、Ｎ型の第９のトランジスタＭ９、Ｐ型の第１１のトランジスタＭ１１及びＰ型の第７のトランジスタＭ７と、Ｎ型の第６のトランジスタＭ６、Ｎ型の第１０のトランジスタＭ１０、Ｐ型の第１２のトランジスタＭ１２及びＰ型の第８のトランジスタＭ８とを有している。

第５のトランジスタＭ５と第９のトランジスタＭ９との接続ノードは第１の信号ＣＩＮ１の出力ノードであり、第１のトランジスタＭ１のゲート端子と接続されている。第７のトランジスタＭ７と第１１のトランジスタＭ１１との接続ノードは、第２の信号ＣＩＮ２の出力ノードであり、第２のトランジスタＭ２のゲート端子と接続されている。

第５のトランジスタＭ５のゲート端子は、入力端子Ｔ_INと接続され、第６のトランジスタＭ６のゲート端子は、インバータ１７を介在させて入力端子Ｔ_INと接続されている。インバータ１７は、端子Ｔ_VDDから供給される低電源電圧によってバイアスされ、入力端子Ｔ_INに入力された入力信号Ｖ_INを反転して出力する。

第９のトランジスタＭ９のゲート端子及び第１０のトランジスタＭ１０のゲート端子は、第１の電圧源１５と接続され、第１のバイアス電圧Ｖ_REFLが入力される。第１１のトランジスタＭ１１のゲート端子及び第１２のトランジスタＭ１２のゲート端子は、第２の電圧源１６と接続され、第２のバイアス電圧Ｖ_REFHが入力される。

第７のトランジスタＭ７のゲート端子は、第８のトランジスタＭ８と第１２のトランジスタＭ１２との接続ノードと接続され、第８のトランジスタＭ８のゲート端子は、第７のトランジスタＭ７と第１１のトランジスタＭ１１との接続ノードと接続されている。

以下に、本実施形態の出力回路の動作について説明する。まず、入力端子Ｔ_INに入力された入力信号Ｖ_INが、ＬレベルであるＶ_SSレベルからＨレベルであるＶ_DDレベルに変化すると、レベルシフト部１４のＮ型の第５のトランジスタＭ５がターンオンし、Ｎ型の第６のトランジスタＭ６がターンオフする。第５のトランジスタＭ５がターンオンすることにより、レベルシフト部１４が出力する第１の信号ＣＩＮ１のレベルはＬレベルであるＶ_SSレベルに低下する。

一方、第６のトランジスタＭ６がターンオフすることによって、第６のトランジスタＭ６のドレインの電位が上昇する。しかし、第１のバイアス電圧Ｖ_REFLがゲート端子に印加されているＮ型の第１０のトランジスタＭ１０がターンオフする電位にクランプされる。Ｎ型のＭＯＳトランジスタがターンオフするゲートソース間電圧の閾値をＶ_tnとすると、第６のトランジスタＭ６のドレイン電位は（Ｖ_REFL−Ｖ_tn）となる。

また、第５のトランジスタＭ５がターンオンすることにより第２の信号ＣＩＮ２のレベルが低下するので、Ｐ型の第８のトランジスタＭ８がオン状態となり第８のトランジスタＭ８のドレインの電位は高電源電圧ＨＶ_DDまで上昇する。これによりＰ型の第７のトランジスタＭ７がターンオフし、第２の信号ＣＩＮ２のレベルが低下する。しかし、第２の信号ＣＩＮ２のレベルは、第２のバイアス電圧Ｖ_REFHによりゲート端子の電圧レベルがＨＶ_DD−Ｖ_REFHとなっているＰ型の第１１のトランジスタＭ１１がターンオフする電位にクランプされる。Ｐ型のＭＯＳトランジスタがターンオフするゲートソース間電圧の閾値をＶ_tpとすると、第２の信号ＣＩＮ２のレベルはＬレベルである（ＨＶ_DD−Ｖ_REFH＋Ｖ_tp）となる。

第１の信号ＣＩＮ１及び第２の信号ＣＩＮ２がそれぞれＨレベルからＬレベルに変化すると、プリドライブ部１２において、Ｎ型の第１のトランジスタＭ１及びＮ型の第３のトランジスタＭ３がターンオフし、Ｐ型の第２のトランジスタＭ２及びＰ型の第４のトランジスタＭ４がターンオンする。これにより、第１の駆動信号ＣＤＲＶＯ１は（Ｖ_REFL−Ｖ_tn）となり、第２の駆動信号ＣＤＲＶＯ２はＨＶ_DDとなる。これにより、出力部１１において、Ｎ型の第１の出力トランジスタＭＯ１がターンオンし、Ｐ型の第２の出力トランジスタＭＯ２がターンオフする。その結果、出力端子Ｔ_OUTから出力される出力信号Ｖ_OUTはＶ_SSレベルとなる。

次に、入力端子Ｔ_INに入力された入力信号Ｖ_INがＨレベルであるＶ_DDレベルからＬレベルであるＶ_SSレベルに変化すると、上記の説明と逆論理の動作をする。即ち、レベルシフト部１４において、第５のトランジスタＭ５及び第８のトランジスタＭ８がターンオフし、第６のトランジスタＭ６及び第７のトランジスタＭ７がターンオンする。これにより、第１の信号ＣＩＮ１のレベルはＨレベルである（Ｖ_REFL−Ｖ_tn）となる。また、第８のトランジスタＭ８のドレインは（ＨＶ_DD−Ｖ_REFH＋Ｖ_tp）となり、第２の信号ＣＩＮ２のレベルはＨレベルである高電源電圧ＨＶ_DDとなる。

第１の信号ＣＩＮ１及び第２の信号ＣＩＮ２がそれぞれＬレベルからＨレベルに変化すると、Ｎ型の第１のトランジスタＭ１がターンオンし、Ｐ型の第２のトランジスタＭ２がターンオフする。第１のトランジスタＭ１がターンオンすることにより、プリドライブ部１２の第１の駆動信号ＣＤＲＶＯ１のレベルはＶ_SSまで低下する。一方、第２のトランジスタＭ２がターンオフすることにより、プリドライブ部１２の第２の駆動信号ＣＤＲＶＯ２のレベルが下降する。しかし、第２の駆動信号ＣＤＲＶＯ２のレベルは、第２のバイアス電圧Ｖ_REFHがゲート端子に印加されている第４のトランジスタＭ４がターンオフする電位にクランプされる。このため、第２の駆動信号ＣＤＲＶＯ２のレベルは（ＨＶ_DD−Ｖ_REFL＋Ｖ_tp）となる。その結果、出力部１１において、第１の出力トランジスタＭＯ１がターンオフし、第２の出力トランジスタＭＯ２がターンオンし、出力端子Ｔ_OUTから出力される出力信号Ｖ_OUTは、ＨＶ_DDレベルとなる。

図２は図１に示した第１の実施形態に係る出力回路の動作波形を示している。入力信号Ｖ_INに従い、第１の信号ＣＩＮ１はＶ_SSレベルと（Ｖ_REFL−Ｖ_tn）レベルとの間で上下し、第２の信号ＣＩＮ２は（ＨＶ_DD−Ｖ_REFH＋Ｖ_tp）レベルとＨＶ_DDレベルの間で上下する。これに対応して、出力Ｖ_OUTはＨＶ_DDレベルとＶ_SSレベルとの間を上下する。

第１の実施形態における出力回路は、（Ｖ_REFL−Ｖ_tn）と（Ｖ_REFH−Ｖ_tp）がＣＭＯＳ半導体装置のゲートソース間耐圧を超えないように設定することにより、ＣＭＯＳ半導体装置のゲートソース間耐圧を超える振幅の出力信号Ｖ_OUTを出力することができる。

（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。図３は第２の実施形態に係る出力回路の回路構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

本実施形態の出力回路は、ゲートソース間耐圧以上の高電圧の振幅を出力できるだけでなく、出力信号端子Ｔ_HVDDと端子Ｔ_VSSとの間に印加される高電源電圧の動作範囲が広く、その下限値が回路を構成するトランジスタのゲートソース間耐圧を下回るような場合においても高速な駆動が可能な出力回路である。

第１のバイアス電圧Ｖ_REFL及び第２のバイアス電圧Ｖ_REFHは、第１の実施形態において述べたようにＶ_REFL−Ｖ_tnとＶ_REFH−Ｖ_tpがトランジスタのゲートソース間耐圧を超えないように設定すればよい。しかし、第１のバイアス電圧Ｖ_REFL及び第２のバイアス電圧Ｖ_REFHを高電源電圧よりも高くすることはできない。

このため、端子Ｔ_HVDDと端子Ｔ_VSSとの間に印加される高電源電圧が低い場合には、クランプ部１３の第３のトランジスタＭ３及び第４のトランジスタＭ４並びにレベルシフト部１４におけるクランプ用の第９のトランジスタＭ９〜第１２のトランジスタＭ１２に印加するゲート電圧が不足してこれらのトランジスタのオン抵抗が大きくなる。従って、クランプ部１３及びレベルシフト部１４が高抵抗となってしまい、出力回路を高速に動作させることができなくなる。

一方、高電源電圧がトランジスタのゲートソース間耐圧よりも低い場合には、クランプ部１３及びレベルシフト部１４は不要である。そこで、本実施形態の出力回路においては、以下のようにして、高電源電圧がトランジスタのゲートソース間耐圧よりも低い場合においても、出力回路を高速に駆動することを可能としている。

本実施形態の出力回路は、プリドライブ部１２がスイッチ部２１と高速化回路部２２とを有している。また、レベルシフト部１４が第１の短絡スイッチ２３と第２の短絡スイッチ２４とを有している。

第１の短絡スイッチ２３及び第２の短絡スイッチ２４は、制御端子Ｔ_VHVCから入力された制御信号Ｖ_HVCにより制御される。制御信号Ｖ_HVCは、電源電位ＨＶ_DDと接地電位Ｖ_SSとの間の電位差に基づいて変化する制御信号であり、本実施形態においては第１のバイアス電圧Ｖ_REFL又は第２のバイアス電圧Ｖ_REFHよりも高い所定の電圧以上の場合にはＬレベルとなり、所定の電圧よりも低い場合にはＨレベルとなる。

第１の短絡スイッチ２３は、制御信号Ｖ_HVCがＨレベルの場合に、レベルシフト部１４における第１の信号ＣＩＮ１の出力ノードと第２の信号ＣＩＮ２の出力ノードとを短絡する。第２の短絡スイッチ２４は、制御信号Ｖ_HVCがＨレベルの場合に、第６のトランジスタＭ６のドレインと第８のトランジスタＭ８のドレインとを短絡する。

スイッチ部２１は、制御信号Ｖ_HVCがＨレベルの場合に、第１の駆動信号ＣＤＲＶＯ１の出力ノードと第２の駆動信号ＣＤＲＶＯ２の出力ノードとを短絡するスイッチである。スイッチ部２１は、第１の駆動信号ＣＤＲＶＯ１の出力ノードと第２の駆動信号ＣＤＲＶＯ２の出力ノードとの間に並列に接続されたＮ型の第１３のトランジスタＭ１３及びＰ型の第１４のトランジスタＭ１４からなる短絡回路２１Ａと、短絡回路２１Ａを制御する短絡制御回路２１Ｂとを有している。

短絡制御回路２１Ｂは、制御信号Ｖ_HVCにより制御される第１のスイッチ３１及び第２のスイッチ３２と、負極が基準電位Ｖ_SSのラインと接続され第３のバイアス電圧Ｖ_ASLを供給する第３の電圧源３３と、正極が電源電位ＨＶ_DDのラインと接続され第４のバイアス電圧Ｖ_ASHを供給する第４の電圧源３４とを有している。第１のスイッチ３１の共通端子ｃは第１３のトランジスタＭ１３のゲート端子と接続され、接点ａは第３の電圧源３３の正極と接続され、接点ｂは基準電位Ｖ_SSのラインと接続されている。第２のスイッチ３２の共通端子ｃは第１４のトランジスタＭ１４のゲート端子と接続され、接点ａは第４の電圧源３４の負極と接続され、接点ｂは電源電位ＨＶ_DDのラインと接続されている。これにより、制御信号Ｖ_HVCがＨレベルの場合には、第１３のトランジスタＭ１３のゲート端子が、第３の電圧源３３の正極と接続され、第１４のトランジスタＭ１４のゲート端子が、第４の電圧源３４の負極と接続される。制御信号Ｖ_HVCがＬレベルの場合には、第１３のトランジスタＭ１３のゲート端子及び第１４のトランジスタＭ１４のゲート端子が、それぞれ基準電位Ｖ_SSのラインと接続される。

高速化回路部２２は、基準電位Ｖ_SSのラインと第２の駆動信号ＣＤＲＶＯ２の出力ノードとの間に直列に接続されたＮ型の第１５のトランジスタＭ１５及びＮ型の第１６のトランジスタＭ１６と、電源電位ＨＶ_DDのラインと第１の駆動信号ＣＤＲＶＯ１の出力ノードとの間に直列に接続されたＰ型の第１７のトランジスタＭ１７及びＰ型の第１８のトランジスタＭ１８を有している。

第１５のトランジスタＭ１５のゲート端子は、第１の信号ＣＩＮ１の出力ノードと接続され、第１６のトランジスタＭ１６のゲート端子は、短絡制御回路２１Ｂの第１のスイッチ３１の共通端子ｃと接続されている。第１７のトランジスタＭ１７のゲート端子は、第２の信号ＣＩＮ２の出力ノードと接続され、第１８のトランジスタＭ１８のゲート端子は、第２のスイッチ３２の共通端子ｃと接続されている。

以下に、図３に示した第２の実施の形態の出力回路の動作を説明する。まず、端子Ｔ_HVDDに供給される高電源電圧が所定の電圧以上で、制御信号Ｖ_HVCがＬレベルの場合の動作を説明する。

レベルシフト部１４において、第１の短絡スイッチ２３と第２の短絡スイッチ２４はともにオフ状態であり、レベルシフト部１４は第１の実施形態と同様の動作をする。また、プリドライブ部１２のスイッチ部２１においては、第１のスイッチ３１及び第２のスイッチ３２はいずれも共通端子ｃと端子ｂとが接続されている。従って、第１３のトランジスタＭ１３のゲート端子はＶ_SSレベルとなってオフ状態となり、第１４のトランジスタＭ１４のゲート端子はＨＶ_DDレベルとなってオフ状態となる。また、高速化回路部２２においても、第１６のトランジスタＭ１６及び第１８のトランジスタＭ１８がオフ状態となる。従って、プリドライブ部１２は第１の実施形態と同様の動作をする。

次に端子Ｔ_HVDDに供給される高電源電圧が所定の電圧以下で制御信号Ｖ_HVCがＨレベルの場合の動作を説明する。

レベルシフト部１４においては、第１の短絡スイッチ２３と第２の短絡スイッチ２４がともにオン状態となり、クランプ回路を構成する第９のトランジスタＭ９〜第１２のトランジスタＭ１２が動作しない。また、プリドライブ部１２においては、クランプ部１３が動作せず、スイッチ部２１の第１のスイッチ３１及び第２のスイッチ３２はいずれも共通端子ｃが端子ａと接続される。従って、第１３のトランジスタＭ１３はゲート端子がＶ_ASLレベルとなってオン状態となり、第１４のトランジスタＭ１４はゲート端子が（ＨＶ_DD−Ｖ_ASH）レベルとなってオン状態となる。これにより、プリドライブ部１２の第１の駆動信号ＣＤＲＶＯ１の出力ノードと第２の駆動信号ＣＤＲＶＯ２の出力ノードが短絡される。また、高速化回路部２２においては、第１６のトランジスタＭ１６はゲート端子に第３のバイアス電圧Ｖ_ASLが印加されてオン状態となり、第１８のトランジスタＭ１８はゲート端子に第４のバイアス電圧Ｖ_ASHが印加されてオン状態となる。その結果、レベルシフト部１４とプリドライブ部１２は入力端子Ｖ_INに入力された入力信号Ｖ_INによって以下のような動作をする。

まず、入力信号Ｖ_INがＬレベルであるＶ_SSレベルからＨレベルであるＨＶ_DDレベルに変化すると、レベルシフト部１４において、第５のトランジスタＭ５はターンオンし、第６のトランジスタＭ６がターンオフする。これにより、第１の信号ＣＩＮ１及び第２の信号ＣＩＮ２はＬレベルであるＶ_SSレベルとなる。プリドライブ部１２においては、第１のトランジスタＭ１がターンオフし、第２のトランジスタＭ２がターンオンする。従って、第１の駆動信号ＣＤＲＶＯ１はＨレベルであるＨＶ_DDレベルとなる。第１３のトランジスタＭ１３及び第１４のトランジスタＭ１４によって第１の駆動信号ＣＤＲＶＯ１の出力ノードと第２の駆動信号ＣＤＲＶＯ２の出力ノードとは短絡されているため、第２の駆動信号ＣＤＲＶＯ２もＨレベルであるＨＶ_DDレベルとなる。出力部１１においては、第１の出力トランジスタＭＯ１は第１の駆動信号ＣＤＲＶＯ１によりゲートが駆動され、第２の出力トランジスタＭＯ２は第２の駆動信号ＣＤＲＶＯ２によりゲートが駆動されるので、第１の出力トランジスタＭＯ１がターンオンし、第２の出力トランジスタＭＯ２がターンオフし、出力信号Ｖ_OUTはＬレベルであるＶ_SSレベルとなる。

次に、入力信号Ｖ_INがＨレベルからＬレベルに変化すると、レベルシフト部１４において、第５のトランジスタＭ５がターンオフし、第６のトランジスタＭ６がターンオンする。これにより、第１の信号ＣＩＮ１及び第２の信号ＣＩＮ２はＨレベルとなる。従って、プリドライブ部１２において、第１のトランジスタＭ１がターンオンし、第２のトランジスタＭ２がターンオフする。これにより、第１の駆動信号ＣＤＲＶＯ１及び第２の駆動信号ＣＤＲＶＯ２もＶ_SSレベルとなる。出力部１１においては、第１の出力トランジスタＭＯ１がターンオフし、第２の出力トランジスタＭＯ２がターンオンするので、出力信号Ｖ_OUTはＨレベルであるＨＶ_DDレベルとなる。

さらに、制御信号Ｖ_HVCがＨレベルの場合、高速化回路部２２において、第１６のトランジスタＭ１６は、ゲート端子に第３のバイアス電圧Ｖ_ASLが印加されてオン状態となり、第１８のトランジスタＭ１８は、ゲート端子に第４のバイアス電圧Ｖ_ASHが印加されてオン状態となっている。第１５のトランジスタＭ１５のゲート端子には第１のトランジスタＭ１のゲート端子と同じ第１の信号ＣＩＮ１が印加され、第１７のトランジスタＭ１７のゲート端子には第２のトランジスタＭ２のゲート端子と同じ第２の信号ＣＩＮ２入力信号が印加されている。このため、第１５のトランジスタＭ１５は第１６のトランジスタＭ１６を介して第２の駆動信号ＣＤＲＶＯ２をＶ_SSレベルにすることができる。また、第１７のトランジスタＭ１７は第１８のトランジスタＭ１８を介して第１の駆動信号ＣＤＲＶＯ２をＨＶ_DDレベルにすることができる。このため、高抵抗となったクランプ部１３及びスイッチ部２１等の影響を受けることなく、高速に第１の駆動信号ＣＤＲＶＯ１と第２の駆動信号ＣＤＲＶＯ２とを変化させることができる。

図４（ａ）及び（ｂ）は図３に示した第２の実施形態の出力回路の動作波形であり、（ａ）は端子Ｔ_HVDDと端子Ｔ_VSSとの間に印加する高電源電圧が高く、制御信号Ｖ_HVCがＨレベルの場合を示し、（ｂ）は高電源電圧が低く、制御信号Ｖ_HVCがＬレベルの場合を示している。

制御信号Ｖ_HVCがＨレベルの場合には、図４（ａ）に示すように第１の駆動信号ＣＤＲＶＯ１がＶ_SSレベルと（Ｖ_REFL−Ｖ_tn）レベルとの間を上下し、第２の駆動信号ＣＤＲＶＯ２が（ＨＶ_DD−Ｖ_REFH＋Ｖ_tp）レベルとＨＶ_DDレベルとの間を上下する。一方、制御信号Ｖ_HVCがＬレベルの場合、スイッチ部２１及び高速化回路部２２が動作するため、図４（ｂ）に示すように第１の駆動信号ＣＤＲＶＯ１と第２の駆動信号ＣＤＲＶＯ２の波形は等しくなる。これにより、第１の駆動信号ＣＤＲＶＯ１と第２の駆動信号ＣＤＲＶＯ２とはＶ_SSレベルとＨＶ_DDレベルとの間を上下する。

第２の実施形態の出力回路は、端子Ｔ_HVDDと端子Ｖ_SSとの間に印加される高電源電圧の動作範囲が広く、その下限値がＣＭＯＳ半導体装置のゲートソース間耐圧を下回るような場合においても、高速に動作させることが可能である。

本発明に係る出力回路は、高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つ回路を構成するトランジスタのゲートソース間耐圧を超える振幅の信号を出力する出力回路を実現でき、高電圧振幅の信号を出力する出力回路等として有用である。

本発明の第１の実施形態に係る出力回路を示す回路図である。 本発明の第１の実施形態に係る出力回路の動作を示す波形図である。 本発明の第２の実施形態に係る出力回路を示す回路図である。 本発明の第２の実施形態に係る出力回路の動作を示す波形図である。 従来の出力回路の示す回路図である。

符号の説明

１１ 出力部
１２ プリドライブ部
１３ クランプ部
１４ レベルシフト部
１５ 第１の電圧源
１６ 第２の電圧源
１７ インバータ
２１ スイッチ部
２１Ａ 短絡回路
２１Ｂ 短絡制御回路
２２ 高速化回路部
２３ 第１の短絡スイッチ
２４ 第２の短絡スイッチ
３１ 第１のスイッチ
３２ 第２のスイッチ
３３ 第３の電圧源
３４ 第４の電圧源

Claims (7)

1. 基準電位のラインと電源電位のラインとの間に直列に接続された第１導電型の第１の出力トランジスタ及び第２導電型の第２の出力トランジスタを有する出力部と、
   前記第１の出力トランジスタ及び第２の出力トランジスタを入力信号に基づいて駆動するプリドライブ部とを備え、
   前記プリドライブ部は、
   前記入力信号に基づいて生成された第１の信号により駆動され、前記第１の出力トランジスタのゲート端子を前記基準電位のラインと短絡する第１導電型の第１のＭＯＳトランジスタと、
   前記入力信号に基づいて生成された第２の信号により駆動され、前記第２の出力トランジスタのゲート端子を前記電源電位のラインと短絡する第２導電型の第２のＭＯＳトランジスタと、
   前記第１の出力トランジスタのゲート端子と前記第２の出力トランジスタのゲート端子との間に接続され、前記第１の出力トランジスタのゲート端子の電位を第１の電位以下に制限し、前記第２の出力トランジスタのゲート端子の電位を第２の電位以上に制限するクランプ部とを有し、
   前記第１の電位と前記基準電位との間の電位差は、前記第１の出力トランジスタのゲートソース間耐圧以下であり、
   前記第２の電位と前記電源電位との間の電位差は、前記第２の出力トランジスタのゲートソース間耐圧以下であることを特徴とする出力回路。
2. 前記基準電位に対して第１のバイアス電圧を発生する第１の電圧源と、前記電源電位に対して第２のバイアス電圧を発生する第２の電圧源とをさらに備え、
   前記クランプ部は、前記第１のバイアス電圧がゲート端子に入力され、前記第１の出力トランジスタのゲート端子と一端が接続された第１導電型の第３のＭＯＳトランジスタと、前記第２のバイアス電圧がゲート端子に入力され、前記第２の出力トランジスタのゲート端子と一端が接続され、他端が前記第３のＭＯＳトランジスタの他端と接続された第２導電型の第４のＭＯＳトランジスタを有し、
   前記第１のバイアス電圧と前記第３のＭＯＳトランジスタの閾値電圧との差は、前記第１の出力トランジスタのゲートソース間耐圧以下であり、
   前記第２のバイアス電圧と前記第４のＭＯＳトランジスタの閾値電圧との差は、前記第２の出力トランジスタのゲートソース間耐圧以下であることを特徴とする請求項１に記載の出力回路。
3. 前記入力信号に基づいて、前記第１の信号及び第２の信号を生成するレベルシフト部をさらに備え、
   前記レベルシフト部は、前記第１の信号のハイレベルを前記第１のバイアス電圧に基づいて制限し、前記第２の信号のローレベルを前記第２のバイアス電圧に基づいて制限し、前記第１の信号と前記第２の信号とを同相の信号として出力することを特徴とする請求項２に記載の出力回路。
4. 前記プリドライブ部は、前記電源電位が所定値以下の場合に、前記クランプ部を短絡するスイッチ部を有していることを特徴とする請求項１から３のいずれか１項に記載の出力回路。
5. 前記スイッチ部は、前記クランプ部を短絡するように接続された第１導電型の第５のＭＯＳトランジスタ及び第２導電型の第６のＭＯＳトランジスタを有していることを特徴とする請求項４に記載の出力回路。
6. 前記プリドライブ部は、前記電源電位が所定値以下の場合に、前記第２のＭＯＳトランジスタと同期して前記第２の出力トランジスタのゲート端子を前記基準電位のラインと短絡し、前記第１のＭＯＳトランジスタと同期して前記第１の出力トランジスタのゲート端子を前記電源電位のラインと短絡する高速化回路部を有していることを特徴とする請求項４又は５に記載の出力回路。
7. 前記高速化回路部は、
   前記第１の信号がゲート端子に入力され、前記基準電位のラインと一端が接続された第１導電型の第７のＭＯＳトランジスタと、
   前記第７のＭＯＳトランジスタの他端と前記第２の出力トランジスタのゲート端子との間に接続され、前記電源電位が所定値以下の場合にオン状態となる第１導電型の第８のＭＯＳトランジスタと、
   前記第２の入力信号がゲート端子に入力され、前記電源電位のラインと一端が接続された第２導電型の第９のＭＯＳトランジスタと、
   前記第８のＭＯＳトランジスタの他端と前記第１の出力トランジスタのゲート端子の間に接続され、前記電源電位が所定値以下の場合にオン状態となる第２の導電型の第１０のＭＯＳトランジスタとを有していることを特徴とする請求項６に記載の出力回路。

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