TWI458260B - 電壓準位移位電路 - Google Patents

Description

電壓準位移位電路

本發明係有關於一種電路結構，且特別是有關於一種電壓準位移位電路。

隨著現在電子技術的發展，數位化的電子訊號已成為目前訊號處理的主流。在數位化的架構下，電子訊號經常利用不同的電力參數(如電壓準位、電流大小)來代表不同的邏輯數值，如邏輯1(logic 1)或是邏輯0(logic 0)。

實際的大型電路架構中，對應不同用途的各種數位電子元件對於邏輯值的定義方式可能存在差異。舉例來說，假設在核心運算的微處理器電路中，操作電壓範圍可能在0伏特至1.5伏特間，當訊號的電壓準位大於1.3V便對應邏輯值1；而在大電壓的電源數位電路中，操作電壓範圍可能在-10伏特至+20伏特間，訊號的電壓準位必須要大於+15V，訊號才會對應邏輯值1。

那麼，相同的電壓訊號在相異的數位電路的定義會有所不同。舉例來說，電壓準位為1.5V的輸入訊號，在微處理器電路中對應邏輯值1，而在電源數位電路則對應邏輯值0。如果輸入訊號未經過轉換，便直接由第一數位電路傳遞至第二數位電路時，兩數位電路之間的定義差異會造成訊號的誤判，進而使得整體電路的操作出現問題。

因此，在具有不同操作電壓規格的數位電路之間，電子訊號無法共用並直接傳遞，須要透過適當的轉換，才能確保各自的數位電路正常操作。

電壓準位移位電路(voltage level shifter circuit)經常被應用在兩個數位電路之間，用來對一輸入訊號的電壓準位之範圍進行調整，進而產生具有另一電壓準位之範圍的輸出訊號。以低壓差輸入(0V~+5V)至高壓差輸出(-20V~+40V)的電壓準位移位電路為例，習知的傳統電壓準位移位電路其輸出級需採用可耐受大操作電壓差(如-20V至+40V之間可耐受60伏特以上的電壓差)的功率電晶體，作為電壓準位移位電路其輸出級的開關元件。然而，可耐受大操作電壓差的功率電晶體在製程上與一般微電子電路不同，需要額外的製程成本，且在電路板上佔用的面積較大，使得面積使用效率下降。

為解決上述問題，本揭示文件提出一種電壓準位移位電路，電壓準位移位電路(voltage level shifter circuit)可被應用在兩個數位電路之間，用來對訊號的電壓準位之範圍進行調整，此外，本發明中的電壓準位移位電路其輸出級具有兩組功率電晶體，兩組功率電晶體分別用以產生高輸出準位與低輸出準位之輸出訊號。藉此，其中一個功率電晶體可被操作在與高輸出準位鄰近的一個較小的電壓區間，而另一組功率電晶體可被操作在與低輸出準位鄰近的另一電壓區間。如此一來，輸出級的兩個功率電晶體不需採用耐受較大操作電壓差之電路元件，可節省電路空間與製造成本。

本揭示內容之一態樣是在提供一種電壓準位移位電路，其用以根據輸入訊號產生輸出訊號，輸入訊號與輸出訊號具有相異之電壓準位，電壓準位移位電路包含輸出級、輸入級以及箝位模組。輸出級用以產生輸出訊號，輸出級包含一第一功率電晶體以及一第二功率電晶體，其中第一功率電晶體耦接至一高輸出準位之電壓源，第二功率電晶體耦接至一低輸出準位之電壓源。輸入級根據輸入訊號選擇性地由第一功率電晶體或第二功率電晶體產生輸出訊號。箝位模組包含一第一箝位單元，第一箝位單元耦接至第一功率電晶體之一閘極，第一箝位單元將閘極之一操作電壓箝位於高輸出準位與一第一箝位電壓之間。

根據本發明之一實施例，輸出訊號的高輸出準位與低輸出準位之間具有一輸出電壓差，輸入訊號的一高輸入準位與一低輸入準位其間的一輸入電壓差小於輸出電壓差。

根據本發明之一實施例，第一功率電晶體具有一元件耐受壓差，第一箝位單元所形成之第一箝位電壓大於或等於高輸出準位減元件耐受壓差。

根據本發明之一實施例，其中第一箝位單元包含一升壓電晶體，升壓電晶體具有一第一端、一第二端以及一閘極，升壓電晶體之第一端耦接至第一功率電晶體之閘極，升壓電晶體之第二端耦接至輸入級，升壓電晶體之閘極耦接至一提升電壓。

根據本發明之一實施例，當輸入訊號為高準位時，其中輸入級將升壓電晶體之第二端耦接至一系統電壓源，第一箝位單元根據提升電壓產生第一箝位電壓至第一功率電晶體之閘極，使第一功率電晶體導通產生高輸出準位之輸出訊號。

根據本發明之一實施例，當輸入訊號為低準位時，其中輸入級使升壓電晶體之第二端浮接，並使第一功率電晶體關斷。

根據本發明之一實施例，其中箝位模組更包含一第二箝位單元，第二箝位單元耦接至第二功率電晶體之一閘極，第二箝位單元將第二功率電晶體其閘極之一操作電壓箝位於低輸出準位與一第二箝位電壓之間。

根據本發明之一實施例，其中第二箝位單元包含一降壓電晶體，降壓電晶體具有一第一端、一第二端以及一閘極，降壓電晶體之第一端耦接至第二功率電晶體之閘極，降壓電晶體之第二端耦接至輸入級，降壓電晶體之閘極耦接至一下降電壓。

根據本發明之一實施例，當輸入訊號為低準位時，其中輸入級將降壓電晶體之第二端耦接至一系統電壓源，第二箝位單元根據下降電壓產生第二箝位電壓至第二功率電晶體之閘極，使第二功率電晶體導通產生低輸出準位之輸出訊號。

根據本發明之一實施例，當輸入訊號為高準位時，其中輸入級使降壓電晶體之第二端浮接，並使第二功率電晶體關斷。

為了使本揭示內容之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。但所提供之實施例並非用以限制本發明所涵蓋的範圍，而電路結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。另一方面，眾所週知的元件與步驟並未描述於實施例中，以避免對本發明造成不必要的限制。

請參閱第1圖，其繪示根據本發明之一實施例中一種電壓準位移位電路100的功能方塊圖，於此實施例中，電壓準位移位電路100用以根據輸入訊號IN的電壓準位進行調整，進而產生輸出訊號OUT。透過電壓準位移位電路100的調整，使輸出訊號OUT具有與輸入訊號IN相異之電壓準位。

電壓準位移位電路100包含輸入級120、箝位模組140以及輸出級160。輸出級160用以產生輸出訊號OUT，輸出級OUT包含第一功率電晶體162以及第二功率電晶體164，其中第一功率電晶體162耦接至高輸出準位V_H 之電壓源，第二功率電晶體164耦接至低輸出準位V_L 之電壓源。

輸入級120根據輸入訊號IN選擇性地由第一功率電晶體162產生高輸出準位V_H 之輸出訊號OUT，亦或是由第二功率電晶體164產生低輸出準位V_L 之輸出訊號OUT。

於此實施例中，輸入訊號IN的輸入電壓區間介於高輸入準位V_h 與一低輸入準位V₁ ；另一方面，輸出訊號OUT之輸出電壓區間則介於高輸出準位V_H 與該低輸出準位V_L 。於此實施例中，透過電壓準位移位電路100的調節，可使得其產生的輸出訊號OUT之輸出電壓差(介於高輸出準位V_H 與低輸出準位V_L )大於輸入訊號IN之輸入電壓差(介於高輸入準位V_h 與低輸入準位V₁ )。也就是說，電壓準位移位電路100可將壓差較小的輸入訊號IN映射至壓差較大的輸出訊號OUT。

舉一實際操作例來說，輸入訊號IN的輸入電壓差為0V至+5V，電壓準位移位電路100用以根據0V至+5V間的輸入訊號IN產生輸出訊號OUT，輸出訊號的高輸出準位V_H 為+40V而低輸出準位V_L 為-20V，輸出電壓差為-20V至+40V。如此一來，電壓準位移位電路100並將輸入電壓差值為5V的輸入訊號IN，移位調變為輸出電壓差值為60V的輸出訊號OUT。

於此實際操作例中，輸入級120根據輸入訊號IN進行選擇，使第一功率電晶體162或第二功率電晶體164其中一者產生輸出訊號OUT。例如，當輸入訊號IN為5V時，第一功率電晶體162產生+40V(高輸出準位V_H )的輸出訊號OUT；當輸入訊號IN為0V時，第二功率電晶體164產生-20V(低輸出準位V_L )的輸出訊號OUT。

相較於習知技術中必須在輸出級設置可耐受60V輸出壓差的電路元件，本案中的電壓準位移位電路100具有兩組功率電晶體162,164分別用以產生高、低輸出準位之輸出訊號OUT。藉此，其中一個功率電晶體可被操作在與+40V(高輸出準位V_H )鄰近的一個較小的電壓區間，而另一組功率電晶體可被操作在與-20V(低輸出準位V_L )鄰近的另一電壓區間。如此一來，輸出級的兩個功率電晶體不需採用耐受較大操作電壓差之電路元件，可節省電路空間與製造成本。

為了達到上述目的，第一功率電晶體162的閘極之操作電壓V1需操作在高輸出準位V_H 附近，而第二功率電晶體162的閘極之操作電壓V2需操作在低輸出準位V_L 附近。因此，電壓準位移位電路100在輸入級120與輸出級160之間設置有箝位模組140，用來對操作電壓V1與操作電壓V2進行電壓箝位(voltage clamping)。箝位模組140包含第一箝位單元142以及第二箝位單元144。

第一箝位單元142耦接至第一功率電晶體162之閘極，第一箝位單元142將第一功率電晶體162其閘極之操作電壓V1箝位於高輸出準位V_H 與第一箝位電壓之間。

第二箝位單元144耦接至第二功率電晶體164之閘極，第二箝位單元144將第二功率電晶體164其閘極之操作電壓V2箝位於低輸出準位V_L 與第二箝位電壓之間。

以下利用一電路實施例以具體說明本發明其中一種實施方式，請參閱第2圖，其繪示第1圖中電壓準位移位電路100其中一種電路實施例示意圖。

如第2圖所示，輸入級120包含切換電晶體122以及切換電晶體124。其中，切換電晶體122以及切換電晶體124兩者擇一導通。

如第2圖所示，於一實施例中，電壓準位移位電路100其輸出級160的第一功率電晶體162具有元件耐受壓差，第一箝位單元142所形成之第一箝位電壓大於或等於高輸出準位V_H 減去元件耐受壓差。舉例來說，若第一功率電晶體162選用可承受的元件耐受壓差為5V，當高輸出準位V_H 為+40V，第一箝位單元142所形成之第一箝位電壓為大於或等於+35V。藉此，使第一功率電晶體162其閘極的操作電壓V1至少大於第一箝位電壓(於此例中為+35V)。

第一箝位單元142包含升壓電晶體142a以及驅動電晶體142b。升壓電晶體142a之第一端耦接至第一功率電晶體162之閘極。升壓電晶體142a之第二端耦接至輸入級120之切換電晶體122，升壓電晶體142a之閘極耦接至提升電壓Vmp(於此例中可大約為+35V)。

當輸入訊號IN為高準位(H)時，其中輸入級120中的切換電晶體122導通，將升壓電晶體142a之第二端耦接至低壓的系統電壓源(如Vss端或GND端)。此時，升壓電晶體142a之第一端的電壓準位(即操作電壓V1)之最小值為提升電壓Vmp加上升壓電晶體142a的門檻電壓Vthp，一般來說門檻電壓Vthp約為+0.6V。即此時操作電壓V1之關係為：

V1>Vmp+Vthp=Vmp+0.6V

也就是說，升壓電晶體142a之第一端的電壓準位(即操作電壓V1)被箝位於至少大於提升電壓Vmp，舉例來說，提升電壓Vmp可選用+34.4V，藉此，便可形成本案所謂的第一箝位電壓(於此例中為+35V)。此時，第一功率電晶體162之操作電壓V1等於第一箝位電壓為+35V。

因此，當輸入訊號IN為高準位(H)時，其中第一箝位單元根據該提升電壓產生第一箝位電壓(於此例中為+35V)至第一功率電晶體162之閘極，使第一功率電晶體162導通產生高輸出準位V_H 之輸出訊號OUT。

相對地，當輸入訊號IN為低準位(L)時，其中輸入級120中切換電晶體122關斷，使升壓電晶體142a之第二端浮接(floating)，此時，第一箝位單元142中的驅動電晶體142b可供應+40V的操作電壓V1至第一功率電晶體162之閘極，並使第一功率電晶體162關斷。

如此一來，第一功率電晶體162的操作電壓V1便可在+35V至+40V的操作電壓區間下運作，第一功率電晶體162可採用元件耐受壓差為5V的負向邏輯觸發電晶體。

須特別說明的是，本案中上述電壓數值之舉例(V_H ：+40V、Vmp：+34.4V or +35V、第一箝位電壓：+35V等)僅為例示性說明，並不用以限縮本案的技術範圍。高輸出準位V_H 的大小視實際電壓準位移位電路100的輸出電壓需求而定，提升電壓Vmp與第一箝位電壓的大小視第一功率電晶體162的元件耐受壓差而定，其精神在於第一箝位單元142所形成之第一箝位電壓須大於或等於高輸出準位V_H 減去第一功率電晶體162之元件耐受壓差。

上述段落已說明了第一功率電晶體162輸出高輸出準位V_H 的機制，並說明第一箝位單元142產生的第一箝位電壓之方式，用來限制第一功率電晶體162的操作電壓區間。下列段落則用來說明，相對之第二功率電晶體164輸出低輸出準位V_L 的機制與上述內容具有相對應關係，其詳細內容與上述段落相似，因此重複之處不再贅述，可參考上述段落之說明。

第二箝位單元144耦接至第二功率電晶體164之閘極，第二箝位單元144將第二功率電晶體164其閘極之操作電壓V2箝位於低輸出準位V_L 與第二箝位電壓之間。

於第2圖之實施例中，第二功率電晶體164亦具有一元件耐受壓差，第二箝位單元144所形成之第二箝位電壓大於或等於低輸出準位V_L 加上元件耐受壓差。舉例來說，若第二功率電晶體164選用可承受的元件耐受壓差為5V，當低輸出準位V_L 為-20V，第二箝位單元144所形成之第二箝位電壓為小於或等於-15V。藉此，使第二功率電晶體164其閘極的操作電壓V2至少小於第二箝位電壓(於此例中為-15V)。

如第2圖，其中第二箝位單元144包含降壓電晶體144a以及驅動電晶體144b，降壓電晶體144a之第一端耦接至第二功率電晶體164之閘極，降壓電晶體144a之第二端耦接至輸入級120之切換電晶體124，降壓電晶體144a之閘極耦接至下降電壓Vmn(於此例中可大約為-15V)。

當輸入訊號IN為低準位(L)時，其中輸入級120之切換電晶體124導通，將降壓電晶體144a之第二端耦接至e高壓的系統電壓源(如Vdd端或V_H 端)。

此時，降壓電晶體144a之第一端的電壓準位(即操作電壓V2)之最小值為下降電壓Vmn加上降壓電晶體144a的門檻電壓Vthn，一般來說門檻電壓Vthn約為0.6V。即此時操作電壓V2之關係為：

V2<Vmn-Vthn=Vmn-0.6V

也就是說，降壓電晶體144a之第一端的電壓準位(即操作電壓V2)的最大值被箝位至低於下降電壓Vmn，舉例來說，下降電壓Vmn可選用-14.4V，藉此，便可形成本案所謂的第二箝位電壓(於此例中為-15V)。此時，第二功率電晶體164之操作電壓V2等於第二箝位電壓為-15V。

第二箝位單元144a根據下降電壓Vmn產生第二箝位電壓至第二功率電晶體164之閘極，作為第二功率電晶體164之閘極的操作電壓V2，使第二功率電晶體164導通產生低輸出準位V_L 之輸出訊號OUT。

相對地，當輸入訊號IN為高準位(H)時，其中輸入級120中切換電晶體124關斷，使降壓電晶體144a之第二端浮接，此時，第二箝位單元144中的驅動電晶體144b可供應-20V的操作電壓V2至第二功率電晶體164之閘極，並使第二功率電晶體164關斷。

如此一來，第二功率電晶體164的操作電壓V2便可在-15V至-20V的操作電壓區間下運作，第二功率電晶體164可採用元件耐受壓差為5V的正向邏輯觸發電晶體。

須特別說明的是，本案中上述電壓數值之舉例(V_L ：-20V、Vmn：-14.4V or -15V、第二箝位電壓：-15V等)僅為例示性說明，並不用以限縮本案的技術範圍，當視實際電路應用而定。

需要補充的是，於上述實施例中，透過本發明中箝位模組140的設置，使得第一功率電晶體162以及第二功率電晶體164其閘極與端點之間的操作電壓差被箝位在5伏特以下，因此，第一功率電晶體162以及第二功率電晶體164僅須選用元件耐受壓差達5伏特的元件即可。此外，於上述實施例中，切換電晶體122、切換電晶體124、升壓電晶體142a以及降壓電晶體144a等，亦僅須選用元件耐受壓差達5伏特的元件即可。因此，本發明的電壓準位移位電路僅需利用低元件耐受壓差的元件的組合，便可對應產生相對大電壓差的輸出訊號(如-20V至+40V)。

綜上所述，本發明的電壓準位移位電路可被應用在兩個數位電路之間，用來對輸入訊號與輸出訊號間的電壓準位進行調整，此外，本發明中的電壓準位移位電路其輸出級具有兩組功率電晶體，兩組功率電晶體分別用以產生高輸出準位與低輸出準位之輸出訊號。藉此，其中一個功率電晶體可被操作在與高輸出準位鄰近的一個較小的電壓區間，而另一組功率電晶體可被操作在與低輸出準位鄰近的另一電壓區間。如此一來，輸出級的兩個功率電晶體不需採用耐受較大操作電壓差之電路元件，可節省電路空間與製造成本。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．電壓準位移位電路

120．．．輸入級

122、124．．．切換電晶體

140．．．箝位模組

142．．．第一箝位單元

142a．．．升壓電晶體

144．．．第二箝位單元

144a．．．降壓電晶體

142b、144b．．．驅動電晶體

160．．．輸出級

162．．．第一功率電晶體

164．．．第二功率電晶體

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1圖繪示根據本發明之一實施例中一種電壓準位移位電路的功能方塊圖；以及

第2圖繪示第1圖中電壓準位移位電路其中一種電路實施例示意圖。

100．．．電壓準位移位電路

120．．．輸入級

122、124．．．切換電晶體

142．．．第一箝位單元

142a．．．升壓電晶體

144．．．第二箝位單元

144a．．．降壓電晶體

142b、144b．．．驅動電晶體

160．．．輸出級

162．．．第一功率電晶體

164．．．第二功率電晶體

Claims (8)

1. 一種電壓準位移位電路，用以根據一輸入訊號產生一輸出訊號，該輸入訊號與該輸出訊號具有相異之電壓準位，該電壓準位移位電路包含：一輸出級，用以產生該輸出訊號，該輸出級包含一第一功率電晶體以及一第二功率電晶體，其中該第一功率電晶體耦接至一高輸出準位之電壓源，該第二功率電晶體耦接至一低輸出準位之電壓源；一輸入級，根據該輸入訊號選擇性地由該第一功率電晶體或該第二功率電晶體產生該輸出訊號；以及一箝位模組，該箝位模組包含一第一箝位單元和一第二箝位單元，該第一箝位單元耦接至該第一功率電晶體之一閘極，該第一箝位單元將該閘極之一操作電壓箝位於該高輸出準位與一第一箝位電壓之間，該第二箝位單元包含一降壓電晶體，該降壓電晶體具有一第一端、一第二端以及一閘極，該降壓電晶體之該第一端耦接至該第二功率電晶體之該閘極，該降壓電晶體之該第二端耦接至該輸入級，該降壓電晶體之該閘極耦接至一下降電壓，當該輸入訊號為低準位時，其中該輸入級將該降壓電晶體之該第二端耦接至一系統電壓源，該第二箝位單元根據該下降電壓產生該第二箝位電壓至該第二功率電晶體之該閘極，使該第二功率電晶體導通產生該低輸出準位之該輸出訊號。
2. 如請求項1所述之電壓準位移位電路，其中該輸出訊號的該高輸出準位與該低輸出準位之間具有一輸出電壓差，該輸入訊號的一高輸入準位與一低輸入準位其間的一輸入電壓差小於該輸出電壓差。
3. 如請求項1所述之電壓準位移位電路，其中該第一功率電晶體具有一元件耐受壓差，該第一箝位單元所形成之該第一箝位電壓大於或等於該高輸出準位減該元件耐受壓差。
4. 如請求項1所述之電壓準位移位電路，其中該第一箝位單元包含一升壓電晶體，該升壓電晶體具有一第一端、一第二端以及一閘極，該升壓電晶體之該第一端耦接至該第一功率電晶體之該閘極，該升壓電晶體之該第二端耦接至該輸入級，該升壓電晶體之該閘極耦接至一提升電壓。
5. 如請求項4所述之電壓準位移位電路，當該輸入訊號為高準位時，其中該輸入級將該升壓電晶體之該第二端耦接至一系統電壓源，該第一箝位單元根據該提升電壓產生該第一箝位電壓至該第一功率電晶體之該閘極，使該第一功率電晶體導通產生該高輸出準位之該輸出訊號。
6. 如請求項4所述之電壓準位移位電路，當該輸入訊 號為低準位時，其中該輸入級使該升壓電晶體之該第二端浮接，並使該第一功率電晶體關斷。
7. 如請求項1所述之電壓準位移位電路，其中該第二箝位單元耦接至該第二功率電晶體之一閘極，該第二箝位單元將該第二功率電晶體其閘極之一操作電壓箝位於該低輸出準位與一第二箝位電壓之間。
8. 如請求項1所述之電壓準位移位電路，當該輸入訊號為高準位時，其中該輸入級使該降壓電晶體之該第二端浮接，並使該第二功率電晶體關斷。