TWI536740B - 輸入／輸出電路與控制方法 - Google Patents

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Description

輸入/輸出電路與控制方法
本發明是有關於一種積體電路，且特別是有關於一種輸入/輸出電路。
隨著半導體技術發展，積體電路有時具有訊號的電壓擺幅可在比適用於外部電路(諸如另一積體電路或一或更多個離散的電子部件)的訊號之電壓擺幅更低的環境下進行操作。輸入/輸出(input/output；I/O)電路經常用於積體電路中，以將來自積體電路的低電壓擺幅的訊號轉換至外部電路可識別的高電壓擺幅的訊號。在一些應用中，積體電路包括多個低電壓電晶體及多個高電壓電晶體。低電壓電晶體有時亦稱為核心(或薄閘極)電晶體，並配置以處理低電壓擺動訊號。高電壓電晶體有時亦稱為I/O(或厚閘極)裝置，並配置以處理高電壓擺動訊號。核心電晶體之尺寸常被設計為足夠大的以可對低電壓擺動訊號進行處理，但並不足以處理大的電壓擺動訊號。另一方面，相較於低電壓電晶體，I/O 電晶體通常為較大的並佔據較大的晶粒空間。
輸入(出)電路包括第一功率節點、第二功率節點、輸出節點、串聯耦接於第一功率節點及輸出節點之間的K個P型電晶體及串聯耦接於第二功率節點及輸出節點之間的K個P型電晶體。第一功率節點配置為傳送第一電壓，且第一電壓的電壓位準為高於零參考位準的K．VDD。VDD為預先決定的正值及K為等於或大於3的正整數。第二功率節點配置為傳送第二電壓，且第二電壓的電壓位準為零參考位準。K個P型電晶體中的每一者表示為K個P型電晶體的第i者，其中i為範圍從1至K的順序索引，i越小表示對應的K個P型電晶體的第i者越靠近於第一功率節點。當i=1時，K個P型電晶體的第i者的閘極配置為接收第一訊號，該第一訊號在輸入訊號設定在零參考位準處後設定為(K-1)．VDD，並在輸入訊號設定在VDD後設定為K．VDD；當i=2時，K個P型電晶體的第i者的閘極配置為接收第二訊號，該第二訊號設定在(K-1)．VDD；及當i≠1或2時，K個P型電晶體的第i者的閘極配置為接收第一組偏壓訊號，以使第i者的源極-閘極電壓的絕對值或汲極-閘極電壓的絕對值等於或小於VDD。K個N型電晶體中的每一者表示為K個N型電晶體的第j者，其中j為範圍從1至K的順序索引，且j越小用於表示對應的K個N行電晶體的第j者越靠近於第二功率節點。當j=1時， 第j者的閘極配置為接收第三訊號，該第三訊號在輸入訊號設定在零參考位準後設定在零參考位準處，並在輸入訊號設定在VDD之後設定為VDD；當j=2時，第j者的閘極配置為接收第四訊號，該第四訊號設定在VDD處；及當j≠1或2時，第j者的閘極配置為接收第二組偏壓訊號，該第二組偏壓訊號以一方式設定在一或更多個電壓位準處，以使第j個者的閘極-源極電壓的絕對值或閘極-汲極電壓的絕對值等於或小於VDD。
100、500、700‧‧‧I/O電路
102‧‧‧第一功率節點
104‧‧‧第二功率節點
106、206‧‧‧輸入節點
108、208‧‧‧輸出節點
120、130、140、220、230、240‧‧‧控制訊號產生單元
132、232、242、722-1、724-1‧‧‧位準移位器
134、144、234、244、524、722-2、724-2‧‧‧延遲單元
152、154、252、254‧‧‧停放電路
162、164‧‧‧電阻裝置
170‧‧‧輸出墊模組
200、522、722、724、726、800‧‧‧驅動電路
202‧‧‧第三功率節點
204‧‧‧第四功率節點
322[1]、322[2]、322[H-1]、322[H-2]‧‧‧反相器
324[1]、324[2]、324[H-1]、324[H-2]、414‧‧‧反相器
314、412‧‧‧緩衝器
600‧‧‧時序圖
610、620、630、640、650‧‧‧曲線
612614、622、624、632、634、644、652、654‧‧‧區段
900‧‧‧方法
910、920、930、932、934、936、950、960、962、964、966‧‧‧操作
112[1]~112[K]、212[1]~212[L]‧‧‧P型電晶體
512[1]~512[3]、712[1]~712[4]‧‧‧P型電晶體
812[1]、812[2]‧‧‧P型電晶體
112[1]g~112[K]g、152g、154g、212[1]g~212[L]g‧‧‧閘極
114[1]g~114[K]g、214[1]g~214[L]g‧‧‧閘極
512[1]g~512[3]g、514[1]g~514[3]g‧‧‧閘極
812[1]g、812[2]g、814[1]g、814[2]g‧‧‧閘極
712[1]g~712[4]g‧‧‧閘極
114[1]~114[K]、214[1]~214[L]‧‧‧N型電晶體
514[1]~514[3]、814[1]、814[2]‧‧‧N型電晶體
152d、154d、512[1]d~512[3]d、514[1]d~514[3]d‧‧‧汲極
712[1]d~712[4]d‧‧‧汲極
112[2]s、114[2]s、154s、512[1]s~512[3]s‧‧‧源極
514[1]s~514[3]s、712[1]s~712[4]s‧‧‧源極
300A、300B、400A、400B‧‧‧位準移位電路
320[1]、320[2]、320[H-1]、320[H-2]‧‧‧閂鎖電路
332[1]、332[2]、332[3]、332[H-1]‧‧‧電容裝置
TD‧‧‧延遲
VIN‧‧‧輸入訊號
VOUT、VOUT ’‧‧‧輸出訊號
VINT、VINT ’、VINT ”‧‧‧中間訊號
當與隨附圖式一起閱讀時，從以下詳細描述中最好地理解本案的態樣。注意到，根據工業中的標準實踐，各種特徵沒有按比例描繪。事實上，為了論述的清晰，各種特徵的尺寸可任意地增加或減少。
第1圖為根據一些實施例的I/O電路的電路圖；第2圖為根據一些實施例的驅動電路的電路圖；第3A圖及第3B圖為根據一些實施例的各種位準移位電路的電路圖；第4A圖及第4B圖為根據一些實施例的各種位準移位電路的電路圖；第5圖為根據一些實施例的I/O電路的電路圖；第6圖為根據一些實施例的I/O電路的各種節點處的電壓訊號的時序圖； 第7圖為根據一些實施例的I/O電路的電路圖；第8圖為根據一些實施例的驅動電路的電路圖；以及第9圖為根據一些實施例的操作I/O電路的方法的流程圖。
以下揭示提供用於實施本發明的不同特徵的多個不同的實施例或範例。為了簡化說明本案，以下將會描述各部件或各種設置方式的實際範例，但上述範例僅為例示，並非用以限制本案。舉例而言，當後述的第一特徵被稱為『在…上』時，它可泛指該第一特徵直接在第二特徵上，也可以是有其他元件存在於兩者之中。此外，本案將在各種實例中使用重複元件符號及/或字母，以利進行簡化及清晰的說明，此重複的元件符號本身不代表所論述的各種實施例及/或各種設置方式之間的關係。
根據一或更多個實施例，輸入/出(I/O)電路包括多個串接的電晶體。多個串接的電晶體可做為I/O電路的後驅動級，並。多個串接的電晶體經由偏壓而使其源極-閘極電壓及汲極-閘極電壓(對於P型電晶體而言)的絕對值或閘極-源極電壓及閘極-汲極電壓(對於N型電晶體而言)的絕對值等於或小於低電壓裝置的功率供應電壓VDD。因此，多個串接的電晶體或整個I/O電路可在使用低電壓電晶體實現，並 可不具有I/O電晶體。
第1圖為根據一些實施例的I/O電路100的電路圖。I/O電路100包括第一功率節點102、第二功率節點104、輸入節點106及輸出節點108。第一功率節點102用以傳送具有高於零參考位準(亦即，電路100為0伏特)的電壓位準K．VDD的第一電壓。第二功率節點104用以傳送具有電壓位準VSS的第二電壓，且此電壓位準VSS被用為I/O電路100的零參考位準。
VDD為預先決定的正值。在一些實施例中，VDD的範圍為0.65伏特(V)至1.20V。K為等於或大於3的正整數。
I/O電路100配置為在輸入節點106處接收輸入訊號VIN並在輸出節點108處產生輸出訊號VOUT。輸入訊號VIN為邏輯訊號，以當輸入訊號VIN設定為零參考位準時呈現邏輯低值，在輸入訊號VIN設定為VDD時呈現邏輯高值。輸出訊號VOUT為邏輯訊號，以當輸入訊號VIN設定在零參考位準時呈現邏輯高值(K．VDD)，並當輸入訊號VIN設定在VDD時呈現邏輯低值(零參考位準)。在第1圖中，輸出訊號VOUT與輸入訊號VIN為邏輯性地互補，並會因I/O電路100的操作延遲時間而產生時間飄移。
I/O電路100進一步包括K個P型電晶體112[1]~112[K]。K個P型電晶體112[1]~112[K]串聯耦接於第一功率節點102及輸出節點108之間。K個P型電晶體112[i]中的每一者表示為K個P型電晶體的第i者，其中i為範圍 為1~K的順序索引，i越小表示對應的K個P型電晶體中之第i者越靠近第一功率節點102。
第一P型電晶體112[1]的閘極112[1]g(亦即當i=1時)用以為接收在輸入訊號VIN設定為零參考位準後設定為(K-1)．VDD及在輸入訊號VIN設定在VDD後設定為K．VDD的訊號。第二P型電晶體112[2]的閘極112[2]g(亦即當i=2時)配置為接收設定為(K-1)．VDD的訊號。P型電晶體112[3]~112[K]的一或多個的閘極112[3]g~112[K]g(亦即當i≠1或2時)配置為接收一組偏壓訊號，以使第i者的源極-閘極電壓及汲極-閘極電壓的絕對值等於或小於VDD。
在一些實施例中，用於多個閘極112[3]g~112[K]g的該組偏壓訊號在輸入訊號VIN設定在零參考位準(在本揭示內容中亦稱為VIN=0)後設定為(K-1)．VDD，及在輸入訊號VIN設定在VDD(在本揭示內容中亦稱為VIN=VDD)之後設定為(K-i+1)．VDD。舉例而言，電晶體112[3]的閘極112[3]g經偏壓在(K-1)．VDD(VIN=0)或(K-2)．VDD(VIN=VDD)；電晶體112[K-1]的閘極112[K-1]g經偏壓在(K-1)．VDD(VIN=0)或2．VDD(VIN=VDD)；及電晶體112[K]的閘極112[K]g經偏壓在(K-1)．VDD(VIN=0)或VDD(VIN=VDD)。
I/O電路100進一步包括K個N型電晶體114[1]~114[K]。K個N型電晶體114[1]~114[K]串聯耦接於第二功率節點104及輸出節點108之間。K個N型電晶體114[j]的每一者表示為K個N型電晶體的第j者，其中j為範圍從1~K 的順序索引。j越小用於表示對應的K個N型電晶體的第j者越靠近於第二功率節點104。
第一N型電晶體114[1]的閘極114[1]g(亦即當j=1時)用以接收訊號，此訊號在輸入訊號VIN設定為零參考位準處後設定為零參考位準，並在在輸入訊號VIN設定為VDD後設定為VDD。第二N型電晶體114[2]的閘極114[2]g(亦即當j=2時)配置為接收設定為VDD的訊號。N型電晶體114[3]~114[K]的一或更多個閘極114[3]g~114[K]g(亦即當j≠1或2時)配置為接收一組偏壓訊號，以使K個N型電晶體中的第j者的閘極-源極電壓及閘極-汲極電壓的絕對值等於或小於VDD。
在一些實施例中，在輸入訊號VIN設定為零參考位準後，用於閘極114[3]g~114[K]g的該組偏壓訊號設定在(j-1)．VDD，並在輸入訊號VIN設定為VDD後設定在VDD。舉例而言，電晶體114[3]的閘極114[3]g經偏壓在2．VDD(VIN=0)或VDD(VIN=VDD)處；電晶體114[K-1]的閘極114[K-1]g經偏壓在(K-2)．VDD(VIN=0)或VDD(VIN=VDD)處；及電晶體114[K]的閘極114[K]g經偏壓在(K-1)．VDD(VIN=0)或VDD(VIN=VDD)處。
在一些實施例中，K個P型電晶體112[1]~112[K]及K個N型電晶體114[1]~114[K]皆為低電壓電晶體。在一些實施例中，當閘極-源極電壓及閘極-汲極電壓的絕對值遠大於VDD(例如，>1.4．VDD)時，低電壓電晶體被視為電過載 (overstressed)的。
此外，電路100包括控制訊號產生單元120、130及140、停放電路(parking circuit)152及154、電阻裝置162及164及輸出墊(output pad)模組170。
控制訊號產生單元120設置在輸入節點106及一或更多個閘極112[3]g~112[K]g及114[3]g﹋114[K]g之間。控制訊號產生單元120設置以響應於輸入訊號VIN而產生用於閘極112[3]g~112[K]g的該組偏壓訊號及用於閘極114[3]g~114[K]g的該組偏壓訊號。關於控制訊號產生單元120的細節將一併與第2圖進行說明。
控制訊號產生單元130設置在輸入節點106及電晶體112[1]的閘極112[1]g之間。控制訊號產生單元130設置以響應輸入訊號VIN而產生供應至閘極112[1]g的控制訊號。控制訊號產生單元130包括位準移位器132及延遲單元134。位準移位器132用以上移輸入訊號VIN至(K-1)．VDD以產生中間訊號VINT。關於位準移位器132的細節將一併與第3A圖與第3B圖進行說明。
延遲單元134用以延遲中間訊號VINT產生供應至閘極112[1]g的控制訊號。延遲單元134可用於響應於輸入訊號VIN，而在輸入訊號VIN自一個邏輯值轉態至另一個邏輯值時，將用於電晶體112[1]的偏壓電壓及用於其他電晶體112[3]~112[K]、114[1]及114[3]~114[K]的其他偏壓電壓的轉態時序進行同步。在一些實施例中，延遲單元134的延遲週期可 根據一或更多個類比或數位型式的控制訊號進行調整。在一些實施例中，在製造延遲單元134時，延遲單元134的延遲週期為預先決定的且固定的。
控制訊號產生單元140設置在輸入節點106及電晶體114[1]的閘極114[1]g之間。控制訊號產生單元140用以響應於輸入訊號VIN而產生供應至閘極114[1]g的控制訊號。控制訊號產生單元140包括延遲單元144，延遲單元144用以延遲輸入訊號VIN而產生供應至閘極114[1]g的控制訊號。延遲單元144亦可用於響應於輸入信號VIN，而在輸入訊號VIN自一個邏輯值轉態至另一個邏輯值時，將用於電晶體114[1]的偏壓電壓及用於其他電晶體112[1]、112[3]~112[K]及114[3]~114[K]的偏壓電壓的轉態時序進行同步。在一些實施例中，延遲單元144的延遲週期可根據一或更多個類比或數位型式的控制訊號進行調整。在一些實施例中，當延遲單元144被製造時，延遲單元144的延遲週期為預先決定的且為固定的。
停放電路152耦接於第二P型電晶體112[2]的源極112[2]s。停放電路152配置為在輸入訊號VIN設定為VDD處之後將第二P型電晶體112[2]的源極112[2]s的電壓位準設定為(K-1)．VDD。在一些實施例中，停放電路152包括N型電晶體，此N型電晶體具有耦接至電晶體112[2]的源極112[2]s的源極152s、偏壓在(K-1)．VDD的汲極152d及閘極152g。停放電路152的閘極152g的電壓位準在輸入訊號VIN設定在 VDD後設定為K．VDD，並在輸入訊號VIN設定在零參考位準後設定為(K-1)．VDD。在一些實施例中，停放電路152可被省略。
停放電路154耦接於第二N型電晶體114[2]的源極114[2]s。停放電路154配置為在輸入訊號VIN設定在零參考位準處後將第二N型電晶體114[2]的源極114[2]s的電壓位準設置為VDD。在一些實施例中，停放電路154包括P型電晶體，此P型電晶體具有耦接至電晶體114[2]的源極114[2]s的源極154s、偏壓在VDD的汲極154d及閘極154g。停放電路154的閘極154g在輸入訊號VIN設定在零參考位準後設定為零參考位準處，並在輸入訊號VIN設定為VDD後設定為VDD。在一些實施例中，停放電路154可被省略。
電阻裝置162設置於電晶體112[K]及輸出節點108之間。電阻裝置164設置於電晶體114[K]及輸出節點108之間。電阻裝置162及164用以將電路100的輸出阻抗設定在預先決定一電阻值，以匹配耦接至輸出節點108的傳輸線之特性阻抗。輸出墊模組170包括可用於連接輸出節點108與外部電路的導電墊。在一些實施例中，輸出墊模組170亦包括靜電放電(electrical statistic discharge；ESD)保護電路，以保護I/O電路100或輸出輸入訊號VIN至I/O電路100的邏輯電路。
在第1圖中，當輸入訊號VIN設定在零參考位準時，控制訊號產生單元120及130將閘極112[1]g及112[3]g~112[K]g的電壓位準設定在(K-1)．VDD。閘極112[2]g亦在偏 壓在(K-1)．VDD處。多個電晶體112[1]~112[K]被導通而將輸出節點108電性耦接至第一功率節點102。因此使得輸出節點108的電壓位準經由電晶體112[1]~112[K]被拉至K．VDD。同時，停放電路152的閘極152g偏壓在(K-1)．VDD，以關閉停放電路152，進而使停放電路152的汲極152d不在電性耦接於源極112[2]s。
同時，當輸入訊號VIN設定在零參考位準時，多個電晶體114[1]~114[K]配置為關閉，但仍然因次臨界電流的作用而執行分壓器的功能。在一些實施例中，第j個電晶體114[j]的汲極的偏壓約為j．VDD。控制訊號產生單元140將閘極114[1]g設定為零參考位準，以關閉電晶體114[1]。同樣地，停放電路154的閘極154g偏壓在零參考位準，以導通停放電路154，藉此將停放電路154的源極114[2]s電性耦接至其汲極154d，進而將源極114[2]s的電壓位準設置為VDD。因為當源極114[2]s的電壓顯著上升而接近於VDD時，電晶體114[2]將被關閉，故電晶體114[2]的閘極114[2]g設定在VDD以限制源極114[2]s處的最大電壓為VDD。控制訊號產生單元120進一步將閘極114[j]g的電壓位準設定為(j-1)．VDD，j=3~K，以基於相同理由限制電晶體114[3]~114[K]的源極114[j]s的最大電壓至(j-1)．VDD。
另一方面，當輸入訊號VIN設定在VDD時，控制訊號產生單元120及140將閘極114[1]g及114[3]g~114[K]g的電壓位準設定為VDD。閘極114[2]g亦偏壓在VDD。電晶體 114[1]~114[K]被導通，以將輸出節點108電性耦接至第二功率節點104。因此，輸出節點108處的電壓位準會經由電晶體114[1]~114[K]而下拉至零參考位準。同時，停放電路154的閘極154g偏壓在VDD，且停放電路154被關閉，以使停放電路154的汲極154d不再電性耦接至源極114[2]s。
同時，當輸入訊號VIN設定在VDD時，電晶體112[1]~112[K]配置為關閉，但仍因次臨界電流的作用而執行分壓器的功能。在一些實施例中，第i個電晶體112[i]的汲極的電壓位準設置在約為(K-i)．VDD。控制訊號產生單元140將閘極112[1]g的電壓位準設置在K．VDD，以關閉電晶體112[1]。同樣地，停放電路152的閘極152g偏壓於K．VDD，以導通停放電路152，而將源極112[2]s電性耦接至停放電路152的汲極152d。因此，源極112[2]s的電壓位準設定在(K-1)．VDD。因為當源極112[2]s的電壓顯著地降低而接近於(K-1)．VDD時將關閉電晶體112[2]，故將電晶體112[2]的閘極112[2]g設定在(K-1)．VDD，以限制源極112[2]s的最小電壓為(K-1)．VDD。控制訊號產生單元120進一步將閘極112[i]g的電壓位準設定在(K-i+1)．VDD，i=3~K，以基於相同理由將電晶體112[3]~112[K]的源極112[i]s的最小電壓限制至(K-i+1)．VDD。
第2圖為根據一些實施例的驅動電路200的電路圖。驅動電路200可應用於控制訊號產生單元120的部分。驅動電路200的輸出訊號VOUT ’在輸入訊號VIN設定在零參考 位準後設定在X．VDD，並在輸入訊號VIN設定在VDD之後設定在Y．VDD處，其中X及Y為正整數，(X-Y)=L及L≧2。
驅動電路200包括第三功率節點202、第四功率節點204、輸入節點206及輸出節點208。第三功率節點202配置以傳送具有電壓位準X．VDD的第三電壓。第四功率節點204配置以傳送具有電壓位準Y．VDD的第四電壓。輸入節點206電性接至輸入節點106(如第1圖所示)。輸出節點208電性耦接至閘極112[3]g~112[K]g中之一者或閘極114[3]g~114[K]g中之一者。在一些實施例中，輸出訊號VOUT ’亦為邏輯訊號，此邏輯訊號可用於當輸入訊號VIN設定在零參考位準時，呈現邏輯高值(X．VDD)，並當輸入訊號VIN設定在VDD時，呈現邏輯低值(Y．VDD)。
驅動電路200具有類似於I/O電路100的配置的配置。驅動電路200包括L個P型電晶體212[1]至212[L]，多個電晶體電性串接於在第三功率節點202及輸出節點208之間。驅動電路200亦包括L個N型電晶體214[1]~214[L]，該等電晶體串聯耦接於第四功率節點204及輸出節點208之間。
L個P型電晶體212[s]中的每一者表示為L個P型電晶體的第s者，其中s為範圍從1~L的順序索引，越小的s用於表示對應的L個P型電晶體的第s者越靠近於第三功率節點202。L個N型電晶體214[t]的每一者表示為L個N型電晶體的第t者，其中t為範圍從1~L的順序索引，越小 的L用於表示對應的L個N型電晶體中的第t者越靠近於功率節點204。
第一P型電晶體212[1]的閘極212[1]g(亦即當s=1時)配置為接收訊號，此訊號在輸入訊號VIN設定在零參考位準後設定為(X-1)．VDD，並在輸入訊號VIN設定為VDD後設定為X．VDD。第二P型電晶體212[2]的閘極212[2]g(亦即當s=2時)配置為接收訊號，此訊號設定在(X-1)．VDD。P型電晶體212[3]~212[L]的一或更多個閘極212[3]g~212[L]g(亦即，當s≠1或2時)配置為接收一組偏壓訊號，以使第s者的源極-閘極電壓及汲極-閘極電壓的絕對值等於或小於VDD。
在一些實施例中，用於閘極212[3]g~212[L]g的該組偏壓訊號在輸入訊號VIN設定為零參考位準(VIN=0)處後設定在(X-1)．VDD，並在輸入訊號VIN設定在VDD(VIN=VDD)後設定為(X-s+1)．VDD。舉例而言，電晶體212[3]的閘極212[3]g偏壓在(X-1)．VDD(VIN=0)或(X-2)．VDD(VIN=VDD)；電晶體212[L-1]的閘極212[L-1]g偏壓在(X-1)．VDD(VIN=0)或(Y+2)．VDD(VIN=VDD)偏壓；及電晶體212[L]的閘極212[L]g偏壓在(X-1)．VDD(VIN=0)或(Y+1)．VDD(VIN=VDD)。
第一N型電晶體214[1]的閘極214[1]g(亦即，當t=1時)配置為接收訊號，此在輸入訊號VIN設定在零參考位準處後設定為Y．VDD處，並在輸入訊號VIN設定為VDD處後設定為(Y+1)．VDD。第二N型電晶體214[2]的閘極214[2]g(亦即，當t=2時)配置為接收訊號，此訊號設定為(Y+1)．VDD。 N型電晶體214[3]~214[L]的一或更多個閘極214[3]g~214[L]g(亦即，當t≠1或2時)配置為接收一組偏壓訊號，以使第t者的閘極-源極電壓及閘極-汲極電壓的絕對值等於或小於VDD。
在一些實施例中，在輸入訊號VIN設定在零參考位準處後，用於閘極214[3]g~214[L]g的該組偏壓訊號設定為(Y+t-1)．VDD，並在輸入訊號VIN設定在VDD處之後設定為(Y+1)．VDD。舉例而言，電晶體214[3]的閘極214[3]g偏壓在(Y+2)．VDD(VIN=0)或(Y+1)．(VIN=VDD)；電晶體114[L-1]的閘極214[L-1]g偏壓在(X-2)．VDD(VIN=0)或(Y+1)．VDD(VIN=VDD)；及電晶體214[L]的閘極214[L]g偏壓在(X-1)．VDD(VIN=0)或(Y+1)．VDD(VIN=VDD)。
在一些實施例中，L個P型電晶體212[1]~212[L]及L個N型電晶體214[1]~214[L]皆為低電壓電晶體。
此外，驅動電路200包括控制訊號產生單元220、230及240及停放電路252及254。
控制訊號產生單元220設置在輸入節點206及一或更多個閘極212[3]g~212[L]g及214[3]g~214[L]g之間。控制訊號產生單元220配置以產生用於閘極212[3]g~212[L]g的該組偏壓訊號及用於閘極214[3]g~214[L]g的該組偏壓訊號。在一些實施例中，當L為2時，控制訊號產生單元220可被省略。在一些實施例中，當L大於2時，控制訊號產生單元220包括具有類似於驅動電路200的設置方式一或更多 個的其他驅動電路。
控制訊號產生單元230設置在輸入節點206及電晶體212[1]的閘極212[1]g之間。控制訊號產生單元230具有類似於控制訊號產生單元130的設置方式，並配置以響應於輸入訊號VIN而產生供應至閘極212[1]g的控制訊號。控制訊號產生單元230包括位準移位器232及延遲單元234。位準移位器232配置以上移輸入訊號(X-1)．VDD而產生中間訊號VINT ’。關於位準移位器232的細節將一併以第3A圖與第3B圖進行說明。
延遲單元234配置以延遲中間訊號VINT ’而產生供應至閘極212[1]g的控制訊號。延遲單元234可用於響應於輸入信號VIN，而在輸入訊號VIN自一個邏輯值轉態至另一個邏輯值，將用於電晶體212[1]的偏壓電壓及用於電晶體212[3]~212[L]、214[1]及214[3]~214[L]的偏壓電壓的轉態時序進行同步。同樣地，延遲單元234經設定以將輸出訊號VOUT ’及用於I/O電路100的電晶體112[1]、112[3]~112[K]、114[1]或114[3]~114[K]的偏壓電壓的轉態時序進行同步。在一些實施例中，延遲單元234的延遲週期為可根據一或更多個類比或數位型式的控制訊號進行調整。在一些實施例中，在延遲單元234被製造時，延遲單元234的延遲週期為預先決定的且固定的。
控制訊號產生單元240設置在輸入節點206及電晶體214[1]的閘極214[1]g之間。控制訊號產生單元240具有 類似於控制訊號產生單元230的設置方式，並配置以響應於輸入訊號VIN而產生供應至閘極214[1]g的控制訊號。控制訊號產生單元240包括位準移位器242及延遲單元244。位準移位器242用以上移輸入訊號VIN至Y．VDD而產生中間訊號VINT ”。關於位準移位器242的細節將一併與第4A圖與第4B圖進行說明。
延遲單元244用以延遲中間訊號VINT ”而產生供應至閘極214[1]g的控制訊號。延遲單元244可用於響應輸入訊號VIN自一個邏輯值轉態至另一個邏輯值，而將用於電晶體214[1]的偏壓電壓及用於電晶體212[1]、212[3]~212[L]及214[3]~214[L]的偏壓電壓的轉態時序進行同步。同樣地，延遲單元244經設定以同步輸出訊號VOUT ’及用於I/O電路100的電晶體112[1]、112[3]~112[K]、114[1]或114[3]~114[K]的偏壓電壓的轉態時序。在一些實施例中，延遲單元244的延遲週期為可根據一或更多個類比或數位型式的控制訊號進行調整。在一些實施例中，當製造延遲單元244時，延遲單元244的延遲週期為預先決定的且固定的。
停放電路252耦接至第二P型電晶體212[2]的源極212[2]s。停放電路252配置為在輸入訊號VIN設定在VDD後將第二P型電晶體212[2]的源極212[2]s的電壓位準設定為(X-1)．VDD。在一些實施例中，停放電路252包括N型電晶體，該N型電晶體具有耦接至電晶體212[2]的源極212[2]s的源極252s、偏壓於(X-1)．VDD的汲極252d及閘極252g。停放電 路252的閘極252g在輸入訊號VIN設定為零參考位準後設定為(X-1)．VDD，並在輸入訊號VIN設定在VDD後設定為X．VDD。在一些實施例中，停放電路252可被省略。
停放電路254耦接於第二N型電晶體214[2]的源極214[2]s。停放電路254配置以在輸入訊號VIN設定在零參考位準後將第二N型電晶體214[2]的源極214[2]s的電壓位準設定為(Y+1)．VDD。在一些實施例中，停放電路254包括P型電晶體，此P型電晶體具有耦接至電晶體214[2]的源極214[2]s的源極254s、偏壓於(Y+1)．VDD的汲極254d及閘極254g。停放電路254的閘極254g在輸入訊號VIN設定為零參考位準後設定為Y．VDD，並在輸入訊號VIN設定為VDD後設定在(Y+1)．VDD。在一些實施例中，停放電路254可被省略。
驅動電路200的操作類似於第1圖的I/O電路100的操作，故不再重複贅述。在一些實施例中，除了驅動電路200之外，多個位準移位電路或多個訊號驅動器亦可用於控制訊號產生單元120的一部分。
第3A圖為根據一些實施例的位準移位電路300A的電路圖。位準移位電路300A用以上移具有0及VDD之間的電壓擺幅的輸入訊號VIN至具有相對應的電壓位準(H-1)．VDD及H．VDD的輸出訊號VO。H為等於或大於2的正偶整數。位準移位電路300A可用作位準移位器132或位準移位器232。
位準移位電路300A包括反相器312、(H-1)個閂鎖(latch)電路320[1]~320[H-1]及多個電容裝置332[1]至 332[H-1]。反相器312的輸入端配置為接收輸入訊號VIN及反相器312的輸出端電性耦接電容裝置332[1]的一端。閂鎖電路320[h](h=1~(H-1))被驅動於h．VDD及(h+1)．VDD之間。每一閂鎖電路320[1]~320[H-1]對應於第一反相器322[1]~322[H-1]中之一者及第二反相器324[1]~324[H-1]中之一者。每一第一反相器322[1]~322[H-1]具有輸入端，此輸入端耦接至多個電容裝置332[1]~332[H-1]中之一者，並耦接至第二反相器324[1]~324[H-1]中之對應者的輸出端。每一第二反相器324[1]~324[H-1]具有輸入端，此輸入端耦接至第一反相器322[1]~322[H-1]中之對應者的輸出端。同樣地，第二反相器324[1]~324[H-2]的輸入端耦接至電容裝置332[2]~332[H-1]的對應者。每一電容裝置332[1]~332[H-1]經預充電，以使得經箭頭指示為「初始化」的一端及電容裝置的另一端之間具有電壓差VDD。
當輸入訊號VIN設定為邏輯低值(例如，0V)時，第一反相器322[h]的輸出在當h為奇數時輸出邏輯低值(例如，h．VDD)，且第一反相器322[h]的輸出在當h為偶數時輸出邏輯高值(例如，(h+1)．VDD)。當輸入訊號VIN設定在邏輯高值(例如，VDD)時，第一反相器322[h]的輸出在當h為奇數時輸出邏輯高值(例如，(h+1)．VDD)，且第一反相器322[h]的輸出在當h為偶數時輸出邏輯低值(例如，h．VDD)。同樣地，當H為正偶整數時，位準移位電路300A能夠將反相器322[H-1]的輸出端的輸出訊號VO設定為(H-1)．VDD(當 VIN=0時)或H．VDD(當VIN=VDD時)處。
第3B圖為根據一些實施例的位準移位電路300B的電路圖。位準移位電路300B用以上移具有0及VDD之間的電壓擺幅的輸入訊號VIN至具有相對應的電壓位準(H-1)．VDD及H．VDD的輸出訊號VO。H為等於或大於3的正奇整數。位準移位電路300B可用作位準移位器132或位準移位器232。
位準移位電路300B包括緩衝器314、(H-1)個閂鎖電路320[1]~320[H-1]及多個電容裝置332[1]~332[H-1]。相較於位準移位電路300A，位準移位電路300B以緩衝器314替代反相器312。位準移位電路300B的操作類似於位準移位電路300A的操作，故於此不再重複贅述。
第4A圖為根據一些實施例的位準移位電路400A的電路圖。位準移位電路400A用以上移具有0及VDD之間的電壓擺幅的輸入訊號VIN至具有相對應的電壓位準H．VDD及(H-1)．VDD的輸出訊號VO。H為等於或大於2的正偶整數。位準移位電路400A可用作位準移位器242。
位準移位電路400A包括緩衝器412、(H-1)個閂鎖電路320[1]~320[H-1]及多個電容裝置332[1]~332[H-1]。相較於位準移位電路300B，位準移位電路400A亦具有緩衝器412作為輸入級，但是H設定為偶數。位準移位電路400A的操作類似於位準移位電路300A及位準移位電路300B的操作，故於此不再重複贅述。
第4B圖為根據一些實施例的位準移位電路400B的 電路圖。位準移位電路400B配置以上移具有0及VDD之間的電壓擺幅的輸入訊號VIN至具有相對應的電壓位準H．VDD及(H-1)．VDD的輸出訊號VO。H為等於或大於3的正奇整數。位準移位電路400B可用作位準移位器242。
位準移位電路400B包括反相器414、(H-1)個閂鎖電路320[1]~320[H-1]及多個電容裝置332[1]~332[H-1]。相較於位準移位電路300A，位準移位電路400B亦具有反相器414作為輸入級，但是H設定為奇數。位準移位電路400B的操作類似於位準移位電路300A及位準移位電路300B的操作，故於此不再重複贅述。
第5圖為根據一些實施例的I/O電路500的電路圖。當K設定為3時，I/O電路500可基於I/O電路100進行配置。I/O電路500中與I/O電路100的相同或類似的多個元件具有相同元件符號，故其相關描述不再重複介紹。
I/O電路500具有第一P型電晶體512[1]、第二P型電晶體512[2]、第三P型電晶體512[3]、第一N型電晶體514[1]、第二N型電晶體514[2]及第三N型電晶體514[3]。
第一P型電晶體512[1]具有耦接至第一功率節點102的源極512[1]s、汲極512[1]d及配置為接收具有電壓位準之範圍為2．VDD~3．VDD的訊號的閘極512[1]g。第二P型電晶體512[2]具有耦接至第一P型電晶體512[1]d的汲極512[1]d的源極512[2]s、汲極512[2]d及偏壓在2．VDD的閘極512[2]g。第三P型電晶體512[3]具有耦接至第二P型電晶體 512[2]的汲極512[2]d的源極512[3]s、汲極512[3]d及閘極512[3]g。第一、第二及第三P型電晶體512[1]~512[3]配置以在輸入訊號VIN設定在零參考位準後經由第三P型電晶體512[3]的汲極512[3]d將輸出節點108的電壓位準拉升至3．VDD。
第一N型電晶體514[1]具有耦接至第二功率節點104的源極514[1]s、汲極514[1]d及配置以接收具有電壓位準的範圍為從零參考位準至VDD的訊號的閘極514[1]g。第二N型電晶體514[2]具有耦接至第一N型電晶體514[1]的汲極514[1]d的源極514[2]s、汲極514[2]d及偏壓在VDD的閘極514[2]g。第三N型電晶體514[3]具有耦接至第二N型電晶體514[2]的汲極514[2]d的源極514[3]s、汲極514[3]d及閘極514[3]g。第一、第二及第三N型電晶體514[1]~514[3]配置以在輸入訊號VIN設定在VDD後經由第三N型電晶體514[3]的汲極514[3]d將輸出節點108的電壓位準拉至零參考位準。
I/O電路500進一步包括控制訊號產生單元120、130及140，停放電路152及154，電阻裝置162及164及輸出墊模組170。停放電路152及154、電阻裝置162及164及輸出墊模組170的配置及操作與I/O電路100的配置及操作類似或相同，故不再重複贅述。
控制訊號產生單元120用以在輸入訊號VIN設定在零參考位準後將第三P型電晶體512[3]的閘極512[3]g處的 電壓位準及第三N型電晶體514[3]的閘極514[3]g處的電壓位準設定在2．VDD，並在輸入訊號設定為VDD後設定在VDD。控制訊號產生單元120包括驅動電路522及延遲單元524。在一些實施例中，驅動電路522可基於第4A圖的位準移位電路400A進行實現，其中H為2。
控制訊號產生單元130配置為在輸入訊號VIN設定在零參考位準後將第一P型電晶體512[1]的閘極512[1]g的電壓位準設定在2．VDD，並在輸入訊號VIN設定在VDD後設定為3．VDD。控制訊號產生單元130包括位準移位器132及延遲單元134。在一些實施例中，位準移位器132可基於第3A圖的位準移位電路300A進行實現，其中H為2。
控制訊號產生單元140配置為在輸入訊號VIN設定在零參考位準後將第一N型電晶體514[1]的閘極514[1]g的參考位準設定在零參考位準，並在輸入訊號VIN設定在VDD後設定為VDD。
第6圖為根據一些實施例的諸如I/O電路500的I/O電路的各個節點處的電壓訊號的時序圖600。在第6圖中，曲線610表示輸入節點106的輸入訊號VIN；曲線620表示閘極512[1]g的控制訊號；曲線630表示閘極514[1]g的控制訊號；曲線640表示閘極512[3]g及閘極514[3]g的控制訊號；及曲線650表示輸出節點108處的輸出訊號VOUT。在第6圖中，VDD設定為0.8V，2．VDD為1.6V及3．VDD為2.4V。
響應於輸入訊號VIN(曲線610)，閘極512[1]g的 控制訊號(曲線620)上移了1.6V並在輸入訊號VIn後具有預定的延遲TD。延遲TD之成因可歸因於控制訊號產生單元130的操作。閘極514[1]g處的控制訊號(曲線630)在輸入訊號VIN後具有預定的延遲TD以及具有0~0.8V之間的電壓擺幅。閘極512[3]g及閘極514[3]g處的控制訊號(曲線640)上移了0.8V，並與控制訊號620及630為邏輯性地反相。訊號620、630及640的轉態時序可經由第5圖中的延遲單元524、134及144進行同步。
如第6圖及第5圖所示，在輸入訊號VIN設定在0V(區段612)後，閘極512[1]g的控制訊號設定在1.6V(區段622)，閘極514[1]g處的控制訊號設定在0V(區段632)，且閘極512[3]g及閘極514[3]g處的控制訊號設定在1.6V(區段642)。同時，閘極512[2]g的電壓位準設定在1.6V及閘極514[2]g的電壓位準設定在0.8V。因此，電晶體512[1]~512[3]被導通，以將輸出訊號VOUT拉升至2.4V(區段652)。
另一方面，在輸入訊號VIN設定在0.8V(區段614)後，閘極512[1]g的控制訊號設定在2.4V(區段624)，閘極514[1]g的控制訊號設定在0.8V(區段634)，且閘極512[3]g及閘極514[3]g的控制訊號設定在0.8V(區段644)。同時，閘極512[2]g的電壓位準仍然設定在1.6V及閘極514[2]g的電壓位準仍然設定在0.8V。因此，電晶體514[1]~514[3]被導通，以將輸出訊號VOUT下拉至0V(區段654)。
第7圖為根據一些實施例的I/O電路700的電路圖。 當K設定為4時，I/O電路700可基於I/O電路100進行配置。I/O電路100中與I/O電路700的相同或類似的元件具有相同元件符號，故其相關描述不再重複說明。
I/O電路700具有在第二功率節點102及輸出節點108之間串聯連接的第一P型電晶體712[1]、第二P型電晶體712[2]、第三P型電晶體712[3]及第四P型電晶體712[4]及在功率節點104及輸出節點108之間串聯連接的第一N型電晶體714[1]、第二N型電晶體714[2]、第三N型電晶體714[3]及第四N型電晶體714[4]。
I/O電路700進一步包括控制訊號產生單元120、130及140、停放電路152及154、電阻裝置162及164及輸出墊模組170。I/O電路700的配置及操作與I/O電路100的配置及操作類似或相同，故不再重複贅述。
控制訊號產生單元120包括驅動電路722、724、726。驅動電路722配置為在輸入訊號VIN設定在零參考位準處後將第三P型電晶體712[3]的閘極712[3]g的電壓位準設定為3．VDD，並在輸入訊號VIN設定為VDD後設定為2．VDD。驅動電路722包括位準移位器722-1及延遲單元722-2。在一些實施例中，位準移位器722-1可基於第4B圖的位準移位電路400B進行實現，其中H為3。驅動電路724配置為在輸入訊號VIN設定在零參考位準後將第三N型電晶體714[3]的閘極714[3]g的電壓位準設定在2．VDD，並在輸入訊號設定在VDD處後設定在VDD。驅動電路724包括位準移位器724-1 及延遲單元724-2。在一些實施例中，位準移位器724-1可基於第4A圖的位準移位電路400A進行實現，其中H為2。
驅動電路726配置為在輸入訊號VIN設定在零參考位準處後將第四P型電晶體712[4]的閘極712[4]g的電壓位準及第四N型電晶體714[4]的閘極714[4]g的電壓位準設定為3．VDD，並在輸入訊號VIN設定在VDD之後設定為VDD。在一些實施例中，驅動電路726可基於第2圖的驅動電路200進行實現，其中X為3及Y為1。
第8圖為根據一些實施例的驅動電路800的電路圖。當X設定為3及Y設定為1(因此L為2)時，驅動電路800可用作第7圖的驅動電路726並基於驅動電路200而進行配置。驅動電路800中與驅動電路200相同或類似的的元件具有相同元件符號，故相關的描述不再重複說明。
驅動電路800具有串聯連接於第三功率節點202及輸出節點208之間的第一P型電晶體812[1]及第二P型電晶體812[2]與串聯連接於第四功率節點204及輸出節點208之間的第一N型電晶體814[1]及第二N型電晶體814[2]。
驅動電路800進一步包括控制訊號產生單元230及240及停放電路252及254。同樣地，因為L設定為2，故控制訊號產生單元220可被省略。驅動電路800的配置及操作與驅動電路200類似或相同，故於此不再贅述。
第6圖、第7圖及第8圖描繪的電路僅為用於說明I/O電路100如何用於設計具有給定K值(諸如，K=3或4) 的I/O電路的實例。在一些實施例中，I/O電路可基於I/O電路100進行實現，其中K為大於4的整數。
第9圖為根據一些實施例的控制I/O電路的方法900的流程圖。應理解在第9圖描繪的方法900之前、期間及/或之後可執行額外的操作，其餘操作在本文僅僅簡短描述。
如第9圖及第1圖描繪的，方法900從操作910開始，在操作910中，輸入訊號VIN設定為零參考位準或VDD。若輸入訊號VIN設定為零參考位準，則方法900將執行操作920及930。若輸入訊號VIN設定為VDD，則方法900將執行操作950及960。
在操作920中，輸出節點(例如為第1圖中的輸出節點108)電性耦接至第一功率節點102。第一功率節點102配置為傳送具有電壓位準K．VDD的第一電壓。在一些實施例中，操作920包括以下步驟：將第一P型電晶體112[1]、第二P型電晶體112[2]及一或更多個第三P型電晶體112[3]~112[K]的閘極偏壓在(K-1)．VDD。
在操作930中，在輸入訊號設定為零參考位準後，輸出節點108不再電性耦接至第二功率節點104。第二功率節點104配置為傳送具有零參考位準的電壓位準的第二電壓。操作930包括以下步驟：關閉第一N型電晶體114[1]及關閉第二N型電晶體114[2](操作932)，將電晶體114[2]的源極114[2]s的電壓位準設定為VDD(操作934)及對一或更多個第三N型電晶體114[3]~114[K]進行偏壓，以使為相 對應的一或更多個第三N型電晶體114[3]~114[K]的閘極-源極電壓與閘極-汲極電壓的絕對值等於或小於VDD。在一些實施例中，操作930可在一或更多個操作932、934或936被省略的情形下執行操作。在執行完操作930之後，方法900回到操作910。
在操作950中，輸出節點108電性耦接至第二功率節點104。在一些實施例中，操作950包括以下步驟：將第一N型電晶體114[1]、第二N型電晶體114[2]及一或更多個第三N型電晶體114[3]~114[K]的閘極偏壓於VDD。
在操作960中，在輸入訊號設定為VDD後，輸出節點108不再電性耦接至第一功率節點102。操作960包括以下步驟：關閉第一P型電晶體112[1]及關閉第二P型電晶體112[2](操作962)，將電晶體112[2]的源極112[2]s的電壓位準設定於(K-1)．VDD(操作964)，及以對一或更多個第三P型電晶體112[3]~112[K]進行偏壓，以使為相對應的一或更多個第三P型電晶體112[3]~112[K]的源極-閘極電壓及汲極-閘極電壓的一或更多個絕對值等於或小於VDD。在一些實施例中，可在一或更多個操作962、964或966被省去的情形下執行操作960。在執行操作960之後，方法900回到操作910。
根據一個實施例，電路包括第一功率節點、第二功率節點、輸出節點、串聯耦接於第一功率節點及輸出節點之間的K個P型電晶體及串聯耦接於第二功率節點及輸出節點之間的K個P型電晶體。第一功率節點配置為傳送第一電 壓，且第一電壓的電壓位準為高於零參考位準的K．VDD。VDD為預先決定的正值及K為等於或大於3的正整數。第二功率節點配置為傳送第二電壓，且第二電壓的電壓位準為零參考位準。K個P型電晶體中的每一者表示為K個P型電晶體的第i者，其中i為範圍從1至K的順序索引，i越小表示對應的K個P型電晶體的第i者越靠近於第一功率節點。當i=1時，K個P型電晶體的第i者的閘極配置為接收第一訊號，該第一訊號在輸入訊號設定在零參考位準處後設定為(K-1)．VDD，並在輸入訊號設定在VDD後設定為K．VDD；當i=2時，K個P型電晶體的第i者的閘極配置為接收第二訊號，該第二訊號設定在(K-1)．VDD；及當i≠1或2時，K個P型電晶體的第i者的閘極配置為接收第一組偏壓訊號，該第一組偏壓訊號以一方式設定在一或更多個電壓位準處，以使第i者的源極-閘極電壓的絕對值或汲極-閘極電壓的絕對值等於或小於VDD。K個N型電晶體中的每一者表示為K個N型電晶體的第j者，其中j為範圍從1至K的順序索引，且j越小用於表示對應的K個N行電晶體的第j者越靠近於第二功率節點。當j=1時，第j者的閘極配置為接收第三訊號，該第三訊號在輸入訊號設定在零參考位準後設定在零參考位準處，並在輸入訊號設定在VDD之後設定為VDD；當j=2時，第j者的閘極配置為接收第四訊號，該第四訊號設定在VDD處；及當j≠1或2時，第j者的閘極配置為接收第二組偏壓訊號，該第二組偏壓訊號以一方式設定在一或更多個電壓位 準處，以使第j個者的閘極-源極電壓的絕對值或閘極-汲極電壓的絕對值等於或小於VDD。
根據另一實施例，電路包括第一功率節點、第二功率節點、輸出節點、第一P型電晶體、第二P型電晶體、第三P型電晶體、第一N型電晶體、第二N型電晶體、第三N型電晶體及控制訊號產生單元。第一功率節點配置為傳送第一電壓及第一電壓的電壓位準為高於零參考位準的K．VDD，其中VDD為預先決定的正值及K為等於或大於3的正整數。第二功率節點配置為傳送第二電壓及第二電壓的電壓位準為零參考位準。第一P型電晶體具有耦接至第一功率節點的源極、汲極及配置為接收訊號的閘極，該訊號具有範圍為(K-1)．VDD~K．VDD的電壓位準。第二P型電晶體具有接至第一P型電晶體的汲極的源極、汲極及偏壓在(K-1)．VDD的閘極。第三P型電晶體具有接至第二P型電晶體的汲極的源極、汲極及閘極。第一、第二及第三P型電晶體配置為在輸入訊號設定在零參考位準處之經由第三P型電晶體的汲極K．VDD將輸出節點處的電壓位準拉至K．VDD。第一N型電晶體具有耦接至第二功率節點的源極、汲極及配置為接收訊號的閘極，該訊號具有範圍為零參考位準~VDD的電壓位準。第二N型電晶體具有耦接至第一N型電晶體的汲極的源極、汲極及偏壓於VDD的閘極。第三N型電晶體具有耦接至第二N型電晶體的汲極的源極、汲極及閘極。第一、第二及第三N型電晶體配置為在輸入訊號設定在VDD處之後經由第三N 型電晶體的汲極將輸出節點處的電壓位準下拉至零參考位準。控制訊號產生單元配置為以一方式設定第三P型電晶體的閘極處的電壓位準，以使第三P型電晶體的源極-閘極電壓的絕對值或汲極-閘極電壓的絕對值等於或小於VDD；及以一方式設定第三N型電晶體的閘極處的電壓位準，以使第三N型電晶體的閘極-源極電壓的絕對值或閘極-汲極電壓的絕對值等於或小於VDD。
根據另一實施例，方法包括以下步驟：在輸入訊號設定在零參考位準處之後，將輸出節點電性耦接至第一功率節點。第一功率節點配置為傳送第一電壓，且第一電壓的電壓位準為高於零參考位準的K．VDD，其中VDD為預先決定的正值及K為等於或大於3的正整數。在輸入訊號設定在VDD後，輸出節點不在電性耦接至第一功率節點，此操作步驟包括以下步驟：關閉第一P型電晶體，第一P型電晶體具有耦接至第一功率節點的源極；關閉第二P型電晶體，第二P型電晶體具有耦接至第一P型電晶體的汲極的源極；及對一或更多個第三P型電晶體進行偏壓，以使一或更多個第三P型電晶體的相對應源極-閘極電壓的絕對值或汲極-閘極電壓的絕對值等於或小於VDD，一或更多個第三P型電晶體在第二P型電晶體的汲極及輸出節點之間串聯耦接。在輸入訊號設定在VDD處之後輸出節點電性耦接至第二功率節點，其中第二功率節點配置為傳送第二電壓及第二電壓的電壓位準為零參考位準。在輸入訊號設定在零參考位準之後，輸出節點不 再電性耦接至從第二功率節點，此步驟包括以下步驟：關閉第一N型電晶體，第一N型電晶體具有耦接至第二功率節點的源極；關閉第二N型電晶體，第二N型電晶體具有耦接至第一N型電晶體的汲極的源極；及以對一或更多個第三N型電晶體進行偏壓，以使一或更多個第三N型電晶體的閘極-源極電壓的絕對值或閘極-汲極電壓的絕對值等於或小於VDD，一或更多個第三N型電晶體在第二N型電晶體的汲極及輸出節點之間串聯耦合。
上文概述數個實施例的特徵使得熟習此項技術者可更好理解本案的態樣。熟習此項技術者將理解為了執行相同目的及/或實現本文介紹的實施例的相同優點，熟習此項技術者可容易地使用本案作為基礎設計或修改其他過程及結構。熟習此項技術者亦將認識到此類同等構造不背離本案的精神及範圍，及熟習此項技術者於此可進行各種改變、代替及變更而不背離本案的精神及範圍。
VIN‧‧‧輸入訊號
VOUT‧‧‧輸出訊號
100‧‧‧I/O電路
102‧‧‧第一功率節點
104‧‧‧第二功率節點
106‧‧‧輸入節點
108‧‧‧輸出節點
112[1]~112[K]‧‧‧P型電晶體
114[1]~114[K]‧‧‧N型電晶體
120、130、140‧‧‧控制訊號產生單元
132‧‧‧位準移位器
134、144‧‧‧延遲單元
152、154‧‧‧停放電路
162、164‧‧‧電阻裝置
170‧‧‧輸出墊模組
112[1]g~112[K]g、114[1]g~114[K]g、152g、154g‧‧‧閘極
152d、154d‧‧‧汲極
112[2]s、114[2]s、154s‧‧‧源極

Claims (10)

  1. 一種輸入輸出電路，包含：一第一功率節點，用以傳送一第一電壓，該第一電壓的一電壓位準為高於一零參考位準的K．VDD，其中VDD為一預定的正值及K為等於或大於3的一正整數；一第二功率節點，用以傳送一第二電壓，該第二電壓的一電壓位準為該零參考位準；一輸出節點；K個P型電晶體，串聯耦接於該第一功率節點及該輸出節點之間，每一該等K個P型電晶體表示為該等K個P型電晶體的一第i者，i=1~K，i越小表示對應的該等K個P型電晶體中之該第i者越靠近於該第一功率節點，其中，當i=1時，該等K個P型電晶體之該第i者的一閘極用以接收一第一訊號，其中該第一訊號在一輸入訊號設定為該零參考位準後設定為(K-1)．VDD並在該輸入訊號設定為VDD後設定為K．VDD，當i=2時，該等K個P型電晶體之該第I者的該閘極用以接收一第二訊號，其中該第二訊號設定為(K-1)．VDD，當i≠1或2時，該等K個P型電晶體之該第I者的該閘極用以接收一第一組偏壓訊號，其中該第一組偏壓訊號設定在一個或多個電壓位準，以使該第i者的源極-閘極電壓的一絕對值或汲極-閘極電壓的一絕對值等於或小於 VDD；及K個N型電晶體，串聯耦接於該第二功率節點及該輸出節點之間，每一該等K個N型電晶體表示為該等K個N型電晶體中之一第j者，j=1~K，j越小小表示對應的該等K個N型電晶體中之該第j者越靠近該第二功率節點，其中，當j=1時，該等K個N型電晶體之該第j者的一閘極用以接收一第三訊號，其中該第三訊號在該輸入訊號設定為該零參考位準後設定為該零參考位準，並在該輸入訊號設定在VDD處後設定為VDD，當j=2時，該等K個N型電晶體之該第j者的該閘極用以接收一第四訊號，其中該第四訊號設定為VDD，當j≠1或2時，該等K個N型電晶體之該第j者的該閘極用以接收一第二組偏壓訊號，其中該第二組偏壓訊號設定為一個或多個電壓位準，以使該第j個者的閘極-源極電壓的一絕對值或閘極-汲極電壓的一絕對值等於或小於VDD。
  2. 如請求項1所述之輸入輸出電路，其中當閘極-源極電壓的該絕對值或閘極-汲極電壓的該絕對值大於1.4．VDD時，該等K個P型電晶體及該等K個N型電晶體為電過載的。
  3. 如請求項1所述之輸入輸出電路，更包含：一第一電阻裝置，電性耦接於該等K個P型電晶體中之 第K者及該輸出節點之間；一第二電阻裝置，電性耦接於該等K個N型電晶體中之第K者及該輸出節點之間；一位準移位器，用以上移該輸入訊號至(K-1)．VDD以產生一中間訊號；一第一延遲單元，用以延遲該中間訊號以產生該第一訊號；及一第二延遲單元，用以延遲該輸入訊號以產生該第四訊號。
  4. 如請求項1所述之輸入輸出電路，更包含：一第一停放電路，耦接於該等K個P型電晶體中之一第2者的一源極，其中該第一停放電路用以在該輸入訊號設定為VDD後將該等K個P型電晶體中的該第2者的該源極之電壓位準設定為(K-1)．VDD；及一第二停放電路，耦接於該等K個N型電晶體中之該第2者的一源極，其中該第二停放電路用以在該輸入訊號設定為該零參考位準之後，將該等K個N型電晶體之該第2者的該源極設定為VDD。
  5. 如請求項1所述之輸入輸出電路，更包含一第一控制訊號產生單元，其中，當i≠1或2時，該第一控制訊號產生單元用以產生該第 一組偏壓訊號，其中該第一組偏壓訊號在該輸入訊號設定為該零參考位準處後設定為(K-1)．VDD，並在該輸入訊號設定為VDD後設定為(K-i+1)．VDD；及當j≠1或2時，該第一控制訊號產生單元用以產生該第二組偏壓訊號，其中該第二組偏壓訊號在該輸入訊號設定為該零參考位準後設定為(j-1)．VDD處，並在該輸入訊號設定為VDD後設定為VDD。
  6. 如請求項5所述之輸入輸出電路，其中該第一控制訊號產生單元包含一驅動電路，該驅動電路用以產生一偏壓訊號，其中該偏壓訊號為該第一組偏壓訊號中之一者或該第二組偏壓訊號中之一者，該偏壓訊號在該輸入訊號設定在該零參考位準後設定為X．VDD，且該偏壓訊號在該輸入訊號設定為VDD後設定為Y．VDD，X及Y為正整數，(X-Y)=L及L≧2，該驅動電路包含：一第三功率節點，用以傳送一第三電壓，該第三電壓的一電壓位準為X．VDD；一第四功率節點，用以傳送一第四電壓，該第四電壓的一電壓位準為Y．VDD；一驅動輸出節點；L個P型電晶體，串聯耦接於該第三功率節點及該驅動輸出節點之間，每一該等L個P型電晶體表示為該等L個P型電晶體中之一第s者，s=1~L，s越小表示該等P型電晶 體中之該第s者越靠近該第三功率節點，其中，當s=1時，該L個P型電晶中的該第s者之一閘極用以接收一第五訊號，其中該第五訊號在該輸入訊號設定在該零參考位準後設定為(X-1)．VDD，並在該輸入訊號設定為VDD後設定為X．VDD，當s=2時，該等L個P型電晶中的該第s者之該閘極用以接收一第六訊號，其中該第六訊號設定為(X-1)．VDD；及當s≠1或2時，該等L個P型電晶中的該第s者之該閘極用以接收一第三組偏壓訊號，其中該第三組偏壓訊號設定為一個或多個電壓位準，以使該第s者的一源極-閘極電壓的一絕對值或一汲極-閘極電壓的一絕對值等於或小於VDD；及L個N型電晶體，串聯耦接於該第四功率節點及該驅動輸出節點之間，每一該等L個N型電晶體中表示為該等L個N型電晶體中之一第t者，t=1~L，t越小表示該等N型電晶體中之該第t者更靠近該第四功率節點，其中，當t=1時，該等L個N型電晶中的該第t者之一閘極用以接收一第七訊號，其中該第七訊號在該輸入訊號設定為該零參考位準後設定為Y．VDD，並在該輸入訊號設定為VDD後設定為(Y+1)．VDD；當t=2時，該等L個N型電晶中的該第t者之該閘極用以接收一第八訊號，其中該第八訊號設定在(Y+1)．VDD 處；及當t≠1或2時，該等L個N型電晶中的該第t者之該閘極用以接收一第四組偏壓訊號，其中該第四組偏壓訊號設定為一個或多個電壓位準，以使該第t者的一閘極-源極電壓的一絕對值或一閘極-汲極電壓的一絕對值等於或小於VDD。
  7. 如請求項6所述之輸入輸出電路，其中該第一控制訊號產生單元更包含一第二控制訊號產生單元，其中，當s≠1或2時，該第二控制訊號單元用以產生該第三組偏壓訊號，其中該第三組偏壓訊號在該輸入訊號設定為該零參考位準後設定為(X-1)．VDD，並在該輸入訊號設定為VDD後設定為(X-s+1)．VDD；當t≠1或2時，該第二控制訊號單元用以產生該第四組偏壓訊號，其中該第四組偏壓訊號在該輸入訊號設定為該零參考位準後設定為(Y+t-1)．VDD，並在該輸入訊號設定為VDD後設定為(Y+1)．VDD，該第二控制訊號產生單元更包含：一第一停放電路，耦接於該等L個P型電晶體中的該第2者的一源極，該第一停放電路用以在在該輸入訊號設定為VDD後設定該等L個P型電晶體中的該第2者的該源極之電壓位準為(X-1)．VDD；及一第二停放電路，耦接於該等L個N型電晶體中的該第2者的一源極，該第二停放電路勇以在該輸入訊號設定為該 零參考位準設定該等L個N型電晶體中的該第2者的該源極之電壓位準為(Y+1)．VDD。
  8. 一種控制方法，包含：在一輸入訊號設定在一零參考位準後，將一輸出節點電性耦接至一第一功率節點，該第一功率節點用以傳送一第一電壓，該第一電壓的一電壓位準為高於該零參考位準的K．VDD，VDD為一預定的正值及K為等於或大於3的一正整數；在該輸入訊號設定在VDD處後，使該第一功率節點不在電性耦接至該輸出節點，包含：關閉一第一P型電晶體，該第一P型電晶體具有耦接至該第一功率節點的一源極：關閉一第二P型電晶體，該第二P型電晶體具有耦合至第一P型電晶體的一汲極的一源極；及以一方式偏壓一或更多個第三P型電晶體，以使一或更多個第三P型電晶體的源極-閘極電壓及汲極-閘極電壓的相對應的一或更多個絕對值等於或小於VDD，該一或更多個第三P型電晶體串聯耦接於該第二P型電晶體及該輸出節點之間；在該輸入訊號設定在VDD後，該輸出節點電性耦接至一第二功率節點，該第二功率節點用以傳送一第二電壓，該第二電壓的一電壓位準為該零參考位準；及 在該輸入訊號設定在該零參考位準後，使該第二功率節點不在電性耦接至該輸出節點，包含：關閉一第一N型電晶體，該第一N型電晶體具有耦接該第二功率節點的一源極；關閉一第二N型電晶體，該第二N型電晶體具有耦接該第一N型電晶體的一汲極的一源極；及對一或更多個第三N型電晶體進行偏壓，以使該一或更多個第三N型電晶體的閘極-源極電壓及閘極-汲極電壓的相對應的一或更多個絕對值等於或小於VDD，該一或更多個第三N型電晶體串聯耦接於該第二N型電晶體的一汲極及該輸出節點之間。
  9. 如請求項8所述之控制方法，更包含：在該輸入訊號設定在VDD處後，將該第二P型電晶體的該源極的電壓位準設置在(K-1)．VDD；及在該輸入訊號設定在該零參考位準後，將第二N型電晶體的該源極的電壓位準設置在VDD。
  10. 如請求項8所述之控制方法，其中將該輸出節點電性耦接至該第一功率節點的步驟包含：在該輸入訊號設定在該零參考位準處之後，將該第一、該第二及該一或更多個第三P型電晶體的閘極偏壓在(K-1)．VDD， 且在將該輸出節點電性耦接至該第二功率節點的步驟包含：在該輸入訊號設定在VDD處後，將該第一、該第二及該一或更多個第三N型電晶體的閘極偏壓在VDD。
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