KR101745753B1 - 다중 전원용 레벨 시프터 - Google Patents

Abstract

본 발명은 다중 전원용 레벨 시프터에 관한 것이다. 다중 전원용 레벨 시프터는, 제1 내지 제3 전원을 선택적으로 제공받아 신호 레벨을 변경하도록 제1 레벨 시프터와 제2 레벨 시프터를 2단으로 구비하는 다중 전원용 레벨 시프터에서, 그 제1 내지 제3 전원의 인가 순서가 정상적인 전원인가 순서와 다르게 인가되는 경우에도 출력전압의 레벨이 변동되지 않으면서 출력되게 하고, 또한 제1 및 제2 레벨 시프터에서 단락전류가 발생하지 않도록 하는 것이다.

Description

다중 전원용 레벨 시프터{Multi Power supply Type Level Shifter}

본 발명은 레벨 시프터에 관한 것으로, 더욱 상세하게는 4개의 MOS 트랜지스터로 구성된 2단 레벨 시프터를 기반으로 한 레벨 시프트에서 전원의 인가순서와 상관없이 항상 일정한 레벨의 출력전압이 출력되게 하는 다중 전원용 레벨 시프터에 관한 것이다.

일반적인 메모리 회로나 다양한 IC 회로들이 정상적으로 동작을 하기 위해서는 적절한 전압이 인가되어야 한다. 즉 대부분의 반도체 집적회로에는 다양한 기능을 수행하는 여러 개의 회로 블록들이 구비되는데 이들 회로 블록들을 구동하기 위한 전원전압도 다양하게 존재한다. 따라서, 각 회로 블록들 사이의 인터페이스를 위해서 전압 레벨을 변경시켜주는 레벨 시프터가 필요하게 된다.

레벨 시프터는 OLED, LCD 등의 패널을 구동하기 위한 구동 IC나 디스플레이 드라이버 IC(DDI;Display Driver IC)에 필수적으로 사용된다. 이들 IC 들은 전원 공급 우선순위에 대응되어 레벨 시프터에 복수의 전원들이 순차적으로 공급되게 함으로써 신호 레벨을 적절하게 변경하면서 일련의 화상 데이터 등이 화면에 표시되도록 한다.

통상 상기 IC에 장착되는 레벨 시프터에 적용되는 전원전압으로는 전원 공급전압으로서 제1 전원인 VDDL 및 제2 전원인 VDDH와, 제3 전원인 접지전압(GND) 등으로 사용되는 VSSH 등이 있다. 그러나 상기 접지전압인 VSSH가 반드시 '0' 레벨로서 제공되지는 않는다. 예컨대, VSSH는 '-' 값을 가지는 경우도 있고, 이 경우 제1 전원인 VDDL이 '0' 값으로 적용되기도 한다. 물론 상기 제2 전원인 VDDH은 제1 및 제3 전원보다 상대적으로 높은 전원전압을 갖는다.

그리고 2단 구조의 레벨 시프터는 상기의 전원전압의 인가순서가 정해져 있다. 즉 VDDL -> VSSH -> VDDH 등의 특정한 순서대로 인가되게 해야 한다.

하지만 시스템 설계의 오류나 시스템 구동중 외부 노이즈 등에 의해 의도하지 않는 원인 등으로 인하여 상기 전원전압이 기 정해진 순서대로 인가되지 않는 문제가 발생할 수 있다.

이렇게 되면 레벨 시프터의 출력전압의 레벨이 일정하게 출력되지 않고, 아울러 MOS 트랜지스터의 턴-온 동작으로 인한 단락전류(short circuit current)에 의하여 레벨 시프터를 구성하는 각종 회로 소자가 물리적으로 파괴되는 문제 등이 초래된다.

이와 같이 전원전압의 인가 순서의 변동으로 인하여 문제점이 초래되는 현상을 도 1을 참조하여 설명하기로 한다. 도 1은 종래기술에 따라 다중 전원구조를 갖는 레벨 시프터를 보인 회로 구성도이다.

이하 설명되는 회로 구성도에서 MOS 트랜지스터는 P형 또는 N형의 타입에 따라 PM 또는 NM로 약칭하여 설명하기로 한다.

이에 도시된 바와 같이 종래 레벨 시프터(10)는 4개의 MOS 트랜지스터로 구비되는 제1 레벨 시프터(20) 및 제2 레벨 시프터(30)를 포함하는 구조이다.

제1 레벨 시프터(20)는, 입력전압(IN)과 인버터(2)에 의해 반전된 입력전압(INb)를 제공받는 PM 1 및 PM 2와, 상기 입력전압(IN)을 풀-다운하기 위한 래치 회로인 NM 1 및 NM 2로 이루어진다.

상기 PM 1 및 PM 2는 각각 게이트가 상기 입력전압(IN) 및 반전된 입력전압(INb)과 연결되고, 소스는 제1 전원 VDDL과 연결된다. 그리고 드레인은 노드 a 및 노드 b와 접속되어 래치 회로인 NM 1 및 NM 2에 연결된다.

래치 회로를 구성하는 상기 NM 1 및 NM 2의 게이트 및 드레인은 상기 노드 a 및 노드b 사이에 서로 교차되어 연결되며 소스는 제3 전원 VSSH와 연결된다. 상기 노드 a 및 노드 b의 전압 전위를 나타내는 V1 및 V2는 제2 레벨 시프터(30)와 접속된다.

제2 레벨 시프터(30)는 상기 V1 및 V2를 제공받는 NM 3 및 NM 4와, 풀-업소자로 제공되는 래치 회로인 PM 3 및 PM 4로 이루어진다.

상기 NM 3 및 NM 4는 각각 게이트가 상기 V1 및 V2를 제공받고, 소스는 제3 전원 VSSH와 연결된다. 그리고 드레인은 노드 c 및 노드 d와 접속되어 PM 3 및 PM 4와 연결된다.

상기 PM 3 및 PM 4의 게이트 및 드레인은 서로 교차하여 상기 노드 c 및 노드 d에 연결되며, 소스는 제2 전원 VDDH와 연결된다.

이와 같이 다중 전원을 제공하는 2단 구조의 레벨 시프터의 구조에서 제1 전원 VDDL 이 인가되지 않는 경우를 예를 들기로 한다.

제1 전원 VDDL이 인가되지 않으면 NM 1 및 NM 2의 게이트 전위는 그라운드 (GND) 상태 또는 그라운드 수준의 플로팅(floating) 상태가 된다.

이 때문에 노드 a 및 노드 b와 연결된 PM 1 및 PM 2가 턴-온 상태로 되는 경우가 발생한다. 결국 제1 레벨 시프터(10)의 모든 MOS가 턴-온 상태가 되며, 따라서 PM 1 및 PM 2에서 각각 NM 1 및 NM 2로의 전류 경로가 형성되어 단락 전류가 발생하게 된다.

또한 상기 노드 a 및 노드 b의 전압 전위인 V1와 V2가 NM 3과 NM 4를 턴-온 시킬 수 있는 전위가 될 경우, 마찬가지로 상기 PM 3 및 PM 4도 턴-온 상태가 된다. 따라서 PM 3 및 PM 4에서 각각 NM 3 및 NM 4로의 전류 경로가 형성되어 단락 전류가 발생하게 된다.

아울러 PM 4와 NM 4를 연결하는 노드상의 전압 전위 V4에 의해 제2 레벨 시프트(30)의 출력단을 형성하는 인버터인 PM 5와 NM 5도 턴-온 될 수 있다. 그러면 PM 5에서 NM 5를 통해 단락 전류가 흐르게 된다.

이와 같이 레벨 시프터에서 의도하지 않은 단락 전류로 인하여 레벨 시프터가 설계 목적대로 동작하지 않는 경우가 발생하는 것이다. 경우에 따라서 단락 전류량이 크게 발생하는 경우에는 레벨 시프터를 구성하는 각종 소자 즉 MOS가 물리적으로 파괴되는 문제도 발생한다.

이는 출력전압 레벨이 변동되는 문제를 초래하게 된다.

상기의 문제점은 제2 전원 VDDH가 제3 전원 VSSH보다 먼저 인가되는 경우도 발생한다.

이처럼 전술한 레벨 시프터에서 VDDL, VDDH, VSSH의 전원인가에 따라 PM5와 NM5 사이에서의 전류 흐름 상태를 다음 [표 1]로 정의하였다. 이는 도 2와 함께 참조한다. 도 2는 도 1의 레벨 시프터의 단락전류 발생 영역을 보인 도면이다.

전원인가상태			Node 전압					PM5-NM5 인버터의 short circuit current
VDDL	VDDH	VSSH	V1	V2	V3	V4	OUT
GND	GND	전원인가	Floating	Floating	Transition	Transition	Transition	short circuit current 발생
GND	전원인가	GND	Floating	Floating	Transition	Transition	Transition	short circuit current 발생
GND	전원인가	전원인가	Floating	Floating	Transition	Transition	Transition	short circuit current 발생
전원인가	GND	전원인가	H or L	L or H	L or H	H or L	L or H	No current
전원인가	전원인가	GND	H or L	L or H	L or H	H or L	L or H	No current

이와 같이 VDDL이 인가되면 전류 흐름이 차단되어 단락전류가 발생하지 않지만, VDDL이 접지된 상태에서 VDDH 또는 VSSH가 인가된 경우, PM5와 NM5 사이에 단락전류가 발생하는 것이다.

종래에 이를 해결하기 위하여 전원공급 순서를 정한 전원공급장치를 별도로 제공하는 방안이 모색되기도 하였다. 하지만 전원공급장치의 회로 구성이 복잡하게 되는 또 다른 문제점이 초래된다.

결국 2단 구조의 레벨 시프터는 제1 전원 VDDL이 인가되지 않는 경우 또는 제2 전원 VDDH가 제3 전원 VSSH 보다 먼저 인가되는 경우 등과 같이 전원 인가순서가 변경되는 경우가 발생하더라도 시스템의 안정화를 위하여 단락 전류의 발생을 방지하고 출력전압 레벨이 일정하게 출력되도록 하는 방안이 필요하다.

미국 등록특허 US 6,785,107

이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 본 발명은 다중 전원을 갖는 레벨 시프터 구조에서 전원의 인가 순서와 상관없이 정해진 전압레벨을 갖는 출력 전압이 출력되게 하는 다중전원용 레벨 시프터를 제공하는 것이다.

또한 본 발명은 다중 전원의 인가 순서가 바뀌더라도 단락전류의 발생을 방지하는 것이다.

상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 제1 전원과 제3 전원 사이에 구비되며, 입력 신호에 따라 노드 a 및 노드 b를 통해 제1 전압레벨과 제2 전압레벨을 출력하도록 구비된 제1 레벨 시프터; 제2 전원과 제3 전원 사이에 구비되며, 상기 제1 전압레벨과 제2 전압레벨에 따라 노드 c 및 노드 d를 통해 제3 전압레벨과 제4 전압레벨을 출력하도록 구비된 제2 레벨 시프터; 상기 제1 레벨 시프터에 인가되는 제1 전원 유무를 체크하는 제1 검출부; 및 상기 제3 전원이 상기 제1 전원보다 먼저 인가될 경우, 상기 노드 a의 제1 전압레벨과 상기 노드 b의 제2 전압레벨을 각각 하이 레벨과 로우 레벨 상태가 되도록 상기 제1 검출부에 포함되어 동작하는 스위칭 소자를 포함하는 다중 전원용 레벨 시프터가 제공된다.

상기 제2 전원이 상기 제2 레벨 시프터에 인가되면, 상기 제1 전압레벨과 제2 전압레벨에 따라 상기 노드 c 및 노드 d는 각각 로우 레벨과 하이 레벨 상태가 되는 것을 특징으로 한다.

상기 다중 전원용 레벨 시프터는, 상기 노드 d를 통해 하이 레벨 상태의 제4 전압레벨을 제공받아 로우 레벨 상태로 반전시켜 출력시키는 출력부를 더 포함하는 것을 특징으로 한다.

상기 스위칭 소자는, 상기 제3 전원이 인가되면 턴-오프를 유지하다가 상기 노드 b의 제2 전압레벨에 따라 턴-온 동작하는 복수의 스위칭 소자이고, 상기 스위칭 소자는, 상기 노드 b의 제2 전압레벨을 검출하는 제1 MOS, 상기 제1 MOS와 연결되며 접지(GND) 레벨 수준인 게이트 전압을 갖는 제2 MOS, 및 상기 제2 MOS와 연결되며 상기 제1 MOS 및 제2 MOS가 턴-온 동작시 상기 노드 a가 하이 레벨 상태가 되게 풀-업 구동하는 제3 MOS를 포함하는 것을 특징으로 한다.

상기 제1 MOS 및 제2 MOS는 상기 노드 b의 제2 전압레벨이 상기 제1 MOS의 임계값 이상이면 턴-온 동작하는 것을 특징으로 한다.

상기 제1 전원, 제2 전원 및 제3 전원의 전압 레벨은, 상기 제2 전원이 가장 높고, 상기 제3 전원이 가장 낮은 것을 특징으로 한다.

상기 제1 전원은 VDDL이고, 제2 전원은 VDDH이고, 제3 전원은 VSSH이다.

본 발명의 다른 특징에 따르면, 제1 전원과 제3 전원 사이에 구비되며, 입력 신호에 따라 노드 a 및 노드 b를 통해 제1 전압레벨과 제2 전압레벨을 출력하도록 구비된 제1 레벨 시프터; 제2 전원과 제3 전원 사이에 구비되며, 상기 제1 전압레벨과 제2 전압레벨에 따라 노드 c 및 노드 d를 통해 제3 전압레벨과 제4 전압레벨을 출력하도록 구비된 제2 레벨 시프터; 상기 제2 레벨 시프터에 인가되는 제3 전원 유무를 체크하는 제2 검출부; 및 상기 제2 전원이 상기 제3 전원보다 먼저 인가될 경우, 상기 노드 b의 제3 전압레벨과 상기 노드 d의 제4 전압레벨을 각각 로우 레벨과 하이 레벨 상태가 되도록 상기 제2 검출부에 포함되어 동작하는 스위칭 소자를 포함하는 다중 전원용 레벨 시프터가 제공된다.

상기 노드 d를 통해 하이 레벨 상태의 제4 전압레벨을 제공받아 로우 레벨 상태로 반전시켜 출력시키는 출력부를 더 포함하는 것을 특징으로 한다.

상기 스위칭 소자는, 상기 노드 d와 연결되는 제1 PMOS, 상기 제1 PMOS와 연결되며 접지(GND) 레벨 수준의 게이트 전압을 갖는 제2 PMOS, 상기 제2 PMOS와 연결되며 상기 제1 PMOS 및 제2 PMOS가 턴-온 동작시 상기 노드 c가 로우 레벨 상태가 되게 풀-다운 구동하는 제1 NMOS를 포함하는 것을 특징으로 한다.

상기 노드 c의 제3 전압레벨이 상기 제1 PMOS의 임계값 이하이면, 상기 제1 PMOS, 제2 PMOS 및 제1 NMOS은 턴-온 동작하게 된다.

상기 제1 전원, 제2 전원 및 제3 전원의 전압 레벨은, 상기 제2 전원이 가장 높고, 상기 제3 전원이 가장 낮은 것을 특징으로 한다.

상기 제1 전원은 VDDL이고, 제2 전원은 VDDH이고, 제3 전원은 VSSH이다.

본 발명의 또 다른 특징에 따르면, 제1 내지 제3 전원을 선택적으로 제공받아 신호 레벨을 변경하도록 제1 레벨 시프터와 제2 레벨 시프터를 2단으로 구비하는 다중 전원용 레벨 시프터에 있어서, 상기 다중 전원용 레벨 시프터는, 상기 제1 레벨 시프터에 상기 제3 전원이 가장 먼저 인가된 경우, 상기 제1 전원의 인가 여부를 검출하여 상기 제1 레벨 시프터가 하이 레벨의 제1 전압레벨과 로우 레벨의 제2 전압레벨을 출력하도록 하는 제1 검출부와, 상기 제2 레벨 시프터에 상기 제2 전원이 가장 먼저 인가된 경우, 상기 제3 전원의 인가 여부를 검출하여 상기 제2 레벨 시프터가 로우 레벨의 제3 전압레벨과 하이 레벨의 제4 전압레벨을 출력하도록 하는 제2 검출부를 포함하여 구성된다.

상기 제1 전원은 VDDL이고, 제2 전원은 VDDH이고, 제3 전원은 VSSH이다.

상기 제1 검출부는, 상기 제3 전원이 인가되면 턴-오프를 유지하다가 노드 b의 제2 전압레벨에 따라 턴-온 동작하는 복수의 스위칭 소자를 포함한다. 그리고 상기 스위칭 소자는, 상기 노드 b의 제2 전압레벨을 검출하는 제1 MOS, 상기 제1 MOS와 연결되며 접지(GND) 레벨 수준인 게이트 전압을 갖는 제2 MOS, 및 상기 제2 MOS와 연결되며 상기 제1 MOS 및 제2 MOS가 턴-온 동작시 노드 a가 하이 레벨 상태가 되게 풀-업 구동하는 제3 MOS를 포함하며, 이때 상기 제1 MOS 및 제2 MOS는 상기 노드 b의 제2 전압레벨이 상기 제1 MOS의 임계값 이상이면 턴-온 동작한다.

상기 제2 검출부는, 노드 d와 연결되는 제1 PMOS, 상기 제1 PMOS와 연결되며 접지(GND) 레벨 수준의 게이트 전압을 갖는 제2 PMOS, 상기 제2 PMOS와 연결되며 상기 제1 PMOS 및 제2 PMOS가 턴-온 동작시 노드 c가 로우 레벨 상태가 되게 풀-다운 구동하는 제1 NMOS를 포함하며, 이때 상기 노드 c의 제3 전압레벨이 상기 제1 PMOS의 임계값 이하이면, 상기 제1 PMOS, 제2 PMOS 및 제1 NMOS은 턴-온 동작한다.

이와 같은 본 발명의 다중 전원용 레벨 시프터에 따르면 다음과 같은 효과가 있다.

즉, VDDL, VSSH 및 VDDH의 정상적인 전원 인가순서에 의해 동작하는 다중 전원용 레벨 시프터에서, 그 정상적인 인가 순서와 다른 순서로 전원이 인가되는 경우에도 항상 출력 전압은 일정한 레벨을 가지면서 출력되기 때문에, 레벨 시프터의 신뢰성이 향상되는 이점이 있다.

그리고 제1 레벨 시프터 및 제2 레벨 시프터를 구성하는 MOS 소자가 동시에 턴-온 동작되는 것이 방지되어 단락 전류로 인한 소자 파괴를 방지할 수 있다.

도 1은 종래기술에 따라 다중 전원구조를 갖는 레벨 시프터를 보인 회로 구성도
도 2는 도 1의 레벨 시프터의 단락전류 발생 영역을 보인 도면이다.
도 3은 본 발명의 바람직한 실시 예에 따른 다중 전원용 레벨 시프터의 회로 구성도
도 4는 본 발명의 실시 예에 따른 전원 인가 순서를 보인 전원 온 시퀀스 타이밍도
도 5는 본 발명의 실시 예에 따라 제3 전원 VSSH, 제2 전원 VDDH 및 제1 전원 VDDL의 순서대로 인가될 경우의 시뮬레이션 결과
도 6은 본 발명의 실시 예에 따라 제2 전원 VDDH, 제3 전원 VSSH 및 제1 전원 VDDL의 순서대로 인가될 경우의 시뮬레이션 결과
도 7은 본 발명의 실시 예에 따라 제3 전원 VSSH와 제2 전원 VDDH이 동시에 인가될 때의 그 시뮬레이션 결과
도 8은 본 발명의 다른 실시 예에 따른 다중 전원용 레벨 시프터의 회로 구성도
도 9는 본 발명의 또 다른 실시 예에 따른 다중 전원용 레벨 시프터의 회로 구성도

본 실시 예는 다중 전원을 이용하는 2단 구조의 레벨 시프터에서 제일 우선하여 인가되어야 하는 VDDL 전원이 인가되지 않은 상태에서 그 VDDL 전원보다 상대적으로 높은 전위를 갖는 VDDH 전원 또는 상대적으로 낮은 전위를 갖는 VSSH 전원이 먼저 인가되더라도 단락 전류의 발생을 방지하면서 출력전압이 항상 일정하게 유지되게 함을 그 기술적 특징으로 한다.

이와 같은 기술적 특징을 제공하는 본 발명에 의한 다중 전원용 레벨 시프터의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명의 실시 예를 설명함에 있어 종래 기술과 동일한 MOS 소자에 대해서는 동일한 부호를 부여하기로 할 것이다. 즉 본 실시 예는 4개의 MOS 트랜지스터로 구비되는 제1 레벨 시프터 및 제2 레벨 시프터의 구성을 포함하고 있는바, 제1 레벨 시프터 및 제2 레벨 시프터를 구성하는 MOS 소자에 대해서는 종래 기술에 부여된 부호를 그대로 인용하기로 한다. 다만 다중 전원용 레벨 시프터, 제1 레벨 시프터 및 제2 레벨 시프터의 도면 부호는 다르게 표시한다.

도 3은 본 발명의 실시 예에 따른 다중 전원용 레벨 시프터의 회로 구성도이다.

도시된 바와 같이 다중 전원용 레벨 시프터(100)는, 제1 레벨 시프터(110) 및 제2 레벨 시프터(120)를 포함한다.

제1 레벨시프터(110)는, 입력전압(IN)과 인버터(102)에 의해 반전된 입력전압(INb)를 제공받는 PM 1 및 PM 2와, 풀-다운 구동을 위한 래치 회로인 NM 1 및 NM 2로 이루어진다.

PM 1 및 PM 2는 각각 게이트가 상기 입력전압(IN) 및 반전된 입력전압(INb)과 연결되고, 소스는 제1 전원 VDDL과 연결되며, 드레인은 노드 a 및 노드 b와 접속되어 NM 1 및 NM 2와 각각 연결된다. 그리고 NM 1 및 NM 2의 게이트 및 드레인은 서로 교차되어 상기 노드 a 및 노드b에 연결되며 소스는 제3 전원 VSSH와 연결된다.

상기 노드 a 및 노드 b의 전압 전위인 V1 및 V2은 제2 레벨 시프터(120)와 접속된다. 제2 레벨 시프터(120)는 상기 V1 및 V2를 제공받는 NM 3 및 NM 4와, 풀-업 구동을 위한 래치 회로인 PM 3 및 PM 4로 이루어진다.

NM 3 및 NM 4는 게이트가 상기 V1 및 V2를 제공받고, 소스는 제3 전원 VSSH와 연결되며, 드레인은 노드 c 및 노드 d와 접속되어 PM 3 및 PM 4에 연결된다. 그리고 PM 3 및 PM 4의 게이트 및 드레인은 상기 노드 c 및 노드 d 사이에 교차하여 연결되며, 소스는 제2 전원 VDDH와 연결된다.

한편, 본 실시 예는 MOS 소자를 통한 단락 전류의 발생 방지 및 출력전압의 레벨이 안정적으로 출력될 수 있도록 노드 a 내지 노드 d의 레벨이 일정 레벨을 가지도록 셋팅되도록 한다.

이를 위해 제1 레벨 시프터(110) 및 제2 레벨 시프터(120)에는 제1 전원 VDDL 및 제3 전원 VSSH의 인가 유무를 검출하는 제1 검출부(130)와 제2 검출부(140)가 제공된다. 즉 제1 검출부(130)는 제1 전원 VDDL이 인가되지 않을 경우 노드 a 레벨이 노드 b 레벨보다 상대적으로 더 높은 레벨로 유지되게 한다. 그리고 제2 검출부는 제3 전원 VSSH보다 제2 전원 VDDH가 먼저 인가될 경우 노드 c 레벨이 노드 d 레벨보다 상대적으로 더 낮은 레벨로 유지되게 한다.

이어서는 제1 검출부(130) 및 제2 검출부(140)의 구성에 대해 살펴보기로한다.

제1 검출부(130)의 구성은 다음과 같다.

먼저 소스는 제1 전원 VDDL과 연결되고 게이트는 접지상태이며 드레인은 노드 e와 연결되는 PM 10과, 소스는 제1 전원 VDDL과 연결되고 게이트는 후술하는 인버터 소자의 출력 노드 f와 연결되며 드레인은 노드 e와 연결되는 PM 11이 구비된다. 또한 게이트는 상기 노드 e와 연결되면서 드레인과 소스는 제3 전원 VSSH과 연결되는 NM 10이 구비된다. 여기서 상기 PM 10 및 상기 NM 10은 RC 회로로서 동작하다.

그리고 인버터 소자로서 상기 노드 e와 게이트가 각각 연결되는 PM 12 및 NM 11이 구비된다. PM 12의 소스는 제1 전원 VDDL과 연결되며 NM 11의 소스는 제3 전원 VSSH와 연결되며, PM 12 및 NM 11의 드레인은 서로 연결되어 노드 f와 연결된다.

또한 상기 노드 f에 게이트가 연결되며, 드레인 및 소스는 제1 전원 VDDL과 연결되는 PM 13이 구비된다.

그리고 상기 노드 f에 게이트가 연결되는 NM 12가 구비된다. NM 12의 드레인에는 노드 b의 전압 레벨에 따라 턴-온 동작하는 제13 NM가 연결된다. NM 13는 드레인이 상기 NM 12의 드레인과 연결되고, 소스는 제3 전원 VSSH와 연결되며 게이트는 노드 b와 연결된다. NM 13이 노드 b의 전압 레벨에 따라 턴-온 동작하는 것은 노드 a의 전압 전위인 VO가 및 노드 b의 전압 전윈인 V1 보다 높게 셋팅시키기 위함이다.

이와 함께 NM 12의 소스에는 PM 14 및 PM 15가 연결된다. PM 14는 게이트는 접지상태이며 소스는 제1 전원 VDDL과 연결된다. 그리고 PM 15는 소스는 제1 전원 VDDL과 연결되며 드레인은 노드 a와 연결된다. 이러한 PM 15는 NM 12 및 NM 13이 턴-온 될 때 풀-업 구동소자로 동작하여 상기 노드 a를 하이 레벨 상태가 되게 된다.

제2 검출부의 구성은 다음과 같다.

제2 전원 VDDH에 드레인 및 소스가 연결되고 게이트는 노드 h와 연결되는 PM 20이 구비된다. 그리고 상기 노드 h에 드레인이 연결되고 소스는 제3 전원VSSH와 연결되며 게이트는 접지된 NM 20이 구비된다.

노드 h와 게이트를 통해 각각 연결되는 인버터 소자로서의 PM 21과 NM 21이 구비된다. 상기 PM 21의 소스는 제2 전원 VDDH과 연결되며 NM 21의 소스는 제3 전원 VSSH와 연결된다. 그리고 상기 PM 21 및 NM 21의 드레인은 서로 연결된 상태이다.

상기 PM 21 및 NM 21의 출력신호를 게이트를 통해 인가받아 온/오프 동작하는 PM 22 가 구비된다. PM 22는 소스가 제2 전원 VDDH과 연결되고 드레인은 상기 PM 21 및 NM 21의 입력측에 연결된다.

상기 PM 21 및 NM 21의 출력 노드인 노드 i에 연결되는 NM 22가 구비된다. NM 22의 드레인 및 소스는 제3 전원 VSSH와 연결된다.

노드 i에 게이트가 연결되는 PM 23이 제공된다. PM 23의 소스에는 PM 24가 연결되고, 드레인에는 NM 23 및 NM 24가 연결된다. PM 24는 소스가 제2 전원 VDDH와 연결되며 게이트는 노드 d와 연결된다. 그리고 NM 23은 게이트는 접지상태이고 소스는 제3 전원 VSSH와 연결된다.

또한 NM 24는 게이트가 PM 23과 NM 23의 연결 노드 j와 연결되고 드레인은 노드 c에 연결되며 소스는 제3 전원 VSSH와 연결된다. 상기 NM 24는 노드 c의 전압 레벨에 따라 PM 23 및 PMOS 24가 턴-온 되면 풀-다운 구동소자로 동작하여 노드 c를 로우 레벨 상태가 되게 된다.

다음에는 상기의 구성을 제공하는 다중 전원용 레벨 시프터의 동작을 살펴보기로 한다.

우선 2단 구조를 갖는 레벨 시프터(100)의 정상적인 전원 인가순서는 도 4a의 전원 온 시퀀스(power on sequence)와 같이 제1 전원 VDDL, 제3 전원 VSSH 및 제2 전원 VDDH의 순서이어야 한다.

하지만 본 발명은 다중 전원용 레벨 시프터의 제1 전원 VDDL이 인가되기 전에 제 3 전원 VSSH 또는 제2 전원 VDDH가 먼저 인가되더라도 출력 전압이 항상 일정 레벨로 출력되도록 하는 것을 제공하는바, 이하에서는 제3 전원 VSSH가 제2 전원 VDDH보다 먼저 공급되는 경우 및 제2 전원 VDDH가 제3 전원 VSSH보다 먼저 공급되는 경우를 각각 구분하기로 한다.

첫 번째, 제3 전원 VSSH가 먼저 인가된 후 제2 전원 VDDH 및 제1 전원 VDDL이 순서대로 인가되는 경우이다. 이러한 전원 온 시퀀스는 도 4b와 같다.

도 4b와 같이 제3 전원 VSSH가 접지 레벨 수준인 제1 전원 VDDL보다 먼저 인가되면, 노드 e의 전압 레벨은 상승하여 하이 레벨 상태가 된다. 그리고 상기 하이 레벨인 전압 상태는 인버터 소자인 PM 12와 NM 11를 거쳐서 노드 f에서는 로우 레벨 상태가 된다.

따라서 NM 12의 게이트는 접지 레벨 수준으로 턴-오프 상태를 유지한다. 이때 NM 12와 연결된 PM 14 및 NM 13 역시 턴-오프 상태를 유지한다.

그 상태에서 제1 레벨 시프터(110)의 노드 b의 레벨이 NM 13의 기 설정된 임계값 이상이 되면, NM 12 및 NM 13은 턴-온 상태가 된다. 따라서 PM 15는 턴-온 된다.

상기 PM 15가 턴-온 되면 PM 15은 풀-업 구동하게 되고 이와 연결된 노드 a는 하이 레벨 상태가 된다.

상기 노드 a가 하이 레벨로 되면 노드 a와 연결된 NM 2는 턴-온 동작한다. 이에 NM 2의 드레인과 연결된 노드 b의 레벨은 제3 전원 VSSH 레벨만큼 하강하게 되며, 결국 노드 b는 로우 레벨 상태가 된다.

이처럼, 제3 전원 VSSH가 먼저 인가될 경우 제1 검출부(130)의 NM 13은 노드 b의 V2 전압 전위에 따라 선택적으로 턴-온 동작하고, 이에 대응되어 노드 a와 연결된 PM 15가 풀-업 구동하여, 노드 a 및 노드 b를 각각 하이 레벨 및 로우 레벨 상태로 셋팅하게 된다.

한편, 상기 노드 a 및 노드 b의 셋팅된 상태에서 제2 전원 VDDH가 인가되면, 상기 노드 a 및 노드 b의 레벨 상태에 의해 NM 3과 PM 3이 턴-온 되고, NM 4 및 PM 4는 턴-오프 된다. 따라서 V3에 해당하는 노드 c는 로우 레벨 상태, V4에 해당하는 노드 d는 하이 레벨 상태가 된다. 즉 이는 MOS 소자를 통한 단락 전류가 발생하지 않음을 의미한다.

그리고 노드 c 및 노드 d가 정해진 레벨 상태가 되기 때문에, V4의 전압 레벨은 인버터인 PM 5 및 NM 5를 통해 로우 레벨 상태로 출력된다.

두 번째, 제2 전원 VDDH가 제3 전원 VSSH가 먼저 인가되는 경우이다. 이의 전원 온 시퀀스는 도 4c에 도시하고 있다.

도 4c와 같이 제2 전원 VDDH가 제3 전원 VSSH보다 먼저 인가되면, 제1 전원 VDDL 및 제3 전원 VSSH는 모두 접지 레벨 상태를 갖는다.

따라서 노드 a 및 노드 b에 대응하는 전압 전위인 V1 및 V2는 그 전위를 알 수 없는 상태(unknown state) 이거나 접지(GND) 레벨 상태일 수 있고, 이에 NM 23 및 NM 24는 모두 턴-오프 상태이다.

상기 NM 23 및 NM 24가 턴-오프 상태이면, 이와 연결된 PM 23의 게이트는 접지(GNS) 레벨 수준이 된다. 즉 제2 전원 VDDH가 먼저 인가된 경우 상기와 같이 NM 23 및 NM 24는 턴-오프 상태이고 PM 23 및 PM 24도 턴-오프 상태인 것이다.

그 상태에서 노드 d에 대응하는 V4의 전압 전위가 PM 24의 기 설정된 임계값 이하가 되면, PM 24, PM 23 및 NM 24는 모두 턴-온 상태가 된다. 이에, NM 24M는 풀-다운 구동하여, 노드 c에 대응하는 V3의 전위를 접지 레벨 수준까지 저하시킨다.

이처럼 상기 노드 c가 상대적으로 로우 레벨이 되면 노드 c와 게이트를 통해 연결된 PM 4는 턴-온되고, 노드 d에 대응하는 V4는 하이 레벨이 된다. 즉 V4의 전압 레벨은 제2 전원인 VDDH까지 레벨 상승하게 된다.

이와 같이 제2 전원이 제3 전원보다 먼저 인가될 경우에도 제2 검출부(140)의 PM 24는 노드 d의 V4 전압 전위에 따라 턴-온 동작하여 NM 24를 풀-다운 동작시킴으로써 노드 c와 연결된 V3은 로우 레벨로 셋팅시킨다. 아울러 PM 4를 턴-온 시켜 노드 d의 V4 전압 레벨은 하이 레벨로 셋팅시킨다.

따라서 제2 레벨 시프터(120)의 MOS 소자 중 PM 4만 턴-온됨으로써, NM 4를 통한 전류 경로는 형성되지 않아 단락 전류는 발생하지 않는다.

그리고 하이 레벨 상태인 V4의 전압 레벨은 인버터인 PM 5 및 NM 5를 통해 로우 레벨 상태로 출력된다.

위에서 설명한 바와 같이, 제1 전원 VDDL이 인가되기 전에 제3 전원 VSSH 및 제2 전원 VDDH가 먼저 인가되더라도, 제1 및 제2 레벨 시프터의 일부 MOS 소자만 턴-온 동작하기 때문에 단락 전류의 발생을 방지하고 있다. 그리고 레벨 시프터가 최종적으로 출력하는 전압 레벨은 모두 동일하게 로우 레벨 상태를 갖는 출력 전압으로 출력됨을 알 수 있다.

한편, 본 발명의 레벨 시프트가 전원 인가 순서와 상관없이 항상 로우 레벨상태의 출력 전압을 출력하는 동작은 시뮬레이션 결과를 통해 확인이 가능하다.

시뮬레이션 결과는 도 5 및 도 6에 도시하고 있다. 도 5는 본 실시 예에 따라 제3 전원 VSSH, 제2 전원 VDDH 및 제1 전원 VDDL의 순서대로 인가될 경우이고, 도 6은 본 실시 예에 따라 제2 전원 VDDH, 제3 전원 VSSH 및 제1 전원 VDDL의 순서대로 인가될 경우이다. 그리고 도 5 및 도 6의 (a)는 레벨 시프터에 구비된 MOS의 소자 특성이 모두 동일한 상태에서의 시뮬레이션 결과이고, (b)는 MOS 소자의 전압 임계값(Vth)이 변동될 경우를 가정한 시뮬레이션 결과이다.

도 5 및 도 6을 살펴보면, 출력 전압이 모두 동일한 상태로 출력되고 있음을 알 수 있다. 즉, 본 실시 예와 같이 전원인가 순서가 다르게 공급되는 경우라고 하더라도 레벨 시프터의 출력 전압은 모두 일정하게 출력되는 것이다.

한편, 본 실시 예는 제1 전원이 인가되기 전에 제3 전원 VSSH와 제2 전원 VDDH가 동시에 인가되는 경우에도 상기 도 5 및 도 6의 시뮬레이션 결과와 동일한 결과를 얻게 된다.

즉, 제3 전원 VSSH와 제2 전원 VDDH가 동시에 인가될 경우, 전술한 바와 같이 제1 검출부(130)에 구비된 NM 13의 턴-온 동작 및 PM 15의 풀-업 구동에 의하여 제1 레벨 시프터(110)의 노드 a 및 노드 b는 각각 하이 레벨과 로우 레벨이 셋팅된다. 동시에 제2 검출부(140)에 구비된 PM 24의 턴-온 동작 및 NMOS 24의 풀-다운 구동에 의하여 제2 레벨 시프터(120)의 노드 c 및 노드 d는 각각 로우 레벨과 하이 레벨로 셋팅된다.

그 결과 레벨 시프터(100)는 하이 레벨 상태인 V4의 전압 레벨을 인버터 PM 5 및 NM 5에서 반전시켜 로우 레벨 상태로 출력시킨다.

이와 같은 제3 전원 VSSH와 제2 전원 VDDH가 동시에 인가될 때의 그 시뮬레이션 결과는 도 7의 (a) 및 (b)를 통해 확인 가능하다. 도 7의 시뮬레이션 결과 역시 도 5 및 도 6과 동일하게 출력되고 있음을 알 수 있다.

도 8은 본 발명의 다른 실시 예에 따른 다중 전원용 레벨 시프터의 회로 구성도이다.

도 8의 다중 전원용 레벨 시프터는 도 3의 레벨 시프터의 구성과 비교할 때 제1 및 제2 레벨 시프터(110)(120)의 구조만 약간 상이하고 제1 및 제2 검출부(130)(140)의 구성은 동일하다.

즉 도 3에서 제1 레벨 시프터(110) 및 제2 레벨 시프터(120)는 각각 4개의 MOS로 구성되나, 도 8의 다른 실시 예에는 셀프 바이어스(self bias) 기능을 수행하는 NM 31 및 NM 32와 PM 31 및 PM 32가 추가되어 총 6개의 MOS에 의하여 제1 레벨 시프터(110) 및 제2 레벨 시프터(120)가 구성된다.

이때, NM 31 및 NM 32는 각각 NM 1과 제3 전원 VSSH 사이, NM 2와 제3 전원 VSSH 사이에 연결된다. 마찬가지로, PM 31 및 PM 32는 각각 PM 3과 제2 전원 VDDH 사이, PM 4와 제2 전원 VDDH 사이에 연결된다.

이와 같이 총 6개의 MOS로 구성되어 2단의 레벨 시프터를 보인 다른 실시 에에서도 제1 전원 VDDL 보다 제3 전원 VSSH이나 제2 전원 VDDH이 먼저 인가된 경우에 노드 a, 노드 b, 노드 c 및 노드 d를 각각 하이레벨, 로우레벨, 로우레벨 및 하이레벨 상태로 셋팅하게 된다.

한편, 제1 레벨 시프터(110) 및 제2 레벨 시프터(120)에서 상기 NM 31 및 NM 32와 PM 31 및 PM 32가 장착되는 위치는 변경이 가능하다. 이의 또 다른 다중 전원용 레벨 시프터의 구조는 도 8에 도시되고 있다.

도 9를 보면, 셀프 바이어스 기능을 수행하는 NM 31, NM 32, PM 31 및 PM 32가 PM 1과 NM 1 사이, PM 2와 NM 2 사이, PM 3와 NM 3 사이, PM 4와 NM 4 사이에 구성되고 있다.

이와 같은 경우에도 노드 a 내지 노드 b가 정해진 레벨로 셋팅되는바, 이에 대한 상세한 설명은 전술한 다른 실시 예들과 동일하기 때문에 생략하기로 한다.

이상에서 설명한 바와 같이, 본 발명의 실시 예에서는 VDDL, VDDH, 및 VSSH의 다중 전원을 사용하면서 2단 레벨 시프터를 갖는 레벨 시프터에서, 그 전원 인가 순서가 변경되어 인가되더라도, 레벨 시프터의 출력전압이 항상 일정한 레벨로 출력되게 하며, 아울러 2단 레벨 시프터의 MOS 소자가 동시에 턴-온 동작하여 단락 전류가 발생하는 것을 방지함을 알 수 있다.

이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.

110 : 제1 레벨 시프터 120 : 제2 레벨 시프터
130 : 제1 검출부 140 : 제2 검출부

Claims (20)

1. 제1 전원과 제3 전원 사이에 구비되며, 입력 신호에 따라 노드 a 및 노드 b를 통해 제1 전압레벨과 제2 전압레벨을 출력하도록 구비된 제1 레벨 시프터;
   제2 전원과 제3 전원 사이에 구비되며, 상기 제1 전압레벨과 제2 전압레벨에 따라 노드 c 및 노드 d를 통해 제3 전압레벨과 제4 전압레벨을 출력하도록 구비된 제2 레벨 시프터;
   상기 제1 레벨 시프터에 인가되는 제1 전원 유무를 체크하는 제1 검출부; 및
   상기 제3 전원이 상기 제1 전원보다 먼저 인가될 경우, 상기 노드 a의 제1 전압레벨과 상기 노드 b의 제2 전압레벨을 각각 하이 레벨과 로우 레벨 상태가 되도록 상기 제1 검출부에 포함되어 동작하는 스위칭 소자를 포함하는 다중 전원용 레벨 시프터.
2. 제 1항에 있어서,
   상기 제2 전원이 상기 제2 레벨 시프터에 인가되면, 상기 제1 전압레벨과 제2 전압레벨에 따라 상기 노드 c 및 노드 d는 각각 로우 레벨과 하이 레벨 상태가 되는 다중 전원용 레벨 시프터.
3. 제 1항에 있어서,
   상기 다중 전원용 레벨 시프터는,
   상기 노드 d를 통해 하이 레벨 상태의 제4 전압레벨을 제공받아 로우레벨 상태로 반전시켜 출력시키는 출력부를 더 포함하는 다중 전원용 레벨 시프터.
4. 제 1항에 있어서,
   상기 스위칭 소자는,
   상기 제3 전원이 인가되면 턴-오프를 유지하다가 상기 노드 b의 제2 전압레벨에 따라 턴-온 동작하는 복수의 스위칭 소자를 포함하는 다중 전원용 레벨 시프터.
5. 제 4항에 있어서,
   상기 스위칭 소자는,
   상기 노드 b의 제2 전압레벨을 검출하는 제1 MOS,
   상기 제1 MOS와 연결되며 접지(GND) 레벨 수준인 게이트 전압을 갖는 제2 MOS, 및
   상기 제2 MOS와 연결되며 상기 제1 MOS 및 제2 MOS가 턴-온 동작시 상기 노드 a가 하이 레벨 상태가 되게 풀-업 구동하는 제3 MOS를 포함하는 다중 전원용 레벨 시프터.
6. 제 5항에 있어서,
   상기 제1 MOS 및 제2 MOS는 상기 노드 b의 제2 전압레벨이 상기 제1 MOS의 임계값 이상이면 턴-온 동작하는 다중 전원용 레벨 시프터.
7. 제 6항에 있어서,
   상기 제1 전원, 제2 전원 및 제3 전원은,
   전압레벨이 가장 높은 제2 전원인 VDDH,
   전압레벨이 가장 낮은 제3 전원인 VSSH,
   전압레벨이 제2 전원 전압레벨과 제3 전원 전압레벨의 사이 값인 제1 전원인 VDDL인 것을 특징으로 하는 다중 전원용 레벨 시프터.
8. 삭제
9. 제1 전원과 제3 전원 사이에 구비되며, 입력 신호에 따라 노드 a 및 노드 b를 통해 제1 전압레벨과 제2 전압레벨을 출력하도록 구비된 제1 레벨 시프터;
   제2 전원과 제3 전원 사이에 구비되며, 상기 제1 전압레벨과 제2 전압레벨에 따라 노드 c 및 노드 d를 통해 제3 전압레벨과 제4 전압레벨을 출력하도록 구비된 제2 레벨 시프터;
   상기 제2 레벨 시프터에 인가되는 제3 전원 유무를 체크하는 제2 검출부; 및
   상기 제2 전원이 상기 제3 전원보다 먼저 인가될 경우, 상기 노드 b의 제3 전압레벨과 상기 노드 d의 제4 전압레벨을 각각 로우 레벨과 하이 레벨 상태가 되도록 상기 제2 검출부에 포함되어 동작하는 스위칭 소자를 포함하는 다중 전원용 레벨 시프터.
10. 제 9항에 있어서,
    상기 노드 d를 통해 하이 레벨 상태의 제4 전압레벨을 제공받아 로우 레벨 상태로 반전시켜 출력시키는 출력부를 더 포함하는 다중 전원용 레벨 시프터.
11. 제 10항에 있어서,
    상기 스위칭 소자는,
    상기 노드 d와 연결되는 제1 PMOS,
    상기 제1 PMOS와 연결되며 접지(GND) 레벨 수준의 게이트 전압을 갖는 제2 PMOS,
    상기 제2 PMOS와 연결되며 상기 제1 PMOS 및 제2 PMOS가 턴-온 동작시 상기 노드 c가 로우 레벨 상태가 되게 풀-다운 구동하는 제1 NMOS를 포함하는 다중 전원용 레벨 시프터.
12. 제 11항에 있어서,
    상기 노드 c의 제3 전압레벨이 상기 제1 PMOS의 임계값 이하이면, 상기 제1 PMOS, 제2 PMOS 및 제1 NMOS은 턴-온 동작하는 다중 전원용 레벨 시프터.
13. 제 12항에 있어서,
    상기 제1 전원, 제2 전원 및 제3 전원은,
    전압레벨이 가장 높은 제2 전원인 VDDH,
    전압레벨이 가장 낮은 제3 전원인 VSSH,
    전압레벨이 제2 전원 전압레벨과 제3 전원 전압레벨의 사이 값인 제1 전원인 VDDL인 것을 특징으로 하는 다중 전원용 레벨 시프터.
14. 삭제
15. 제1 전원과 제3 전원 사이에 구비되며, 입력 신호에 따라 노드 a 및 노드 b를 통해 제1 전압레벨과 제2 전압레벨을 출력하도록 구비된 제1 레벨 시프터;
    제2 전원과 제3 전원 사이에 구비되며, 상기 제1 전압레벨과 제2 전압레벨에 따라 노드 c 및 노드 d를 통해 제3 전압레벨과 제4 전압레벨을 출력하도록 구비된 제2 레벨 시프터;를 포함하는,
    제1 내지 제3 전원을 선택적으로 제공받아 신호 레벨을 변경하도록 제1 레벨 시프터와 제2 레벨 시프터를 2단으로 구비하는 다중 전원용 레벨 시프터에 있어서,
    상기 다중 전원용 레벨 시프터는,
    상기 제1 레벨 시프터에 상기 제3 전원이 가장 먼저 인가된 경우, 상기 제1 전원의 인가 여부를 검출하여 상기 제1 레벨 시프터가 하이 레벨의 제1 전압레벨과 로우 레벨의 제2 전압레벨을 출력하도록 하는 제1 검출부; 및
    상기 제2 레벨 시프터에 상기 제2 전원이 가장 먼저 인가된 경우, 상기 제3 전원의 인가 여부를 검출하여 상기 제2 레벨 시프터가 로우 레벨의 제3 전압레벨과 하이 레벨의 제4 전압레벨을 출력하도록 하는 제2 검출부를 포함하고,
    상기 제1 전원, 제2 전원 및 제3 전원은,
    전압레벨이 가장 높은 제2 전원인 VDDH,
    전압레벨이 가장 낮은 제3 전원인 VSSH,
    전압레벨이 제2 전원 전압레벨과 제3 전원 전압레벨의 사이 값인 제1 전원인 VDDL인 것을 특징으로 하는 다중 전원용 레벨 시프터.
16. 삭제
17. 제 15항에 있어서,
    상기 제1 검출부는,
    상기 제3 전원이 인가되면 턴-오프를 유지하다가 상기 노드 b의 제2 전압레벨에 따라 턴-온 동작하는 복수의 스위칭 소자를 포함하는 다중 전원용 레벨 시프터.
18. 제 17항에 있어서,
    상기 스위칭 소자는,
    상기 노드 b의 제2 전압레벨을 검출하는 제1 MOS,
    상기 제1 MOS와 연결되며 접지(GND) 레벨 수준인 게이트 전압을 갖는 제2 MOS, 및
    상기 제2 MOS와 연결되며 상기 제1 MOS 및 제2 MOS가 턴-온 동작시 상기 노드 a가 하이 레벨 상태가 되게 풀-업 구동하는 제3 MOS를 포함하고,
    상기 제1 MOS 및 제2 MOS는 상기 노드 b의 제2 전압레벨이 상기 제1 MOS의 임계값 이상이면 턴-온 동작하는 다중 전원용 레벨 시프터.
19. 제 15항에 있어서,
    상기 제2 검출부는,
    상기 노드 d와 연결되는 제1 PMOS,
    상기 제1 PMOS와 연결되며 접지(GND) 레벨 수준의 게이트 전압을 갖는 제2 PMOS,
    상기 제2 PMOS와 연결되며 상기 제1 PMOS 및 제2 PMOS가 턴-온 동작시 노드 c가 로우 레벨 상태가 되게 풀-다운 구동하는 제1 NMOS를 포함하는 다중 전원용 레벨 시프터.
20. 제 19항에 있어서,
    상기 노드 c의 제3 전압레벨이 상기 제1 PMOS의 임계값 이하이면, 상기 제1 PMOS, 제2 PMOS 및 제1 NMOS은 턴-온 동작하는 다중 전원용 레벨 시프터.
    

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