JP3813538B2 - レベルシフタ - Google Patents
レベルシフタ Download PDFInfo
- Publication number
- JP3813538B2 JP3813538B2 JP2002145080A JP2002145080A JP3813538B2 JP 3813538 B2 JP3813538 B2 JP 3813538B2 JP 2002145080 A JP2002145080 A JP 2002145080A JP 2002145080 A JP2002145080 A JP 2002145080A JP 3813538 B2 JP3813538 B2 JP 3813538B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- switch
- conversion circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に形成され、入力信号の電圧を、この電圧と異なる電圧の出力信号に変換するレベルシフタに関する。
【０００２】
【従来の技術】
DRAM等の半導体メモリでは、メモリセルを選択するためのワード線は、メモリセルの転送トランジスタに接続されている。一般に、ワード線の高レベル電圧（ブースト電圧）は、メモリセルへのデータの書き込み量を増やし、メモリセルのデータ保持特性を向上するため、電源電圧より高く設定されている。
この種のDRAMでは、所定のワード線を選択するためのワードデコーダは、DRAMの外部から供給されるアドレス信号をデコードするアドレスデコーダと、アドレスデコーダから出力されるデコード信号の電圧をブースト電圧に変換するレベルシフタとを有している。そして、レベルシフタにより変換されたブースト電圧が、ワード線の高レベル電圧に使用される。
【０００３】
図６は、ワードデコーダに形成されているレベルシフタの一例を示している。レベルシフタは、nMOSトランジスタからなり、デコード信号DEC1を受けるスイッチ１０と、スイッチ１０を介して供給されるデコード信号DEC1を受ける電圧変換回路１２と、電圧変換回路１２により電圧レベルが変換されたデコード信号DEC1をワード線信号MWLとして出力するCMOSインバータ１４とを有している。
【０００４】
スイッチ１０のゲートは、制御信号CNTにより制御されている。制御信号CNTは、複数のワードデコーダに対して共通に生成される。制御信号CNTは、上位アドレス信号のデコード信号により生成され、複数のワードデコーダを選択するブロック選択信号として機能する。制御信号CNTの高レベルは、電源電圧に設定されており、制御信号CNTの低レベルは、接地電圧に設定されている。スイッチ１０に入力されるデコード信号DEC1は、ワードデコーダから出力される下位アドレス信号のデコード信号である。
【０００５】
電圧変換回路１２は、入力と出力を互いに接続したCMOSインバータ１２ａ、１２ｂで構成されている。電圧変換回路１２のpMOSトランジスタのソースは、ブースト電圧線VPPに接続されている。電圧変換回路１２のnMOSトランジスタのソースは、負電圧線VNWLに接続されている。
CMOSインバータ１４のpMOSトランジスタのソースは、ブースト電圧線VPPに接続されている。CMOSインバータ１４のnMOSトランジスタのソースは、デコード信号DEC2を受けている。デコード信号DEC2は、デコード信号DEC1と同じ論理の信号であり、同じタイミングで変化する信号である。そして、CMOSインバータ１４は、デコード信号DEC1と同じ論理レベルのワード線信号MWLをワード線に出力する。
【０００６】
上述したレベルシフタでは、デコード信号DEC1が低レベル（-0.5Ｖ）のとき、CMOSインバータ１２ａのpMOSトランジスタがオンし、CMOSインバータ１４のnMOSトランジスタがオンする。このとき、CMOSインバータ１４のnMOSトランジスタのソースには、低レベル（-0.5Ｖ）のデコード信号DEC2が供給されている。このため、CMOSインバータ１４は、低レベル（-0.5Ｖ）のワード線信号MWLをワード線に出力する。
【０００７】
一方、デコード信号DEC1が高レベル（電源電圧）のとき、CMOSインバータ１２ａのnMOSトランジスタがオンし、CMOSインバータ１４のpMOSトランジスタがオンする。CMOSインバータ１４のpMOSトランジスタのソースには、ブースト電圧VPPが供給されている。このため、CMOSインバータ１４は、デコード信号DEC1の高レベル電圧より高い電圧（VPP）のワード線信号MWLをワード線に出力する。
【０００８】
なお、CMOSインバータ１２ａのnMOSトランジスタのゲートには、負電圧VNWLが与えられているため、CMOSインバータ１４のpMOSトランジスタのソース・ゲート間電圧は、大きくなる。したがって、pMOSトランジスタのオン抵抗が下がり、ワード線への供給電流は増える。
【０００９】
【発明が解決しようとする課題】
ところで、DRAM等の半導体集積回路では、消費電力を低減するため、電源電圧が年々下がる傾向にある。図６に示したレベルシフタでは、デコード信号DEC1を電圧変換回路１２に伝達するためのスイッチ１０がnMOSトランジスタで構成されている。スイッチ１０は、高レベルの制御信号CNT（電源電圧）がゲートに与えられたときオンし、デコード信号DEC1の電圧を電圧変換回路１２に伝達する。このとき、電圧変換回路１２の入力には、電源電圧からnMOSトランジスタの閾値電圧を差し引いた値の高レベル電圧が与えられる。
【００１０】
電源電圧が低く、入力信号DEC1の高レベル電圧が低いと、CMOSインバータ１２ａに供給される高レベル電圧も低くなる。CMOSインバータ１２ａに供給される高レベル電圧が、CMOSインバータ１２ａのnMOSトランジスタの閾値電圧より低くなると、このnMOSトランジスタはオンできなくなってしまう。この結果、レベルシフタは正常なワード線信号を出力できず、DRAMは誤動作してしまう。
【００１１】
本発明の目的は、電源電圧が低い場合にも確実に動作するレベルシフタを提供することにある。
【００１２】
【課題を解決するための手段】
請求項１のレベルシフタでは、第１スイッチは、制御信号に応じて動作し、入力信号を受信する。電圧変換回路は、第１スイッチを介して伝達される入力信号の電圧を、この電圧と異なる電圧の出力信号に変換し、出力する。第２スイッチは、電圧変換回路の出力ノードを、入力信号に応じて電圧変換回路が出力すべき電圧に対応する電圧線に接続する。このため、例えば、入力信号の電圧が、電圧変換回路が正常に動作する電圧の範囲を超えている場合にも、出力ノードには、電圧変換回路が本来出力すべき電圧が、第２スイッチを介して供給される。したがって、入力信号の電圧を、確実に変換できる。この結果、レベルシフタは、電源電圧が低い場合にも確実に動作する。また、レベルシフタが形成された半導体集積回路の誤動作が防止される。
【００１３】
請求項２のレベルシフタでは、第１スイッチ、電圧変換回路、および第２スイッチは、pMOSトランジスタおよびnMOSトランジスタの少なくともいずれかを含んでいる。pMOSトランジスタの閾値電圧は互いに等しく、nMOSトランジスタの閾値電圧は互いに等しい。従来、電圧変換回路の動作余裕を大きくし、電源電圧が低い場合にも確実に動作させるために、閾値電圧の異なるトランジスタを形成する場合があった。この場合、閾値電圧の異なるトランジスタ毎にイオンの打ち込み量を変えなくてはならず、ホトマスクの枚数を増やさなければならなかった。本発明では、トランジスタの閾値電圧を変えることなく、入力信号の電圧を確実に変換できるため、レベルシフタのレイアウト設計（マスク設計）が容易になる。
【００１４】
請求項３のレベルシフタでは、電圧変換回路は、入力と出力とを互いに接続した一対のCMOSインバータを有している。第２スイッチは、nMOSトランジスタを有している。第２スイッチは、入力信号を受けるCMOSインバータのnMOSトランジスタがオンすべきときにオンし、出力ノードに低レベル電圧を供給する。電源電圧が低い場合、入力信号の高レベル電圧は、電源電圧に応じて低くなる。入力信号の高レベル電圧が、入力信号を受けるCMOSインバータのnMOSトランジスタの閾値電圧より低くなった場合、nMOSトランジスタはオンできない。このため、電圧変換回路は低レベル電圧を出力ノードに出力できない。本発明では、このような場合にも、第２スイッチがオンすることにより、出力ノードを低レベル電圧に設定できる。すなわち、レベルシフタの動作電圧の余裕を向上できる。
請求項４のレベルシフタでは、電圧変換回路は、入力と出力とを互いに接続した一対のCMOSインバータを有している。第２スイッチは、pMOSトランジスタを有している。第２スイッチは、入力信号を受けるCMOSインバータのpMOSトランジスタがオンすべきときにオンし、出力ノードに高レベル電圧を供給する。このため、出力ノードの高レベル電圧を電圧変換回路だけでなく、第２スイッチを利用して発生させることで、出力ノードを確実に高レベルに変化させることができる。
すなわち、レベルシフタの動作電圧の余裕を向上できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明のレベルシフタの第１の実施形態を示している。従来技術と同じ回路については詳細な説明を省略する。レベルシフタ１８は、DRAMのワードデコーダ内に形成されている。DRAMは、シリコン基板上にCMOSプロセスを使用して形成されている。ワードデコーダは、レベルシフタ１８以外にDRAMの外部から供給されるアドレス信号をデコードするアドレスデコーダを有している。そして、ワードデコーダは、アドレスデコーダで生成したデコード信号の電圧レベルを、レベルシフタ１８を用いて変換し、変換した電圧をワード線に供給する。
【００１６】
レベルシフタ１８は、nMOSトランジスタからなりデコード信号DEC1（入力信号）を受ける第１スイッチ２０と、第１スイッチ２０を介して供給されるデコード信号DEC1をノードND1を介して受ける電圧変換回路２２と、電圧変換回路２２により電圧レベルが変換されたデコード信号DEC1をワード線信号MWLとして出力するCMOSインバータ２４と、第２スイッチ２６とを有している。
【００１７】
第１スイッチ２０、電圧変換回路２２、およびCMOSインバータ２４は、図６に示したスイッチ１０、電圧変換回路１２、およびCMOSインバータ１４と同じである。すなわち、電圧変換回路２２は、入力と出力とが互いに接続され、高レベル電圧および低レベル電圧が供給される一対のCMOSインバータを有している。
この実施形態では、電圧変換回路２２およびCMOSインバータ２４のpMOSトランジスタの閾値電圧は互いに等しく、第１スイッチ２０、電圧変換回路２２、CMOSインバータ２４、および第２スイッチ２６のnMOSトランジスタの閾値電圧は互いに等しい。このため、閾値電圧の設定するイオンの打ち込み用のホトマスクの枚数は、最小限で済む。したがって、レベルシフタ１８のレイアウト設計（マスク設計）は容易になる。
【００１８】
内部電源電圧VIIは、DRAMの外部から供給される外部電源電圧（２Ｖ）を内部電圧生成回路（図示せず）で降圧することで生成される。デコード信号DEC1および制御信号CNTの高レベル電圧は、内部電源電圧VII（１.２Ｖ）に設定されている。デコード信号DEC1の低レベル電圧は、負電圧（-0.5Ｖ）に設定され、制御信号CNTの低レベル電圧は、接地電圧（０Ｖ）に設定されている。
【００１９】
制御信号CNTは、複数のワードデコーダに対して共通に生成される。制御信号CNTは、上位アドレス信号のデコード信号により生成され、複数のワードデコーダを選択するブロック選択信号として機能する。第１スイッチ２０に入力されるデコード信号DEC1は、ワードデコーダから出力される下位アドレス信号のデコード信号である。制御信号CNTは、ワードデコーダ内のアドレスデコーダが生成する。
【００２０】
電圧変換回路２２のpMOSトランジスタのソースは、ブースト電圧線VPP（３Ｖ）に接続されている。電圧変換回路２２のnMOSトランジスタのソースは、負電圧線VNWL（−０.５Ｖ）に接続されている。
CMOSインバータ２４のnMOSトランジスタのソースは、デコード信号DEC2を受けている。デコード信号DEC2は、デコード信号DEC1と同じ論理の信号であり、同じタイミングで変化する信号である。CMOSインバータ２４は、後述するように、デコード信号DEC1と同じ論理レベルのワード線信号MWL（出力信号）をワード線に出力する。
【００２１】
第２スイッチ２６は、nMOSトランジスタ２６ａで構成されている。nMOSトランジスタ２６ａのドレインは、電圧変換回路２２の出力ノードND2に接続されている。nMOSトランジスタ２６ａのソースは、負電圧線VNWLに接続されている。nMOSトランジスタ２６ａのゲートは、デコード信号DEC2を受けている。nMOSトランジスタ２６ａは、後述するように、CMOSインバータ２２ａのnMOSトランジスタがオンすべきときにオンし、ノードND2に低レベル電圧（VNWL）を供給する。すなわち、デコード信号DEC2を第２スイッチ２６に供給する信号線は、電圧変換回路２２が出力すべき低レベル電圧VNWLと同じ電圧の電圧線として作用する。
【００２２】
図２は、図１に示したレベルシフタ１８の動作を示している。この例では、予め所定のメモリセルアレイに対応するワードデコーダが活性化されており、それらワードデコーダ内の第１スイッチ２２を制御する制御信号CNTは、高レベル（VII）に保持されている（図２（ａ））。
まず、ワードデコーダがデコード動作を開始する前、デコード信号DEC1、DEC2は、ともに高レベル（VII）を保持している（図２（ｂ）、（ｃ））。このとき、ノードND1、ND2は、それぞれ高レベルおよび低レベル（VNWL）を保持している（図２（ｄ）、（ｅ））。従来のレベルシフタでは、ノードND1の高レベル電圧は、デコード信号DEC1の高レベル電圧（VII）に対して、第１スイッチ２２のnMOSトランジスタの閾値電圧（VTH）だけ低い（VII-VTH）。このため、内部電源電圧VIIが低い場合、電圧変換回路２２におけるCMOSインバータ２２ａのnMOSトランジスタが十分にオンしないことが考えられる。しかし、本発明では、ノードND2の低レベルは、CMOSインバータ２２ａのnMOSトランジスタのオンによってだけでなく、第２スイッチ２６のnMOSトランジスタ２６ａのオンによっても設定される。このため、ノードND1の高レベルは、ブースト電圧VPPとなり、CMOSインバータ２２ａのnMOSトランジスタを問題なくオンさせることができる。よって、デコード信号DEC1の高レベル電圧VIIは、ブースト電圧VPPに確実に変換される。
【００２３】
この後、DRAMの外部からアドレス信号が供給され、選択するワード線に対応するデコード信号DEC1が高レベル（VII）から低レベル（VNWL）に変化する（図２（ｆ））。デコード信号DEC1に同期して、デコード信号DEC2が高レベル（VII）から低レベル（VNWL）に変化する（図２（ｇ））。ノードND1は、デコード信号DEC1の変化に応じて低レベルに変化する（図２（ｈ））。
【００２４】
電圧変換回路２２におけるCMOSインバータ２２ａのpMOSトランジスタは、ノードND1の低レベルによりオンし、ノードND2は、高レベル（VPP）に変化する（図２（ｉ））。CMOSインバータ２４のnMOSトランジスタは、ノードND2の高レベルによりオンし、低レベル（負電圧）のワード線信号MWLを出力する（図２（ｊ））。また、デコード信号DEC2の変化に応じて、第２スイッチ２６はオフする。低レベルのワード線信号MWLは、図示しない制御回路により反転され、高レベル電圧（VPP）がワード線に供給される。すなわち、アドレス信号に応じたワード線が選択され、メモリ動作が実行される。
【００２５】
次に、ワードデコーダ内のアドレスデコーダが動作を完了し、デコード信号DEC1、DEC2は、高レベル（VII）に変化する（図２（ｋ）、（ｌ））。デコード信号DEC1の変化に応じてノードND1は、高レベル（VPP）に変化する（図２（ｍ））。電圧変換回路２２におけるCMOSインバータ２２ａのnMOSトランジスタは、高レベルのノードND1により再びオンし、ノードND2を低レベル（VNWL）に変化させる（図２（ｎ））。ワード線信号MWLは、ノードND2の低レベルへの変化に応答して高レベル（VPP）に変化する（図２（ｏ））。
【００２６】
デコード信号DECの変化に応じて、第２スイッチ２６のnMOSトランジスタ２６ａも、再びオンし、ノードND2を低レベルに変化させる。デコード信号DEC2の高レベル電圧（VII）は、ノードND1の高レベル電圧（VII-VTH）より高い。このため、第２スイッチ２６のnMOSトランジスタ２６ａのオン抵抗は、CMOSインバータ２４ａのnMOSトランジスタのオン抵抗より低くなる。したがって、ノードND2の電圧レベルは、デコード信号DEC2の高レベルへの変化に応答して迅速に低レベルに変化する。換言すれば、ワード線信号MWLの高レベルへの変化タイミング（ワード線のリセットタイミング）は、従来に比べ早くなる。この結果、DRAMのメモリ動作後のプリチャージ動作を従来より早く開始することが可能になり、アクセス時間を短縮できる。ここで、プリチャージ動作とは、メモリセルにデータを入出力するビット線を所定の電圧に設定する動作である。
【００２７】
ワード線の選択にブースト電圧VPPを使用することで、メモリセルへのデータの書き込み量を増やし、メモリセルのデータ保持特性が向上することは、従来と同じである。
図３は、本発明のレベルシフタを適用したDRAMの概要を示している。DRAMは、アドレス信号ADDを受けるアドレスバッファ２８、アドレス信号ADDをプリデコードするプリデコーダ３０、ブースト電圧VPPを生成する高電圧発生回路３２、負電圧VNWLを生成する負電圧発生回路３４、およびメモリコア３６を有している。
【００２８】
メモリコア３６は、ワードデコーダ列３８および一対のメモリセルアレイ４０を有している。ワードデコーダ列３８は、プリデコーダ３０からのプリデコード信号を受け、デコード信号を生成する複数のワードデコーダ４２と、各メモリセルアレイ４０に対応する図１に示したレベルシフタ１８を有している。レベルシフタ１８は、ワードデコーダ４２からのデコード信号の高レベル電圧（内部電源電圧VII）をブースト電圧VPPに変換し、ワード線信号MWLとして出力する。
【００２９】
メモリコア３６は、上位のアドレス信号に応じてメモリセルアレイ４０のいずれかを動作させる。このとき、動作しないメモリセルアレイ４０に対応するレベルシフタ１８は、図１に示した第１スイッチ２０をオフする。このため、動作しないメモリセルアレイ４０に対応するレベルシフタ１８は、電圧変換動作をしない。
【００３０】
動作するメモリセルアレイ４０に対応するレベルシフタ１８は、図１に示した第１スイッチ２０をオンする。このため、動作するメモリセルアレイ４０に対応するレベルシフタ１８は、デコード信号を電圧変換し、ワード線信号MWLとして出力する。
以上、本実施形態では、電圧変換回路２２が低レベル電圧（VNWL）をノードND2に出力すべきときに、ノードND2を第２スイッチ２６を介して負電圧線VNWLに接続した。このため、内部電源電圧VIIが低く、デコード信号DEC1の高レベル電圧が低い場合にも、ノードND2を確実に負電圧VNWLにでき、レベルシフタ１８を確実に動作できる。
【００３１】
レベルシフタ１８内のpMOSトランジスタの閾値電圧を互いに等しくし、nMOSトランジスタの閾値電圧を互いに等しくした。この場合にも、第２スイッチ２６の作用により、入力信号の電圧を確実に変換できる。したがって、閾値電圧を調整するためのマスクが不要になり、レイアウト設計（マスク設計）が容易になる。
【００３２】
図４は、本発明のレベルシフタの第２の実施形態を示している。第１の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。レベルシフタ４４は、第１の実施形態と同様にDRAMのワードデコーダ内に形成されている。ワードデコーダは、レベルシフタ４４以外にDRAMの外部から供給されるアドレス信号をデコードするアドレスデコーダを有している。そして、ワードデコーダは、アドレスデコーダで生成したデコード信号の電圧レベルを、レベルシフタ４４を用いて変換し、変換した電圧をワード線に供給する。
【００３３】
レベルシフタ４４は、pMOSトランジスタからなりデコード信号DEC1（入力信号）を受ける第１スイッチ４６と、第１スイッチ４６を介して供給されるデコード信号DEC1をノードND1を介して受ける電圧変換回路２２と、電圧変換回路２２により電圧レベルが変換されたデコード信号DEC1をワード線信号MWLとして出力するCMOSインバータ４８と、pMOSトランジスタ５０ａからなる第２スイッチ５０とを有している。
【００３４】
この実施形態では、第１スイッチ４６、電圧変換回路２２、CMOSインバータ４８および、第２スイッチ５０のpMOSトランジスタの閾値電圧は互いに等しく、電圧変換回路２２およびCMOSインバータ４８のnMOSトランジスタの閾値電圧は互いに等しい。このため、閾値電圧の設定するイオンの打ち込み用のホトマスクの枚数は、最小限で済む。したがって、第１の実施形態と同様に、レベルシフタ４４のレイアウト設計（マスク設計）は容易になる。
【００３５】
この実施形態では、デコード信号DEC1、DEC2の高レベル電圧は、ブースト電圧VPP（３Ｖ）に設定され、制御信号CNTの高レベル電圧は、内部電源電圧VII（１.２Ｖ）に設定されている。デコード信号DEC1、DEC2および制御信号CNTの低レベル電圧は、接地電圧VSS（０Ｖ）に設定されている。
【００３６】
制御信号CNTは、複数のワードデコーダに対して共通に生成される。制御信号CNTは、上位アドレス信号のデコード信号により生成され、複数のワードデコーダを選択するブロック選択信号として機能する。第１スイッチ４６に入力されるデコード信号DEC1は、ワードデコーダから出力される下位アドレス信号のデコード信号である。制御信号CNTは、ワードデコーダ内のアドレスデコーダが生成する。
【００３７】
CMOSインバータ４８のpMOSトランジスタのソースは、デコード信号DEC2を受けている。デコード信号DEC2は、デコード信号DEC1と同じ論理の信号であり、同じタイミングで変化する信号である。CMOSインバータ４８は、後述するように、デコード信号DEC1と同じ論理レベルのワード線信号MWL（出力信号）をワード線に出力する。
【００３８】
第２スイッチ５０のpMOSトランジスタ５０ａのドレインは、電圧変換回路２２の出力ノードND2に接続されている。pMOSトランジスタ５０ａのソースは、ブースト電圧線VPP（３Ｖ）に接続されている。pMOSトランジスタ５０ａのゲートは、デコード信号DEC2を受けている。pMOSトランジスタ５０ａは、後述するように、CMOSインバータ２２ａのpMOSトランジスタがオンすべきときにオンし、ノードND2にブースト電圧VPPを供給する。すなわち、デコード信号DEC2を第２スイッチ５０に供給する信号線は、電圧変換回路２２が出力すべきブースト電圧VPPと同じ電圧の電圧線として作用する。
【００３９】
図５は、図４に示したレベルシフタ４４の動作を示している。第１の実施形態（図２）と同じ動作については、詳細な説明を省略する。この例では、予め所定のメモリセルアレイに対応するワードデコーダが活性化されており、それらワードデコーダ内の第１スイッチ４６を制御する制御信号CNTは、低レベル（VSS）に保持されている（図５（ａ））。
まず、ワードデコーダがデコード動作を開始する前、デコード信号DEC1、DEC2は、ともに高レベル（VPP）を保持し、ノードND1、ND2は、それぞれ高レベル（VPP）および低レベル（VNWL）を保持している。
【００４０】
この後、DRAMの外部からアドレス信号が供給され、選択するワード線に対応するデコード信号DEC1が高レベル（VPP）から低レベル（VSS）に変化し、デコード信号DEC2が高レベル（VPP）から低レベル（VSS）に変化する（図５（ｂ））。電圧変換回路２２におけるCMOSインバータ２２ａのpMOSトランジスタは、ノードND1の低レベルによりオンする。同時に、第２スイッチ５０のpMOSトランジスタ５０ａは、デコード信号DEC2の低レベルによりオンする。すなわち、本実施形態では、ノードND2の高レベルは、CMOSインバータ２２ａのpMOSトランジスタのオンによってだけでなく、第２スイッチ５０のpMOSトランジスタ５０ａのオンによっても設定される。このため、ノードND2の高レベルは、高速かつ確実にブースト電圧VPPとなる（図５（ｃ））。
【００４１】
次に、CMOSインバータ４８のnMOSトランジスタは、ノードND2の高レベルによりオンし、低レベル（負電圧）のワード線信号MWLを出力する（図５（ｄ））。低レベルのワード線信号MWLは、図示しない制御回路により反転され、高レベル電圧（VPP）がワード線に供給される。すなわち、アドレス信号に応じたワード線が選択され、メモリ動作が実行される。
【００４２】
次に、ワードデコーダ内のアドレスデコーダが動作を完了し、デコード信号DEC1、DEC2は、高レベルVPPに変化する。ノードND1、ND2は、高レベル（VPP）および低レベル（VNWL）にそれぞれ変化する（図５（ｅ））。ワード線信号MWLは、ノードND2の低レベルへの変化に応答して高レベル（VPP）に変化する（図５（ｆ））。
【００４３】
以上、本実施形態においても、第１の実施形態と同じ効果を得ることができる。
なお、上述した実施形態では、本発明をDRAMのワードデコーダに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM等の他の半導体メモリに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４４】
【発明の効果】
請求項１のレベルシフタでは、入力信号の電圧が、電圧変換回路が正常に動作する電圧の範囲を超えている場合にも、第２スイッチを介して電圧変換回路が本来出力すべき電圧を出力ノードに供給できる。したがって、入力信号の電圧を、確実に変換できる。
請求項２のレベルシフタでは、トランジスタの閾値電圧を変えることなく、入力信号の電圧を確実に変換できるため、レベルシフタのレイアウト設計（マスク設計）が容易になる。
【００４５】
請求項３のレベルシフタでは、入力信号の高レベル電圧が、入力信号を受けるCMOSインバータのnMOSトランジスタの閾値電圧より低くなった場合にも、第２スイッチがオンすることにより、出力ノードを低レベル電圧に設定できる。すなわち、レベルシフタの動作電圧の余裕を向上できる。
請求項４のレベルシフタでは、出力ノードの高レベル電圧を電圧変換回路だけでなく、第２スイッチを利用して発生させることで、出力ノードを確実に高レベルに変化させることができる。すなわち、レベルシフタの動作電圧の余裕を向上できる。
【図面の簡単な説明】
【図１】本発明のレベルシフタの第１の実施形態を示す回路図である。
【図２】図１に示したレベルシフタの動作を示すタイミング図である。
【図３】本発明のレベルシフタが適用されたDRAMの概要を示すブロック図である。
【図４】本発明のレベルシフタの第２の実施形態を示す回路図である。
【図５】図４に示したレベルシフタの動作を示すタイミング図である。
【図６】従来のレベルシフタを示す回路図である。
【符号の説明】
２０ 第１スイッチ
２２ 電圧変換回路
２２ａ、２２ｂ CMOSインバータ
２４ CMOSインバータ
２６ 第２スイッチ
２６ａ nMOSトランジスタ
４６ 第１スイッチ
４８ CMOSインバータ
５０ 第２スイッチ
５０ａ pMOSトランジスタ
CNT 制御信号
DEC1、DEC2 デコード信号
MWL ワード線信号
VII 内部電源線、内部電源電圧
VNWL 負電圧線、負電圧
VPP ブースト線、ブースト電圧
VSS 接地線、接地電圧
【発明の属する技術分野】
本発明は、半導体集積回路に形成され、入力信号の電圧を、この電圧と異なる電圧の出力信号に変換するレベルシフタに関する。
【０００２】
【従来の技術】
DRAM等の半導体メモリでは、メモリセルを選択するためのワード線は、メモリセルの転送トランジスタに接続されている。一般に、ワード線の高レベル電圧（ブースト電圧）は、メモリセルへのデータの書き込み量を増やし、メモリセルのデータ保持特性を向上するため、電源電圧より高く設定されている。
この種のDRAMでは、所定のワード線を選択するためのワードデコーダは、DRAMの外部から供給されるアドレス信号をデコードするアドレスデコーダと、アドレスデコーダから出力されるデコード信号の電圧をブースト電圧に変換するレベルシフタとを有している。そして、レベルシフタにより変換されたブースト電圧が、ワード線の高レベル電圧に使用される。
【０００３】
図６は、ワードデコーダに形成されているレベルシフタの一例を示している。レベルシフタは、nMOSトランジスタからなり、デコード信号DEC1を受けるスイッチ１０と、スイッチ１０を介して供給されるデコード信号DEC1を受ける電圧変換回路１２と、電圧変換回路１２により電圧レベルが変換されたデコード信号DEC1をワード線信号MWLとして出力するCMOSインバータ１４とを有している。
【０００４】
スイッチ１０のゲートは、制御信号CNTにより制御されている。制御信号CNTは、複数のワードデコーダに対して共通に生成される。制御信号CNTは、上位アドレス信号のデコード信号により生成され、複数のワードデコーダを選択するブロック選択信号として機能する。制御信号CNTの高レベルは、電源電圧に設定されており、制御信号CNTの低レベルは、接地電圧に設定されている。スイッチ１０に入力されるデコード信号DEC1は、ワードデコーダから出力される下位アドレス信号のデコード信号である。
【０００５】
電圧変換回路１２は、入力と出力を互いに接続したCMOSインバータ１２ａ、１２ｂで構成されている。電圧変換回路１２のpMOSトランジスタのソースは、ブースト電圧線VPPに接続されている。電圧変換回路１２のnMOSトランジスタのソースは、負電圧線VNWLに接続されている。
CMOSインバータ１４のpMOSトランジスタのソースは、ブースト電圧線VPPに接続されている。CMOSインバータ１４のnMOSトランジスタのソースは、デコード信号DEC2を受けている。デコード信号DEC2は、デコード信号DEC1と同じ論理の信号であり、同じタイミングで変化する信号である。そして、CMOSインバータ１４は、デコード信号DEC1と同じ論理レベルのワード線信号MWLをワード線に出力する。
【０００６】
上述したレベルシフタでは、デコード信号DEC1が低レベル（-0.5Ｖ）のとき、CMOSインバータ１２ａのpMOSトランジスタがオンし、CMOSインバータ１４のnMOSトランジスタがオンする。このとき、CMOSインバータ１４のnMOSトランジスタのソースには、低レベル（-0.5Ｖ）のデコード信号DEC2が供給されている。このため、CMOSインバータ１４は、低レベル（-0.5Ｖ）のワード線信号MWLをワード線に出力する。
【０００７】
一方、デコード信号DEC1が高レベル（電源電圧）のとき、CMOSインバータ１２ａのnMOSトランジスタがオンし、CMOSインバータ１４のpMOSトランジスタがオンする。CMOSインバータ１４のpMOSトランジスタのソースには、ブースト電圧VPPが供給されている。このため、CMOSインバータ１４は、デコード信号DEC1の高レベル電圧より高い電圧（VPP）のワード線信号MWLをワード線に出力する。
【０００８】
なお、CMOSインバータ１２ａのnMOSトランジスタのゲートには、負電圧VNWLが与えられているため、CMOSインバータ１４のpMOSトランジスタのソース・ゲート間電圧は、大きくなる。したがって、pMOSトランジスタのオン抵抗が下がり、ワード線への供給電流は増える。
【０００９】
【発明が解決しようとする課題】
ところで、DRAM等の半導体集積回路では、消費電力を低減するため、電源電圧が年々下がる傾向にある。図６に示したレベルシフタでは、デコード信号DEC1を電圧変換回路１２に伝達するためのスイッチ１０がnMOSトランジスタで構成されている。スイッチ１０は、高レベルの制御信号CNT（電源電圧）がゲートに与えられたときオンし、デコード信号DEC1の電圧を電圧変換回路１２に伝達する。このとき、電圧変換回路１２の入力には、電源電圧からnMOSトランジスタの閾値電圧を差し引いた値の高レベル電圧が与えられる。
【００１０】
電源電圧が低く、入力信号DEC1の高レベル電圧が低いと、CMOSインバータ１２ａに供給される高レベル電圧も低くなる。CMOSインバータ１２ａに供給される高レベル電圧が、CMOSインバータ１２ａのnMOSトランジスタの閾値電圧より低くなると、このnMOSトランジスタはオンできなくなってしまう。この結果、レベルシフタは正常なワード線信号を出力できず、DRAMは誤動作してしまう。
【００１１】
本発明の目的は、電源電圧が低い場合にも確実に動作するレベルシフタを提供することにある。
【００１２】
【課題を解決するための手段】
請求項１のレベルシフタでは、第１スイッチは、制御信号に応じて動作し、入力信号を受信する。電圧変換回路は、第１スイッチを介して伝達される入力信号の電圧を、この電圧と異なる電圧の出力信号に変換し、出力する。第２スイッチは、電圧変換回路の出力ノードを、入力信号に応じて電圧変換回路が出力すべき電圧に対応する電圧線に接続する。このため、例えば、入力信号の電圧が、電圧変換回路が正常に動作する電圧の範囲を超えている場合にも、出力ノードには、電圧変換回路が本来出力すべき電圧が、第２スイッチを介して供給される。したがって、入力信号の電圧を、確実に変換できる。この結果、レベルシフタは、電源電圧が低い場合にも確実に動作する。また、レベルシフタが形成された半導体集積回路の誤動作が防止される。
【００１３】
請求項２のレベルシフタでは、第１スイッチ、電圧変換回路、および第２スイッチは、pMOSトランジスタおよびnMOSトランジスタの少なくともいずれかを含んでいる。pMOSトランジスタの閾値電圧は互いに等しく、nMOSトランジスタの閾値電圧は互いに等しい。従来、電圧変換回路の動作余裕を大きくし、電源電圧が低い場合にも確実に動作させるために、閾値電圧の異なるトランジスタを形成する場合があった。この場合、閾値電圧の異なるトランジスタ毎にイオンの打ち込み量を変えなくてはならず、ホトマスクの枚数を増やさなければならなかった。本発明では、トランジスタの閾値電圧を変えることなく、入力信号の電圧を確実に変換できるため、レベルシフタのレイアウト設計（マスク設計）が容易になる。
【００１４】
請求項３のレベルシフタでは、電圧変換回路は、入力と出力とを互いに接続した一対のCMOSインバータを有している。第２スイッチは、nMOSトランジスタを有している。第２スイッチは、入力信号を受けるCMOSインバータのnMOSトランジスタがオンすべきときにオンし、出力ノードに低レベル電圧を供給する。電源電圧が低い場合、入力信号の高レベル電圧は、電源電圧に応じて低くなる。入力信号の高レベル電圧が、入力信号を受けるCMOSインバータのnMOSトランジスタの閾値電圧より低くなった場合、nMOSトランジスタはオンできない。このため、電圧変換回路は低レベル電圧を出力ノードに出力できない。本発明では、このような場合にも、第２スイッチがオンすることにより、出力ノードを低レベル電圧に設定できる。すなわち、レベルシフタの動作電圧の余裕を向上できる。
請求項４のレベルシフタでは、電圧変換回路は、入力と出力とを互いに接続した一対のCMOSインバータを有している。第２スイッチは、pMOSトランジスタを有している。第２スイッチは、入力信号を受けるCMOSインバータのpMOSトランジスタがオンすべきときにオンし、出力ノードに高レベル電圧を供給する。このため、出力ノードの高レベル電圧を電圧変換回路だけでなく、第２スイッチを利用して発生させることで、出力ノードを確実に高レベルに変化させることができる。
すなわち、レベルシフタの動作電圧の余裕を向上できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明のレベルシフタの第１の実施形態を示している。従来技術と同じ回路については詳細な説明を省略する。レベルシフタ１８は、DRAMのワードデコーダ内に形成されている。DRAMは、シリコン基板上にCMOSプロセスを使用して形成されている。ワードデコーダは、レベルシフタ１８以外にDRAMの外部から供給されるアドレス信号をデコードするアドレスデコーダを有している。そして、ワードデコーダは、アドレスデコーダで生成したデコード信号の電圧レベルを、レベルシフタ１８を用いて変換し、変換した電圧をワード線に供給する。
【００１６】
レベルシフタ１８は、nMOSトランジスタからなりデコード信号DEC1（入力信号）を受ける第１スイッチ２０と、第１スイッチ２０を介して供給されるデコード信号DEC1をノードND1を介して受ける電圧変換回路２２と、電圧変換回路２２により電圧レベルが変換されたデコード信号DEC1をワード線信号MWLとして出力するCMOSインバータ２４と、第２スイッチ２６とを有している。
【００１７】
第１スイッチ２０、電圧変換回路２２、およびCMOSインバータ２４は、図６に示したスイッチ１０、電圧変換回路１２、およびCMOSインバータ１４と同じである。すなわち、電圧変換回路２２は、入力と出力とが互いに接続され、高レベル電圧および低レベル電圧が供給される一対のCMOSインバータを有している。
この実施形態では、電圧変換回路２２およびCMOSインバータ２４のpMOSトランジスタの閾値電圧は互いに等しく、第１スイッチ２０、電圧変換回路２２、CMOSインバータ２４、および第２スイッチ２６のnMOSトランジスタの閾値電圧は互いに等しい。このため、閾値電圧の設定するイオンの打ち込み用のホトマスクの枚数は、最小限で済む。したがって、レベルシフタ１８のレイアウト設計（マスク設計）は容易になる。
【００１８】
内部電源電圧VIIは、DRAMの外部から供給される外部電源電圧（２Ｖ）を内部電圧生成回路（図示せず）で降圧することで生成される。デコード信号DEC1および制御信号CNTの高レベル電圧は、内部電源電圧VII（１.２Ｖ）に設定されている。デコード信号DEC1の低レベル電圧は、負電圧（-0.5Ｖ）に設定され、制御信号CNTの低レベル電圧は、接地電圧（０Ｖ）に設定されている。
【００１９】
制御信号CNTは、複数のワードデコーダに対して共通に生成される。制御信号CNTは、上位アドレス信号のデコード信号により生成され、複数のワードデコーダを選択するブロック選択信号として機能する。第１スイッチ２０に入力されるデコード信号DEC1は、ワードデコーダから出力される下位アドレス信号のデコード信号である。制御信号CNTは、ワードデコーダ内のアドレスデコーダが生成する。
【００２０】
電圧変換回路２２のpMOSトランジスタのソースは、ブースト電圧線VPP（３Ｖ）に接続されている。電圧変換回路２２のnMOSトランジスタのソースは、負電圧線VNWL（−０.５Ｖ）に接続されている。
CMOSインバータ２４のnMOSトランジスタのソースは、デコード信号DEC2を受けている。デコード信号DEC2は、デコード信号DEC1と同じ論理の信号であり、同じタイミングで変化する信号である。CMOSインバータ２４は、後述するように、デコード信号DEC1と同じ論理レベルのワード線信号MWL（出力信号）をワード線に出力する。
【００２１】
第２スイッチ２６は、nMOSトランジスタ２６ａで構成されている。nMOSトランジスタ２６ａのドレインは、電圧変換回路２２の出力ノードND2に接続されている。nMOSトランジスタ２６ａのソースは、負電圧線VNWLに接続されている。nMOSトランジスタ２６ａのゲートは、デコード信号DEC2を受けている。nMOSトランジスタ２６ａは、後述するように、CMOSインバータ２２ａのnMOSトランジスタがオンすべきときにオンし、ノードND2に低レベル電圧（VNWL）を供給する。すなわち、デコード信号DEC2を第２スイッチ２６に供給する信号線は、電圧変換回路２２が出力すべき低レベル電圧VNWLと同じ電圧の電圧線として作用する。
【００２２】
図２は、図１に示したレベルシフタ１８の動作を示している。この例では、予め所定のメモリセルアレイに対応するワードデコーダが活性化されており、それらワードデコーダ内の第１スイッチ２２を制御する制御信号CNTは、高レベル（VII）に保持されている（図２（ａ））。
まず、ワードデコーダがデコード動作を開始する前、デコード信号DEC1、DEC2は、ともに高レベル（VII）を保持している（図２（ｂ）、（ｃ））。このとき、ノードND1、ND2は、それぞれ高レベルおよび低レベル（VNWL）を保持している（図２（ｄ）、（ｅ））。従来のレベルシフタでは、ノードND1の高レベル電圧は、デコード信号DEC1の高レベル電圧（VII）に対して、第１スイッチ２２のnMOSトランジスタの閾値電圧（VTH）だけ低い（VII-VTH）。このため、内部電源電圧VIIが低い場合、電圧変換回路２２におけるCMOSインバータ２２ａのnMOSトランジスタが十分にオンしないことが考えられる。しかし、本発明では、ノードND2の低レベルは、CMOSインバータ２２ａのnMOSトランジスタのオンによってだけでなく、第２スイッチ２６のnMOSトランジスタ２６ａのオンによっても設定される。このため、ノードND1の高レベルは、ブースト電圧VPPとなり、CMOSインバータ２２ａのnMOSトランジスタを問題なくオンさせることができる。よって、デコード信号DEC1の高レベル電圧VIIは、ブースト電圧VPPに確実に変換される。
【００２３】
この後、DRAMの外部からアドレス信号が供給され、選択するワード線に対応するデコード信号DEC1が高レベル（VII）から低レベル（VNWL）に変化する（図２（ｆ））。デコード信号DEC1に同期して、デコード信号DEC2が高レベル（VII）から低レベル（VNWL）に変化する（図２（ｇ））。ノードND1は、デコード信号DEC1の変化に応じて低レベルに変化する（図２（ｈ））。
【００２４】
電圧変換回路２２におけるCMOSインバータ２２ａのpMOSトランジスタは、ノードND1の低レベルによりオンし、ノードND2は、高レベル（VPP）に変化する（図２（ｉ））。CMOSインバータ２４のnMOSトランジスタは、ノードND2の高レベルによりオンし、低レベル（負電圧）のワード線信号MWLを出力する（図２（ｊ））。また、デコード信号DEC2の変化に応じて、第２スイッチ２６はオフする。低レベルのワード線信号MWLは、図示しない制御回路により反転され、高レベル電圧（VPP）がワード線に供給される。すなわち、アドレス信号に応じたワード線が選択され、メモリ動作が実行される。
【００２５】
次に、ワードデコーダ内のアドレスデコーダが動作を完了し、デコード信号DEC1、DEC2は、高レベル（VII）に変化する（図２（ｋ）、（ｌ））。デコード信号DEC1の変化に応じてノードND1は、高レベル（VPP）に変化する（図２（ｍ））。電圧変換回路２２におけるCMOSインバータ２２ａのnMOSトランジスタは、高レベルのノードND1により再びオンし、ノードND2を低レベル（VNWL）に変化させる（図２（ｎ））。ワード線信号MWLは、ノードND2の低レベルへの変化に応答して高レベル（VPP）に変化する（図２（ｏ））。
【００２６】
デコード信号DECの変化に応じて、第２スイッチ２６のnMOSトランジスタ２６ａも、再びオンし、ノードND2を低レベルに変化させる。デコード信号DEC2の高レベル電圧（VII）は、ノードND1の高レベル電圧（VII-VTH）より高い。このため、第２スイッチ２６のnMOSトランジスタ２６ａのオン抵抗は、CMOSインバータ２４ａのnMOSトランジスタのオン抵抗より低くなる。したがって、ノードND2の電圧レベルは、デコード信号DEC2の高レベルへの変化に応答して迅速に低レベルに変化する。換言すれば、ワード線信号MWLの高レベルへの変化タイミング（ワード線のリセットタイミング）は、従来に比べ早くなる。この結果、DRAMのメモリ動作後のプリチャージ動作を従来より早く開始することが可能になり、アクセス時間を短縮できる。ここで、プリチャージ動作とは、メモリセルにデータを入出力するビット線を所定の電圧に設定する動作である。
【００２７】
ワード線の選択にブースト電圧VPPを使用することで、メモリセルへのデータの書き込み量を増やし、メモリセルのデータ保持特性が向上することは、従来と同じである。
図３は、本発明のレベルシフタを適用したDRAMの概要を示している。DRAMは、アドレス信号ADDを受けるアドレスバッファ２８、アドレス信号ADDをプリデコードするプリデコーダ３０、ブースト電圧VPPを生成する高電圧発生回路３２、負電圧VNWLを生成する負電圧発生回路３４、およびメモリコア３６を有している。
【００２８】
メモリコア３６は、ワードデコーダ列３８および一対のメモリセルアレイ４０を有している。ワードデコーダ列３８は、プリデコーダ３０からのプリデコード信号を受け、デコード信号を生成する複数のワードデコーダ４２と、各メモリセルアレイ４０に対応する図１に示したレベルシフタ１８を有している。レベルシフタ１８は、ワードデコーダ４２からのデコード信号の高レベル電圧（内部電源電圧VII）をブースト電圧VPPに変換し、ワード線信号MWLとして出力する。
【００２９】
メモリコア３６は、上位のアドレス信号に応じてメモリセルアレイ４０のいずれかを動作させる。このとき、動作しないメモリセルアレイ４０に対応するレベルシフタ１８は、図１に示した第１スイッチ２０をオフする。このため、動作しないメモリセルアレイ４０に対応するレベルシフタ１８は、電圧変換動作をしない。
【００３０】
動作するメモリセルアレイ４０に対応するレベルシフタ１８は、図１に示した第１スイッチ２０をオンする。このため、動作するメモリセルアレイ４０に対応するレベルシフタ１８は、デコード信号を電圧変換し、ワード線信号MWLとして出力する。
以上、本実施形態では、電圧変換回路２２が低レベル電圧（VNWL）をノードND2に出力すべきときに、ノードND2を第２スイッチ２６を介して負電圧線VNWLに接続した。このため、内部電源電圧VIIが低く、デコード信号DEC1の高レベル電圧が低い場合にも、ノードND2を確実に負電圧VNWLにでき、レベルシフタ１８を確実に動作できる。
【００３１】
レベルシフタ１８内のpMOSトランジスタの閾値電圧を互いに等しくし、nMOSトランジスタの閾値電圧を互いに等しくした。この場合にも、第２スイッチ２６の作用により、入力信号の電圧を確実に変換できる。したがって、閾値電圧を調整するためのマスクが不要になり、レイアウト設計（マスク設計）が容易になる。
【００３２】
図４は、本発明のレベルシフタの第２の実施形態を示している。第１の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。レベルシフタ４４は、第１の実施形態と同様にDRAMのワードデコーダ内に形成されている。ワードデコーダは、レベルシフタ４４以外にDRAMの外部から供給されるアドレス信号をデコードするアドレスデコーダを有している。そして、ワードデコーダは、アドレスデコーダで生成したデコード信号の電圧レベルを、レベルシフタ４４を用いて変換し、変換した電圧をワード線に供給する。
【００３３】
レベルシフタ４４は、pMOSトランジスタからなりデコード信号DEC1（入力信号）を受ける第１スイッチ４６と、第１スイッチ４６を介して供給されるデコード信号DEC1をノードND1を介して受ける電圧変換回路２２と、電圧変換回路２２により電圧レベルが変換されたデコード信号DEC1をワード線信号MWLとして出力するCMOSインバータ４８と、pMOSトランジスタ５０ａからなる第２スイッチ５０とを有している。
【００３４】
この実施形態では、第１スイッチ４６、電圧変換回路２２、CMOSインバータ４８および、第２スイッチ５０のpMOSトランジスタの閾値電圧は互いに等しく、電圧変換回路２２およびCMOSインバータ４８のnMOSトランジスタの閾値電圧は互いに等しい。このため、閾値電圧の設定するイオンの打ち込み用のホトマスクの枚数は、最小限で済む。したがって、第１の実施形態と同様に、レベルシフタ４４のレイアウト設計（マスク設計）は容易になる。
【００３５】
この実施形態では、デコード信号DEC1、DEC2の高レベル電圧は、ブースト電圧VPP（３Ｖ）に設定され、制御信号CNTの高レベル電圧は、内部電源電圧VII（１.２Ｖ）に設定されている。デコード信号DEC1、DEC2および制御信号CNTの低レベル電圧は、接地電圧VSS（０Ｖ）に設定されている。
【００３６】
制御信号CNTは、複数のワードデコーダに対して共通に生成される。制御信号CNTは、上位アドレス信号のデコード信号により生成され、複数のワードデコーダを選択するブロック選択信号として機能する。第１スイッチ４６に入力されるデコード信号DEC1は、ワードデコーダから出力される下位アドレス信号のデコード信号である。制御信号CNTは、ワードデコーダ内のアドレスデコーダが生成する。
【００３７】
CMOSインバータ４８のpMOSトランジスタのソースは、デコード信号DEC2を受けている。デコード信号DEC2は、デコード信号DEC1と同じ論理の信号であり、同じタイミングで変化する信号である。CMOSインバータ４８は、後述するように、デコード信号DEC1と同じ論理レベルのワード線信号MWL（出力信号）をワード線に出力する。
【００３８】
第２スイッチ５０のpMOSトランジスタ５０ａのドレインは、電圧変換回路２２の出力ノードND2に接続されている。pMOSトランジスタ５０ａのソースは、ブースト電圧線VPP（３Ｖ）に接続されている。pMOSトランジスタ５０ａのゲートは、デコード信号DEC2を受けている。pMOSトランジスタ５０ａは、後述するように、CMOSインバータ２２ａのpMOSトランジスタがオンすべきときにオンし、ノードND2にブースト電圧VPPを供給する。すなわち、デコード信号DEC2を第２スイッチ５０に供給する信号線は、電圧変換回路２２が出力すべきブースト電圧VPPと同じ電圧の電圧線として作用する。
【００３９】
図５は、図４に示したレベルシフタ４４の動作を示している。第１の実施形態（図２）と同じ動作については、詳細な説明を省略する。この例では、予め所定のメモリセルアレイに対応するワードデコーダが活性化されており、それらワードデコーダ内の第１スイッチ４６を制御する制御信号CNTは、低レベル（VSS）に保持されている（図５（ａ））。
まず、ワードデコーダがデコード動作を開始する前、デコード信号DEC1、DEC2は、ともに高レベル（VPP）を保持し、ノードND1、ND2は、それぞれ高レベル（VPP）および低レベル（VNWL）を保持している。
【００４０】
この後、DRAMの外部からアドレス信号が供給され、選択するワード線に対応するデコード信号DEC1が高レベル（VPP）から低レベル（VSS）に変化し、デコード信号DEC2が高レベル（VPP）から低レベル（VSS）に変化する（図５（ｂ））。電圧変換回路２２におけるCMOSインバータ２２ａのpMOSトランジスタは、ノードND1の低レベルによりオンする。同時に、第２スイッチ５０のpMOSトランジスタ５０ａは、デコード信号DEC2の低レベルによりオンする。すなわち、本実施形態では、ノードND2の高レベルは、CMOSインバータ２２ａのpMOSトランジスタのオンによってだけでなく、第２スイッチ５０のpMOSトランジスタ５０ａのオンによっても設定される。このため、ノードND2の高レベルは、高速かつ確実にブースト電圧VPPとなる（図５（ｃ））。
【００４１】
次に、CMOSインバータ４８のnMOSトランジスタは、ノードND2の高レベルによりオンし、低レベル（負電圧）のワード線信号MWLを出力する（図５（ｄ））。低レベルのワード線信号MWLは、図示しない制御回路により反転され、高レベル電圧（VPP）がワード線に供給される。すなわち、アドレス信号に応じたワード線が選択され、メモリ動作が実行される。
【００４２】
次に、ワードデコーダ内のアドレスデコーダが動作を完了し、デコード信号DEC1、DEC2は、高レベルVPPに変化する。ノードND1、ND2は、高レベル（VPP）および低レベル（VNWL）にそれぞれ変化する（図５（ｅ））。ワード線信号MWLは、ノードND2の低レベルへの変化に応答して高レベル（VPP）に変化する（図５（ｆ））。
【００４３】
以上、本実施形態においても、第１の実施形態と同じ効果を得ることができる。
なお、上述した実施形態では、本発明をDRAMのワードデコーダに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM等の他の半導体メモリに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４４】
【発明の効果】
請求項１のレベルシフタでは、入力信号の電圧が、電圧変換回路が正常に動作する電圧の範囲を超えている場合にも、第２スイッチを介して電圧変換回路が本来出力すべき電圧を出力ノードに供給できる。したがって、入力信号の電圧を、確実に変換できる。
請求項２のレベルシフタでは、トランジスタの閾値電圧を変えることなく、入力信号の電圧を確実に変換できるため、レベルシフタのレイアウト設計（マスク設計）が容易になる。
【００４５】
請求項３のレベルシフタでは、入力信号の高レベル電圧が、入力信号を受けるCMOSインバータのnMOSトランジスタの閾値電圧より低くなった場合にも、第２スイッチがオンすることにより、出力ノードを低レベル電圧に設定できる。すなわち、レベルシフタの動作電圧の余裕を向上できる。
請求項４のレベルシフタでは、出力ノードの高レベル電圧を電圧変換回路だけでなく、第２スイッチを利用して発生させることで、出力ノードを確実に高レベルに変化させることができる。すなわち、レベルシフタの動作電圧の余裕を向上できる。
【図面の簡単な説明】
【図１】本発明のレベルシフタの第１の実施形態を示す回路図である。
【図２】図１に示したレベルシフタの動作を示すタイミング図である。
【図３】本発明のレベルシフタが適用されたDRAMの概要を示すブロック図である。
【図４】本発明のレベルシフタの第２の実施形態を示す回路図である。
【図５】図４に示したレベルシフタの動作を示すタイミング図である。
【図６】従来のレベルシフタを示す回路図である。
【符号の説明】
２０ 第１スイッチ
２２ 電圧変換回路
２２ａ、２２ｂ CMOSインバータ
２４ CMOSインバータ
２６ 第２スイッチ
２６ａ nMOSトランジスタ
４６ 第１スイッチ
４８ CMOSインバータ
５０ 第２スイッチ
５０ａ pMOSトランジスタ
CNT 制御信号
DEC1、DEC2 デコード信号
MWL ワード線信号
VII 内部電源線、内部電源電圧
VNWL 負電圧線、負電圧
VPP ブースト線、ブースト電圧
VSS 接地線、接地電圧
Claims (4)
- 制御信号に応じて動作し、入力信号を受信する第１スイッチと、
前記第１スイッチを介して伝達される前記入力信号の電圧を、この電圧と異なる電圧の出力信号に変換する電圧変換回路と、
前記電圧変換回路の出力ノードを、前記入力信号に応じて前記電圧変換回路が出力すべき電圧に対応する電圧線に接続する第２スイッチとを備えていることを特徴とするレベルシフタ。 - 請求項１記載のレベルシフタにおいて、
前記第１スイッチ、前記電圧変換回路、および前記第２スイッチは、pMOSトランジスタおよびnMOSトランジスタの少なくともいずれかを含み、
pMOSトランジスタの閾値電圧は互いに等しく、nMOSトランジスタの閾値電圧は互いに等しいことを特徴とすることを特徴とするレベルシフタ。 - 請求項１記載のレベルシフタにおいて、
前記電圧変換回路は、入力と出力とが互いに接続され、高レベル電圧および低レベル電圧が供給される一対のCMOSインバータを有し、
前記第２スイッチは、前記CMOSインバータのうち前記入力信号を受けるCMOSインバータのnMOSトランジスタがオンすべきときにオンし、前記出力ノードに低レベル電圧を供給するnMOSトランジスタを有していることを特徴とするレベルシフタ。 - 請求項１記載のレベルシフタにおいて、
前記電圧変換回路は、入力と出力とが互いに接続され、高レベル電圧および低レベル電圧が供給される一対のCMOSインバータを有し、
前記第２スイッチは、前記CMOSインバータのうち前記入力信号を受けるCMOSインバータのpMOSトランジスタがオンすべきときにオンし、前記出力ノードに高レベル電圧を供給するpMOSトランジスタを有していることを特徴とするレベルシフタ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145080A JP3813538B2 (ja) | 2001-11-28 | 2002-05-20 | レベルシフタ |
| EP02022843A EP1317066B1 (en) | 2001-11-28 | 2002-10-14 | Level shifter |
| DE60233377T DE60233377D1 (de) | 2001-11-28 | 2002-10-14 | Pegelschieber |
| US10/270,135 US6774673B2 (en) | 2001-11-28 | 2002-10-15 | Level shifter |
| TW091124129A TW571514B (en) | 2001-11-28 | 2002-10-18 | Level shifter |
| KR1020020065767A KR100839551B1 (ko) | 2001-11-28 | 2002-10-28 | 레벨 시프터 |
| CNB021514232A CN1242475C (zh) | 2001-11-28 | 2002-11-19 | 电平移动器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-362490 | 2001-11-28 | ||
| JP2001362490 | 2001-11-28 | ||
| JP2002145080A JP3813538B2 (ja) | 2001-11-28 | 2002-05-20 | レベルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003229756A JP2003229756A (ja) | 2003-08-15 |
| JP3813538B2 true JP3813538B2 (ja) | 2006-08-23 |
Family
ID=26624736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145080A Expired - Fee Related JP3813538B2 (ja) | 2001-11-28 | 2002-05-20 | レベルシフタ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6774673B2 (ja) |
| EP (1) | EP1317066B1 (ja) |
| JP (1) | JP3813538B2 (ja) |
| KR (1) | KR100839551B1 (ja) |
| CN (1) | CN1242475C (ja) |
| DE (1) | DE60233377D1 (ja) |
| TW (1) | TW571514B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9742404B2 (en) | 2015-01-13 | 2017-08-22 | Silicon Works Co., Ltd. | Level shifter circuit with improved time response and control method thereof |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683486B2 (en) * | 2002-04-02 | 2004-01-27 | Infineon Technologies Ag | Low voltage shifter with latching function |
| US6954100B2 (en) * | 2003-09-12 | 2005-10-11 | Freescale Semiconductor, Inc. | Level shifter |
| US7276953B1 (en) | 2003-11-12 | 2007-10-02 | Cypress Semiconductor Corporation | Level shifting input buffer circuit |
| JP4113491B2 (ja) * | 2003-12-15 | 2008-07-09 | 三菱電機株式会社 | 半導体装置 |
| US20050174158A1 (en) * | 2004-02-06 | 2005-08-11 | Khan Qadeer A. | Bidirectional level shifter |
| JP4356836B2 (ja) * | 2004-02-13 | 2009-11-04 | 川崎マイクロエレクトロニクス株式会社 | レベルシフト回路 |
| US7227383B2 (en) | 2004-02-19 | 2007-06-05 | Mosaid Delaware, Inc. | Low leakage and data retention circuitry |
| JP4127232B2 (ja) * | 2004-04-01 | 2008-07-30 | セイコーエプソン株式会社 | レベルシフタ、レベルシフト回路、電気光学装置、及び電子機器 |
| US7102410B2 (en) * | 2004-06-10 | 2006-09-05 | Freescale Semiconductor, Inc. | High voltage level converter using low voltage devices |
| US7009424B2 (en) * | 2004-06-10 | 2006-03-07 | Freescale Semiconductor, Inc | Single supply level shifter |
| US20050285658A1 (en) * | 2004-06-29 | 2005-12-29 | Schulmeyer Kyle C | Level shifter with reduced duty cycle variation |
| US7151400B2 (en) * | 2004-07-13 | 2006-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Boost-biased level shifter |
| US7956641B1 (en) | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| US7286417B2 (en) * | 2005-06-21 | 2007-10-23 | Micron Technology, Inc. | Low power dissipation voltage generator |
| US7312636B2 (en) * | 2006-02-06 | 2007-12-25 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| KR100780769B1 (ko) * | 2006-06-29 | 2007-11-30 | 주식회사 하이닉스반도체 | 듀얼 패스 레벨 시프터회로 |
| KR101230313B1 (ko) * | 2006-07-05 | 2013-02-06 | 재단법인서울대학교산학협력재단 | 레벨 시프터 및 그의 구동 방법 |
| JP2008152845A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | 半導体記憶装置 |
| TWI346453B (en) | 2007-12-17 | 2011-08-01 | Richtek Technology Corp | Level shift circuit and method for the same |
| US7683668B1 (en) | 2008-11-05 | 2010-03-23 | Freescale Semiconductor, Inc. | Level shifter |
| US8427888B2 (en) * | 2010-02-09 | 2013-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Word-line driver using level shifter at local control circuit |
| US8860461B2 (en) * | 2010-04-22 | 2014-10-14 | Freescale Semiconductor, Inc. | Voltage level shifter, decoupler for a voltage level shifter, and voltage shifting method |
| US8299725B2 (en) * | 2010-07-06 | 2012-10-30 | Himax Technologies Limited | Driver for driving light emitting device |
| US8847870B2 (en) * | 2011-10-27 | 2014-09-30 | Citizen Finetech Miyota Co., Ltd. | Voltage conversion apparatus suitable for a pixel driver and methods |
| US8787109B2 (en) * | 2012-05-08 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line driver having a control switch |
| KR101745753B1 (ko) * | 2013-06-21 | 2017-06-13 | 매그나칩 반도체 유한회사 | 다중 전원용 레벨 시프터 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0209805B1 (en) * | 1985-07-22 | 1993-04-07 | Hitachi, Ltd. | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
| DE69118214T2 (de) * | 1990-01-23 | 1996-10-31 | Nippon Electric Co | Digitaler Halbleiterschaltkreis |
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
| US5825225A (en) * | 1996-02-09 | 1998-10-20 | Intel Corporation | Boosted differential latch |
| JP3859766B2 (ja) * | 1996-05-24 | 2006-12-20 | 株式会社ルネサステクノロジ | 半導体記憶装置の入力回路 |
-
2002
- 2002-05-20 JP JP2002145080A patent/JP3813538B2/ja not_active Expired - Fee Related
- 2002-10-14 DE DE60233377T patent/DE60233377D1/de not_active Expired - Lifetime
- 2002-10-14 EP EP02022843A patent/EP1317066B1/en not_active Expired - Lifetime
- 2002-10-15 US US10/270,135 patent/US6774673B2/en not_active Expired - Lifetime
- 2002-10-18 TW TW091124129A patent/TW571514B/zh not_active IP Right Cessation
- 2002-10-28 KR KR1020020065767A patent/KR100839551B1/ko active IP Right Grant
- 2002-11-19 CN CNB021514232A patent/CN1242475C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9742404B2 (en) | 2015-01-13 | 2017-08-22 | Silicon Works Co., Ltd. | Level shifter circuit with improved time response and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1317066A1 (en) | 2003-06-04 |
| KR100839551B1 (ko) | 2008-06-20 |
| TW571514B (en) | 2004-01-11 |
| US6774673B2 (en) | 2004-08-10 |
| CN1242475C (zh) | 2006-02-15 |
| KR20030043626A (ko) | 2003-06-02 |
| DE60233377D1 (de) | 2009-10-01 |
| US20030098711A1 (en) | 2003-05-29 |
| CN1423332A (zh) | 2003-06-11 |
| EP1317066B1 (en) | 2009-08-19 |
| JP2003229756A (ja) | 2003-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3813538B2 (ja) | レベルシフタ | |
| US7248535B2 (en) | Semiconductor memory devices having negatively biased sub word line scheme and methods of driving the same | |
| US11721380B2 (en) | Word-line driver and method of operating a word-line driver | |
| KR100640651B1 (ko) | 워드라인 드라이버 | |
| US7978562B2 (en) | Semiconductor memory device | |
| US8391097B2 (en) | Memory word-line driver having reduced power consumption | |
| US7961548B2 (en) | Semiconductor memory device having column decoder | |
| US20040013024A1 (en) | Circuits for controlling internal power supply voltages provided to memory arrays based on requested operations and methods of operating | |
| KR100220939B1 (ko) | 반도체 메모리 장치의 워드라인 구동방법 | |
| US6064623A (en) | Row decoder having global and local decoders in flash memory devices | |
| US6529439B2 (en) | Semiconductor memory device | |
| US20080297195A1 (en) | Programmable rom | |
| US7426151B2 (en) | Device and method for performing a partial array refresh operation | |
| JP2001344979A (ja) | 半導体記憶装置、半導体集積回路装置、および携帯機器 | |
| JP2003030991A (ja) | メモリ | |
| US7649801B2 (en) | Semiconductor memory apparatus having column decoder for low power consumption | |
| JP2005032404A (ja) | 半導体記憶装置、半導体集積回路装置、および携帯機器 | |
| JP2002042477A (ja) | 半導体メモリ | |
| KR19990083194A (ko) | 부 문턱 전류 컷-오프용 트랜지스터를 갖는 반도체 집적회로 | |
| KR100967095B1 (ko) | 반도체 메모리 장치 | |
| JPH08171797A (ja) | 半導体記憶装置 | |
| KR20070073023A (ko) | 반도체 소자의 입력 버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041026 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060517 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060530 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060531 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3813538 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090609 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140609 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |