CN1242475C - 电平移动器 - Google Patents

电平移动器 Download PDF

Info

Publication number
CN1242475C
CN1242475C CNB021514232A CN02151423A CN1242475C CN 1242475 C CN1242475 C CN 1242475C CN B021514232 A CNB021514232 A CN B021514232A CN 02151423 A CN02151423 A CN 02151423A CN 1242475 C CN1242475 C CN 1242475C
Authority
CN
China
Prior art keywords
voltage
switch
signal
conversion circuit
cmos inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021514232A
Other languages
English (en)
Other versions
CN1423332A (zh
Inventor
坪井浩庆
奥山好明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1423332A publication Critical patent/CN1423332A/zh
Application granted granted Critical
Publication of CN1242475C publication Critical patent/CN1242475C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

一个第一开关根据一个控制信号进行工作，并接收一个输入信号。一个电压转换电路，用以将具有一个电压并且经由第一开关传送的输入信号转换为一个具有不同电压的输出信号，并输出该信号。一个第二开关将其中一个输出节点连接到被提供一个电压的一根电压线，电压转换电路应当根据输入信号输出所提供的电压。因此，即使输入信号的电压落在电压转换电路正常工作的电压范围以外，仍能经由第二开关，将电压转换电路本来应当输出的电压送往输出节点。这样一来，就实现了输入信号电压的可靠转换，使得即使在低电源电压下，电平移动器仍能可靠地进行工作。这也能防止设置了这样的电平移动器的半导体集成电路发生故障。

Description

电平移动器
技术领域
本发明涉及形成于半导体集成电路之中的电平移动器，用于将具有电压的各输入信号转换为具有与各输入信号的电压不同的电压的各输出信号。
背景技术
在诸如动态随机存取存储器(DRAM)之类的半导体存储器中，用于选择各存储器单元的各字线(word line)被连接到各存储器单元的各转移晶体三极管。一般来说，各字线的高电平电压(提升电压)被设置为高于电源电压的一个数值，以便增加能写入到各存储器单元的数据量，并且改进各存储器单元的数据保持特性。
在这一类DRAM中，用于选择各自的预定字线的每一个字解码器都具有：一个地址解码器，用于对从DRAM外部提供的地址信号进行解码；以及一个电平移动器，用于将从地址解码器输出的已解码信号的电压转换为一个提升电压。随后，经电平移动器转换的提升电压被用来作为相关字线的高电平电压。
图1表示形成于一个字解码器之中的电平移动器的一个实例。
该电平移动器具有：一个开关10，它由一个nMOS晶体三极管构成，用以接收已解码的信号DEC1；一个电压转换电路12，用以接收经由开关10提供的已解码的信号DEC1；以及一个CMOS反相器14，它输出作为字线信号MWL的已解码的信号DEC1，其电压电平已经被电压转换电路所转换。
开关10的栅极被控制信号CNT所控制。所产生的控制信号CNT被多个字解码器所共用。由高地址信号的已解码信号来产生控制信号CNT，它被用作块选信号，用以选择多个字解码器。控制信号CNT的高电平被设置为电源电压，而控制信号CNT的低电平被设置为地电压。输入到开关10的已解码的信号DEC1就是从字解码器输出的低地址信号的已解码信号。
电压转换电路12由CMOS反相器12a和12b构成，它们的各输入端和各输出端互相连接在一起。电压转换电路12的各pMOS晶体三极管的源极被连接到提升电压线VPP。电压转换电路12的各nMOS晶体三极管的源极被连接到负电压线VNWL。
CMOS反相器14的pMOS晶体三极管的源极被连接到一根提升电压线VPP。CMOS反相器14的nMOS晶体三极管的源极接收已解码信号DEC2，它与已解码信号DEC1具有相同的逻辑和以相同的时序变化。CMOS反相器14向相关的字线输出跟已解码信号DEC1相同的逻辑电平的字线信号MWL。
在上述的电平移动器中，当已解码的信号DEC1呈现低电平(-0.5V)时，CMOS反相器12a的pMOS晶体三极管就导通，同时，CMOS反相器14的nMOS晶体三极管也导通。此时，CMOS反相器14的nMOS晶体三极管的源极接收已解码信号DEC2的低电平(-0.5V)。相应地，CMOS反相器14向字线输出一个低电平(-0.5V)的字线信号MWL。
与此相反，当已解码的信号DEC1呈现高电平(电源电压)时，CMOS反相器12a的nMOS晶体三极管就导通，同时CMOS反相器14的pMOS晶体三极管也导通。此时，CMOS反相器14的pMOS晶体三极管的源极接收提升电压VPP。相应地，CMOS反相器14向字线输出一个字线信号MWL，其电压(VPP)高于已解码信号DEC1的高电平电压。
要注意的是，一个负电压VNWL被施加到CMOS反相器12a的nMOS晶体三极管的栅极，因此，CMOS反相器14的pMOS晶体三极管的源极一栅极电压增加。相应地，CMOS反相器14的pMOS晶体三极管的导通电阻降低，因此，被送往字线的电流增加。
诸如DRAM之类的半导体集成电路存在这样一种逐年递增的趋势，即，它们被设计成使用较低的电源电压，以便降低功率消耗。在图1所示的电平移动器中，用于向电压转换电路12传送已解码信号DEC1的开关10由nMOS晶体三极管构成。当在其栅极接收控制信号CNT的高电平(电源电压)时，开关10就导通，以便向电压转换电路12传送已解码信号DEC1的电压。此时，电压转换电路12在其输入端接收高电平电压，其数值等于从电源电压中减去nMOS晶体三极管的阈值电压。
当电源电压为低、并且输入信号DEC1的高电平电压也为低时，被送往CMOS反相器12a的高电平电压也为低。当被送往CMOS反相器12a的高电平电压低于CMOS反相器12a的nMOS晶体三极管的阈值电压时，nMOS晶体三极管就不能导通。因而，电平移动器就不能输出一个正常的字线信号，从而导致DRAM的故障。
发明内容
本发明的一个目标就是提供一种电平移动器，即使当电源电压为低时，它也能可靠地工作。
根据本发明的电平移动器的一个方面，一个第一开关根据一个控制信号进行工作，并接收一个输入信号。一个电压转换电路，用以将具有电压并且经由第一开关传送的输入信号转换为一个输出信号，后者具有不同于输入信号电压的一个电压，并输出该输出信号。一个第二开关将电压转换电路的输出节点连接到对应于电压转换电路应当根据输入信号输出的电压的一根电压线。因此，即使当输入信号的电压落在电压转换电路正常工作的电压范围以外时，例如，也能经由第二开关，将电压转换电路本来应当输出的电压送往输出节点。这样一来，就能成功地对输入信号的电压进行转换。其结果是，即使当电源电压为低时，电平移动器仍能可靠地工作。此外，设置有这种电平移动器的半导体集成电路能防止发生故障。
根据本发明的电平移动器的另一个方面，第一开关、电压转换电路以及第二开关各包括多个pMOS晶体三极管和多个nMOS晶体三极管中至少之一。各pMOS晶体三极管的各阈值电压彼此相等，和/或各nMOS晶体三极管的各阈值电压彼此相等。在某些常规情况下，形成了具有不同阈值电压的各晶体三极管，以便增加电压转换电路的工作裕度，使得即使当电源电压为低时，电压转换电路仍能正确无误地进行工作。在这些情况下，应当根据各晶体三极管的不同阈值电压来改变离子注入量，这会使光掩膜的数目增加。然而，本发明在不用改变各晶体三极管的各阈值电压的条件下，就能实现输入信号电压的可靠转换，从而简化电平移动器的布局设计(掩膜设计)。
根据本发明的电平移动器的又一个方面，电压转换电路具有一对CMOS反相器，它们的各输入端和各输出端互相连接。第二开关具有一个nMOS晶体三极管。当接收输入信号的各CMOS反相器其中之一的nMOS晶体三极管应当导通时，第二开关就导通，从而将一个低电平电压送往输出节点。当电源电压为低时，输入信号的高电平电压也相应地为低。在输入信号的高电平电压低于接收输入信号的CMOS反相器的nMOS晶体三极管的阈值电压的情况下，该nMOS晶体三极管就不能导通。因而，电压转换电路也就不能向输出节点输出低电平电压。然而，根据本发明，即使在这种情况下，第二开关的导通能将输出节点设置为具有低电平电压。这就是说，电平移动器的工作电压的裕度得以提高。
根据本发明的电平移动器的再一个方面，电压转换电路具有一对CMOS反相器，它们的各输入端和各输出端互相连接。第二开关具有一个pMOS晶体三极管。当接收输入信号的各CMOS反相器其中之一的pMOS晶体三极管应当导通时，第二开关就导通，从而将一个高电平电压送往输出节点。这样一来，通过不仅使用电压转换电路，而且也使用第二开关，来产生输出节点的高电平电压，就能可靠地令输出节点转为高电平。这就是说，电平移动器的工作电压的裕度得以提高。
附图说明
通过以下的详细说明并结合诸附图进行阅读，将使本发明的性质、原理和应用变得更加明显，在诸附图中，相似的部件用相同的参考数字来表示，其中：
图1是一份电路图，表示一个常规的电平移动器。
图2是一份电路图，表示根据本发明的电平移动器的第一实施例。
图3是表示图2所示的电平移动器的工作的时序图。
图4是一份方框图，表示已经采用本发明的电平移动器的一个动态随机存取存储器(DRAM)的概要图。
图5是一份电路图，表示根据本发明的电平移动器的第二实施例。
图6是表示图5所示的电平移动器的工作的时序图。
具体实施方式
下面，将参照诸附图对本发明的各实施例进行说明。
图2表示根据本发明的电平移动器的第一实施例。关于与前述现有技术相对应的相同电路的详细说明从略。在DRAM的每一个字解码器中，都形成了一个电平移动器18。该DRAM是在一块硅基片上用CMOS工艺形成的。除了电平移动器18以外，每一个字解码器都有一个解码器，用于对从DRAM外部提供的地址信号进行解码。字解码器使用电平移动器18来转换由该解码器产生的一个已解码信号的电压电平，并向相关的字线提供已转换的电压。
电平移动器18具有：一个第一开关20，它由一个nMOS晶体三极管构成，用以接收已解码的信号DEC1(输入信号)；一个电压转换电路22，它经由节点ND1，接收经由第一开关20提供的已解码的信号DEC1；一个CMOS反相器24，它输出作为字线信号MWL的已解码的信号DEC1，后者的电压电平已经被电压转换电路22所转换；以及一个第二开关26。
第一开关20、电压转换电路22以及CMOS反相器24，都分别具有与图1所示的开关10、电压转换电路12以及CMOS反相器14相同的结构。这就是说，电压转换电路22具有一对CMOS反相器，它们的各输入端和各输出端互相连接，并接收高电平电压和低电平电压。
在本实施例中，电压转换电路22以及CMOS反相器24的各pMOS晶体三极管都具有彼此相同的阈值电压，同时第一开关20、电压转换电路22、CMOS反相器24以及第二开关26的各nMOS晶体三极管也都具有彼此相同的阈值电压。因此，用于离子注入以设置阈值电压数值的光掩膜的数目得以最小化，从而使电平移动器18的布局设计(掩膜设计)得以简化。
通过使用内部电压发生器(未示出)来产生一个内部电源电压VII，以便降低从DRAM外部提供的外部电源电压(2V)。已解码的信号DEC1以及控制信号CNT的各高电平电压被设置为内部电源电压VII(1.2V)。已解码的信号DEC1的低电平电压被设置为一个负电压(-0.5V)，而控制信号CNT的低电平电压被设置为地电压(0V)。
所产生的控制信号CNT被多个字解码器所共用。由高地址信号的已解码信号来产生控制信号CNT，它被用作块选信号，用以选择多个字解码器。被输入到第一开关20的已解码的信号DEC1是从字解码器输出的低地址信号的已解码信号。控制信号CNT由字解码器中的地址解码器产生。
电压转换电路22的每一个pMOS晶体三极管的源极被连接到各自的提升电压线VPP(3V)，同时，电压转换电路22的每一个nMOS晶体三极管的源极被连接到各自的负电压线VNWL(-0.5V)。
CMOS反相器24的nMOS晶体三极管的源极接收已解码信号DEC2，它与已解码信号DEC1具有相同的逻辑并以相同时序变化。CMOS反相器24向字线输出跟已解码信号DEC1相同逻辑电平的字线信号MWL(输出信号)，这将在下面加以说明。
第二开关26由nMOS晶体三极管26a构成。nMOS晶体三极管26a的漏极被连接到电压转换电路22的输出节点ND2，而其源极则被连接到负电压线VNWL。nMOS晶体三极管26a在其栅极接收已解码信号DEC2。当CMOS反相器22a的nMOS晶体三极管应当导通时，nMOS晶体三极管26a就导通，以便向节点ND2提供低电平(VNWL)，这将在下面加以说明。这就是说，向第二开关26提供已解码信号DEC2的信号线被用作一根用以提供与应当由电压转换电路22输出的低电平电压VNWL相同电压的电压线。
图3表示图2所示的电平移动器的工作。在这个实例中，跟预定的存储单元阵列相关的各字解码器已经被激活，并且在每一个字解码器中，用以控制第一开关20的控制信号CNT被保持在高电平(VII)上(图3(a))。
在字解码器开始解码操作之前，已解码信号DEC1和DEC2二者都呈现高电平(VII)(图3(b)和(c))。此时，节点ND1呈现高电平(图3(d))，而节点ND2则呈现低电平(VNWL)(图3(e))。在现有技术的电平移动器的情况下，节点ND1的高电平电压(VII-VTH)可能比已解码信号DEC1的高电平电压(VII)低，其差值等于第一开关20的nMOS晶体三极管的阈值电压(VTH)。因此，存在这样的可能性，即，当内部电源电压VII为低时，电压转换电路22中的CMOS反相器22a的nMOS晶体三极管没有充分地导通。然而，根据本发明，由于节点ND2的低电平不仅由CMOS反相器22a的nMOS晶体三极管的导通来设置，而且还由第二开关26的nMOS晶体三极管26a的导通来设置，所以节点ND1的高电平可以是提升电压VPP，它正确无误地使CMOS反相器22a的nMOS晶体三极管导通。相应地，已解码信号DEC1的高电平电压VII也正确无误地被转换为提升电压VPP。
此后，从DRAM的外部提供一个地址信号，并且跟待选择的字线相关的已解码信号DEC1从高电平(VII)变到低电平(VNWL)(图3(f))。与已解码信号DEC1同步，已解码信号DEC2也从高电平(VII)变到低电平(VNWL)(图3(g))。节点ND1按照已解码信号DEC1的变化，也改变为低电平(图3(h))。
节点ND1的低电平使电压转换电路22中的CMOS反相器22a的pMOS晶体三极管导通，并且节点ND2转入高电平(VPP)(图3(i))。节点ND2的高电平使CMOS反相器24的nMOS晶体三极管导通，并输出低电平(负电压)的字线信号MWL(图3(j))。另一方面，根据已解码信号DEC2的变化，使第二开关截止。由控制电路(未示出)对字线信号MWL的低电平进行反相，以便向字线提供高电平电压(VPP)。这就是说，跟该地址信号有关的字线已被选中去执行存储操作。
接下来，在字解码器中的地址解码器完成它的操作，同时已解码信号DEC1和DEC2改变到高电平(VII)(图3(k)和(l))。根据已解码信号DEC1的变化，节点ND1改变为高电平(VPP)(图3(m))。节点ND1的高电平再次使电压转换电路22中的CMOS反相器22a的nMOS晶体三极管导通，从而使节点ND2改变为低电平(VNWL)(图3(n))。响应于节点ND2转入低电平，字线信号MWL改变为高电平(VPP)(图3(o))。
根据已解码信号DEC2的变化，第二开关26的nMOS晶体三极管26a也再次导通，使节点ND2改变为低电平。已解码信号DEC2的高电平电压(VII)比节点ND1的高电平电压高出(VII-VTH)。因此，第二开关26的nMOS晶体三极管26a的导通电阻变为低于CMOS反相器24的nMOS晶体三极管的导通电阻。相应地，响应于已解码信号DEC2改变为高电平，节点ND2的电压电平也迅速地改变为低电平。换句话说，字线信号MWL变为高电平的时间(字线的复位时间)比在现有技术中的来得更早一些。其结果是，在DRAM存储操作之后的预充电操作可能开始得比在现有技术中的更早一些，从而使存取时间得以缩短。这里所指的预充电操作是这样一种操作，它将各位线设置为一个预定的电压，通过上述各位线向各存储器单元输入数据，或者从各存储器单元输出数据。
使用提升电压VPP来选择字线可以增加可被写入到各存储器单元的数据量，并能改进各存储器单元的数据保持特性，如同在现有技术中一样。
图4表示已经采用本发明的电平移动器的一个动态随机存取存储器的概要图。该DRAM具有：一个地址缓冲器28，它接收地址信号ADD；一个预解码器30，它对地址信号ADD进行预解码；一个高电压泵32，它产生提升电压VPP；一个负电压发生器34，它产生负电压VNWL；以及一个存储器核心36。
存储器核心36具有一个字解码器行38以及一对存储器单元阵列40。字解码器行38具有多个字解码器42，其中的每一个都从预解码器30接收已预解码的信号，并产生一个已解码的信号，并且图2的各电平移动器18跟存储器单元阵列40相联。每一个电平移动器18都将来自相关的字解码器42的已解码信号的高电平电压(内部电源电压VII)转换为提升电压VPP，并且输出作为字线信号MWL的提升电压VPP。
存储器核心36根据一个高地址信号，来激活存储器单元阵列40其中之一。此时，跟尚未激活的存储器单元阵列40相关的每一个电平移动器18都让图2的第一开关20截止，从而停止电压转换操作。
跟已激活的存储器单元阵列40相关的每一个电平移动器18都让图2的第一开关20导通，从而进行已解码信号的电压转换，并输出作为字线信号MWL的、其电压已被转换的已解码信号。
在上述的本实施例中，当电压转换电路22应当向节点ND2输出低电平电压(VNWL)时，节点ND2就经由第二开关26被连接到负电压线VNWL。因此，即使当内部电源电压VII为低、因而已解码信号DEC1的高电平电压为低时，节点ND2也能正确无误地呈现负电压VNWL，使得电平移动器18能正确无误地进行工作。
在电平移动器18中的各pMOS晶体三极管的各阈值电压被设置为彼此相同的数值，而其中各nMOS晶体三极管的各阈值电压也被设置为彼此相同的数值。在这种情况下，由于第二开关26的作用，所以输入信号的电压也能正确无误地被转换。其结果是，不需要使用任何掩膜来调整各阈值电压，从而使布局设计(掩膜设计)得以简化。
图5表示根据本发明的电平移动器的第二实施例。在第二实施例中，凡是与在第一实施例中的各相同元件相对应的元件都用相同的参考数字来表示，并且其详细说明从略。如同在第一实施例中那样，在DRAM的每一个字解码器中都形成了一个电平移动器44。除了电平移动器44以外，每一个字解码器都有一个地址解码器，用于对从DRAM外部提供的地址信号进行解码。字解码器使用电平移动器44来转换由该地址解码器产生的一个已解码信号的电压电平，并向相关的字线提供已转换的电压。
电平移动器44具有：一个第一开关46，它由一个pMOS晶体三极管构成，接收已解码的信号DEC1(输入信号)；一个电压转换电路22，它经由节点ND1，接收经由第一开关46提供的已解码的信号DEC1；一个CMOS反相器48，它输出作为字线信号MWL的已解码的信号DEC1，其电压电平已经被电压转换电路22所转换；以及一个由pMOS晶体三极管50a构成的第二开关50。
在本实施例中，第一开关46、电压转换电路22、CMOS反相器48以及第二开关50的各pMOS晶体三极管都具有彼此相同的阈值电压数值，而电压转换电路22以及CMOS反相器48的各nMOS晶体三极管也都具有彼此相同的阈值电压数值。因此，用于离子注入以设置阈值电压数值的光掩膜的数目得以最小化，从而使电平移动器44的布局设计(掩膜设计)得以简化，如同在第一实施例中那样。
在本实施例中，已解码信号DEC1和DEC2的高电平电压被设置为提升电压VPP(3V)，而控制信号CNT的高电平电压被设置为内部电源电压VII(1.2V)。已解码的信号DEC1和DEC2以及控制信号CNT的各低电平电压被设置为地电压VSS(0V)。
所产生的控制信号CNT被多个字解码器所共用。由高地址信号的已解码信号来产生控制信号CNT，它被用作块选信号，用以选择多个字解码器。被输入到第一开关46的已解码的信号DEC1是从字解码器输出的低地址信号的已解码信号。控制信号CNT由字解码器中的地址解码器产生。
CMOS反相器48的pMOS晶体三极管的源极接收已解码的信号DEC2。它与已解码信号DEC1具有相同的逻辑电平和以相同时序变化。CMOS反相器48向字线输出跟已解码信号DEC1相同逻辑电平的字线信号MWL(输出信号)，这将在下面加以说明。
第二开关50的pMOS晶体三极管50a的漏极被连接到电压转换电路22的输出节点ND2，而其源极则被连接到提升电压线VPP(3V)。pMOS晶体三极管50a在其栅极接收已解码信号DEC2。当CMOS反相器22a的pMOS晶体三极管应当导通时，pMOS晶体三极管50a就导通，以便向节点ND2提供提升电压VPP，这将在下面加以说明。这就是说，向第二开关50提供已解码信号DEC2的信号线被用作一根用以提供与提升电压VPP相同电压的电压线，该电压应当由电压转换电路22输出。
图6表示图5所示的电平移动器44的工作。与第一实施例的各项相同操作(图3)相对应的各项操作的详细说明从略。在这个实例中，跟预定的存储单元阵列相关的各字解码器已经被激活，并且在每一个字解码器中用以控制第一开关46的控制信号CNT被保持在低电平(VSS)上(图6(a))。
在字解码器开始解码操作之前，已解码信号DEC1和DEC2二者都呈现高电平(VPP)，并且节点ND1和ND2分别呈现高电平(VPP)和低电平(VNWL)。
此后，从DRAM外部提供地址信号，并且跟待选择的字线相关的已解码信号DEC1从高电平(VPP)变到低电平(VSS)，同时已解码信号DEC2也从高电平(VPP)变到低电平(VSS)(图6(b))。节点ND1的低电平使电压转换电路22中的CMOS反相器22a的pMOS晶体三极管导通。与此同时，已解码信号DEC2的低电平使第二开关50的pMOS晶体三极管50a导通。这就是说，在本实施例中，由于节点ND2的高电平不仅由CMOS反相器22a的pMOS晶体三极管的导通来设置，而且还由第二开关50的pMOS晶体三极管50a的导通来设置，所以节点ND2的高电平正确无误地迅速变为提升电压VPP  (图6(c))。
接下来，节点ND2的高电平使CMOS反相器48的nMOS晶体三极管导通，以输出低电平(负电压)的字线信号MWL(图6(d))。由控制电路(未示出)对低电平的字线信号MWL进行反相，以便向字线提供高电平电压(VPP)。这就是说，跟该地址信号相关的字线被选中去执行存储操作。
接下来，在字解码器中的地址解码器完成它的操作，同时已解码信号DEC1和DEC2改变为高电平VPP。节点ND1和ND2分别改变到高电平(VPP)和低电平(VNWL)(图6(e))。响应于节点ND2改变为低电平，字线信号MWL改变为高电平(VPP)(图6(f))。
本实施例能提供跟第一实施例相同的效果。
以上的各实施例是作为将本发明应用于DRAM的字解码器的实例来说明的。然而，本发明并不局限于这些实施例，它可以应用于例如其他多种半导体存储器，诸如静态随机存取存储器(SRAM)等。
本发明并不局限于上述的各实施例，在不背离本发明的精神实质和范围的前提下，可以作出各种各样的修改。对部分的或全部的部件都可以作出任何改进。

Claims (4)

1.一种电平移动器，包括：
一个第一开关，它根据一个控制信号进行工作，并接收第一输入信号；
一个电压转换电路，用以将具有一个电压并且经由所述第一开关传送的所述第一输入信号转换为一个输出信号，后者具有不同于所述第一输入信号电压的一个电压；以及
一个第二开关，它将所述电压转换电路的输出节点连接到一根电压线，该电压线被提供有所述电压转换电路应当根据与所述第一输入信号同步的第二输入信号输出的电压。
2.根据权利要求1所述的电平移动器，其中：
所述第一开关、所述电压转换电路以及所述第二开关各包括pMOS晶体三极管和nMOS晶体三极管中至少之一；以及
各pMOS晶体三极管的各阈值电压彼此相等，和/或各nMOS晶体三极管的各阈值电压彼此相等。
3.根据权利要求1所述的电平移动器，其中：
所述电压转换电路具有一对CMOS反相器，它们的各输入端和各输出端互相连接，并且根据它们各自的逻辑电平，分别被提供一个高电平电压和一个低电平电压；
所述第二开关具有一个nMOS晶体三极管，该nMOS晶体三极管在所述各CMOS反相器之一的nMOS晶体三极管应当导通时导通，并且向所述输出节点提供低电平电压，所述那一个CMOS反相器接收所述第一输入信号。
4.根据权利要求1所述的电平移动器，其中：
所述电压转换电路具有一对CMOS反相器，它们的各输入端和各输出端互相连接，并且根据它们各自的逻辑电平，分别被提供一个高电平电压和一个低电平电压；
所述第二开关具有一个pMOS晶体三极管，该pMOS晶体三极管在所述各CMOS反相器之一的pMOS晶体三极管应当导通时导通，并且向所述输出节点提供高电平电压，所述那一个CMOS反相器接收所述第一输入信号。
CNB021514232A 2001-11-28 2002-11-19 电平移动器 Expired - Fee Related CN1242475C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP362490/2001 2001-11-28
JP2001362490 2001-11-28
JP2002145080A JP3813538B2 (ja) 2001-11-28 2002-05-20 レベルシフタ
JP145080/2002 2002-05-20

Publications (2)

Publication Number Publication Date
CN1423332A CN1423332A (zh) 2003-06-11
CN1242475C true CN1242475C (zh) 2006-02-15

Family

ID=26624736

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021514232A Expired - Fee Related CN1242475C (zh) 2001-11-28 2002-11-19 电平移动器

Country Status (7)

Country Link
US (1) US6774673B2 (zh)
EP (1) EP1317066B1 (zh)
JP (1) JP3813538B2 (zh)
KR (1) KR100839551B1 (zh)
CN (1) CN1242475C (zh)
DE (1) DE60233377D1 (zh)
TW (1) TW571514B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6683486B2 (en) * 2002-04-02 2004-01-27 Infineon Technologies Ag Low voltage shifter with latching function
US6954100B2 (en) * 2003-09-12 2005-10-11 Freescale Semiconductor, Inc. Level shifter
US7276953B1 (en) 2003-11-12 2007-10-02 Cypress Semiconductor Corporation Level shifting input buffer circuit
JP4113491B2 (ja) * 2003-12-15 2008-07-09 三菱電機株式会社 半導体装置
US20050174158A1 (en) * 2004-02-06 2005-08-11 Khan Qadeer A. Bidirectional level shifter
JP4356836B2 (ja) * 2004-02-13 2009-11-04 川崎マイクロエレクトロニクス株式会社 レベルシフト回路
US7227383B2 (en) 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
JP4127232B2 (ja) * 2004-04-01 2008-07-30 セイコーエプソン株式会社 レベルシフタ、レベルシフト回路、電気光学装置、及び電子機器
US7009424B2 (en) * 2004-06-10 2006-03-07 Freescale Semiconductor, Inc Single supply level shifter
US7102410B2 (en) * 2004-06-10 2006-09-05 Freescale Semiconductor, Inc. High voltage level converter using low voltage devices
US20050285658A1 (en) * 2004-06-29 2005-12-29 Schulmeyer Kyle C Level shifter with reduced duty cycle variation
US7151400B2 (en) * 2004-07-13 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Boost-biased level shifter
US7956641B1 (en) 2005-04-28 2011-06-07 Cypress Semiconductor Corporation Low voltage interface circuit
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
US7312636B2 (en) * 2006-02-06 2007-12-25 Mosaid Technologies Incorporated Voltage level shifter circuit
KR100780769B1 (ko) * 2006-06-29 2007-11-30 주식회사 하이닉스반도체 듀얼 패스 레벨 시프터회로
KR101230313B1 (ko) * 2006-07-05 2013-02-06 재단법인서울대학교산학협력재단 레벨 시프터 및 그의 구동 방법
JP2008152845A (ja) * 2006-12-15 2008-07-03 Toshiba Corp 半導体記憶装置
TWI346453B (en) 2007-12-17 2011-08-01 Richtek Technology Corp Level shift circuit and method for the same
US7683668B1 (en) 2008-11-05 2010-03-23 Freescale Semiconductor, Inc. Level shifter
US8427888B2 (en) * 2010-02-09 2013-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line driver using level shifter at local control circuit
WO2011132023A1 (en) * 2010-04-22 2011-10-27 Freescale Semiconductor, Inc. Voltage level shifter, decoupler for a voltage level shifter, and voltage shifting method
US8299725B2 (en) * 2010-07-06 2012-10-30 Himax Technologies Limited Driver for driving light emitting device
US8847870B2 (en) * 2011-10-27 2014-09-30 Citizen Finetech Miyota Co., Ltd. Voltage conversion apparatus suitable for a pixel driver and methods
US8787109B2 (en) * 2012-05-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Word line driver having a control switch
KR101745753B1 (ko) * 2013-06-21 2017-06-13 매그나칩 반도체 유한회사 다중 전원용 레벨 시프터
KR102290171B1 (ko) 2015-01-13 2021-08-17 주식회사 실리콘웍스 개선된 시간 응답 특성을 가지는 레벨 시프터 회로 및 그 제어 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0433271A3 (en) * 1985-07-22 1991-11-06 Hitachi, Ltd. Semiconductor device
KR950004745B1 (ko) * 1990-01-23 1995-05-06 니뽄 덴끼 가부시끼가이샤 반도체 디지탈 회로
US5467038A (en) * 1994-02-15 1995-11-14 Hewlett-Packard Company Quick resolving latch
US5825225A (en) * 1996-02-09 1998-10-20 Intel Corporation Boosted differential latch
JP3859766B2 (ja) * 1996-05-24 2006-12-20 株式会社ルネサステクノロジ 半導体記憶装置の入力回路

Also Published As

Publication number Publication date
JP2003229756A (ja) 2003-08-15
US6774673B2 (en) 2004-08-10
EP1317066B1 (en) 2009-08-19
JP3813538B2 (ja) 2006-08-23
EP1317066A1 (en) 2003-06-04
DE60233377D1 (de) 2009-10-01
TW571514B (en) 2004-01-11
KR100839551B1 (ko) 2008-06-20
KR20030043626A (ko) 2003-06-02
CN1423332A (zh) 2003-06-11
US20030098711A1 (en) 2003-05-29

Similar Documents

Publication Publication Date Title
CN1242475C (zh) 电平移动器
US10672443B2 (en) Methods and systems for performing decoding in finFET based memories
US9148170B2 (en) Methods and apparatuses for low-power multi-level encoded signals
US11721380B2 (en) Word-line driver and method of operating a word-line driver
CN1392568A (zh) 半导体存储器件的字线驱动器
US20070242555A1 (en) Word-line driver for memory devices
CN1975926A (zh) 静态随机存取存储器和静态随机存取存储器电压控制方法
KR20010106172A (ko) 반도체 기억장치, 반도체 집적회로장치 및 휴대기기
US7961548B2 (en) Semiconductor memory device having column decoder
KR101361453B1 (ko) 워드선 구동 회로, 집적 회로 및 누설 전류가 감소된 시스템
US20040037154A1 (en) High speed wordline decoder for driving a long wordline
KR940003400B1 (ko) 반도체 기억장치
TWI291698B (en) Static random access memory device
US8717064B2 (en) Semiconductor integrated circuit
US8456946B2 (en) NAND logic word line selection
JP2005032404A (ja) 半導体記憶装置、半導体集積回路装置、および携帯機器
CN1941186A (zh) 半导体存储装置
KR102468863B1 (ko) 반도체 메모리 장치
KR20120086955A (ko) 디코더

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081219

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081219

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150526

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150526

Address after: Kanagawa

Patentee after: SOCIONEXT Inc.

Address before: Kanagawa

Patentee before: FUJITSU MICROELECTRONICS Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060215

Termination date: 20191119

CF01 Termination of patent right due to non-payment of annual fee