KR102290171B1

KR102290171B1 - 개선된 시간 응답 특성을 가지는 레벨 시프터 회로 및 그 제어 방법

Info

Publication number: KR102290171B1
Application number: KR1020157020108A
Authority: KR
Inventors: 이승종; 우영진; 조후현
Original assignee: 주식회사 실리콘웍스
Priority date: 2015-01-13
Filing date: 2015-01-13
Publication date: 2021-08-17
Also published as: CN105981300A; US20160204770A1; CN105981300B; WO2016114415A1; KR20170104164A; US9742404B2

Abstract

본 발명은 입력 논리 신호의 전압 레벨을 변환하여, 변환된 전압 레벨을 가지는 출력 논리 신호를 생성하는 레벨 시프터 회로(level shifter circuit)에 관한 것으로서, 보다 상세하게는 시간 응답 특성이 개선되어 빠르게 스위칭이 가능한 레벨 시프터 회로에 관한 것이다.
본 발명의 일 실시예에 따른 레벨 시프터 회로는, 레벨 시프터의 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch) 를 포함하는 레벨 시프터의 출력 스테이지 회로; 및 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 레벨 시프터의 스위칭 동작을 가속하는 부스터 회로;를 포함하는 것을 특징으로 한다.

Description

개선된 시간 응답 특성을 가지는 레벨 시프터 회로 및 그 제어 방법{LEVEL SHIFTER CIRCUIT WITH IMPROVED TIME RESPONSE AND CONTROL METHOD THEREOF}

본 발명은 입력 논리 신호의 전압 레벨을 변환하여, 변환된 전압 레벨을 가지는 출력 논리 신호를 생성하는 레벨 시프터 회로(level shifter circuit)에 관한 것으로서, 보다 상세하게는 시간 응답 특성(time response characteristics)이 개선되어 빠르게 스위칭이 가능한 레벨 시프터 회로에 관한 것이다.

고전압 스위칭 동작을 지원하는 전자 회로 어플리케이션에서, 서로 다른 전압 레벨을 가지는 회로 네트워크 간의 신호 전달을 위해서는 레벨 시프터(level shifter)라 불리는 회로가 이용되고 있다. 레벨 시프터는 인버터(inverter)와 결합된 경우 [0~V1] 전압 구간으로 동작하는 논리 신호를 [0~V2] 전압 구간으로 동작하는 출력 신호로 변환하는 기능을 수행한다.

또한, 레벨 시프터는 논리 신호를 전달하는 경우 외에 단순히 전압 레벨을 전달하는 회로를 가리키기도 하는데, 이 경우 특정 논리 조건이 충족되면 패스 스위치(pass switch)를 통하여 입력 측의 전압 레벨을 출력 측으로 전달하고, 이후 부트스트랩(bootstrap)이나 차지 펌프(charge pump) 등의 회로를 이용하여 전압을 승압하거나 강압하는 동작이 수행되기도 한다.

이러한 고전압 레벨 시프터의 전형적인 회로의 일 예로 미국등록특허 제5,160,854호 "Single-Drive Level Shifter with Low Dynamic Impedance", 미국등록특허 제6,727,742호 "High-Voltage Level Shifting Circuit with Optimized Response Time" 등을 들 수 있다.

미국등록특허 제6,727,742호에서는 고전압 레벨 시프터의 전형적인 종래 기술의 회로의 일 예를 들고 있는데, 이 예시는 도 1을 통하여 도시된다.

도 1을 참조하면, 입력 제어 신호 Φ에 의하여 출력 전압(OUT)이 VBOOT와 VPHASE 사이를 스윙하는 레벨 시프터 회로가 도시된다.

출력 전압(VOUT)의 상한인 VBOOT는 통상적으로 40-50 [V] 이상의 고전압 전원이고, 출력 전압(VOUT)의 하한인 VPHASE는 VBOOT와 일정한 차이만큼 낮은 전압 레벨을 가지는 전원이다. 일반적으로 고전압 레벨 시프터는 큰 전류를 구동하는 전력 소자(Power Device)에 많이 이용되며, 전력 소자를 반도체로 구현할 때에는 DMOS(Double Diffused MOS) 트랜지스터가 널리 이용된다.

DMOS는 수직 확산형인 VDMOS(Vertical DMOS)와 수평 확산형인 LDMOS(Lateral DMOS) 등이 있으며, 공통적으로 Drain-Source 간 항복 전압(Breakdown Voltage)은 40-50 [V] 정도로 높으나, Gate-Source 간 전압은 트랜지스터의 채널 산화물(channel oxide)의 두께에 의하여 결정되기 때문에 수십 Volt 수준으로 높이기는 대단히 어려운 것으로 알려져 있다.

따라서 통상적으로 고전압 레벨 시프터는 DMOS 트랜지스터의 안전한 동작을 위해서 Gate-Source 간 전압의 한계를 넘어서지 않도록 설계되며, 예를 들어 도 1에서 DMOS의 Gate-Source 간 전압의 한계가 10 [V] 라면, VBOOT와 VPHASE 간의 차이는 10 [V] 이내에서 결정된다.

VBOOT 기준으로 일정한 차이를 가지는 VPHASE 전위를 얻기 위하여 도 1과 같이 저항기(R1)과 전류원(Idd)의 조합, 그리고 클램핑 회로(M3)가 널리 이용된다.

입력 제어 신호 Φ가 ON되면, 전류원 Idd가 동작하고, 이에 따라 스위치 MHV가 ON되어, 스위치 MHV를 경유하여 전류 Idd가 흐른다. 이 때, 전류 Idd의 전부 또는 일부가 저항기 R1을 통하여 흐르게 되므로, R1 양단 간의 전압 강하에 의하여 VBOOT와 노드 X(110) 간에는 전압의 차이가 발생한다. 노드 X(110)는 M1, M2의 게이트 노드의 전압(Vg)이므로, PMOS인 M1은 ON 되어 출력 전압(OUT)이 VBOOT의 전압 레벨을 가진다. 한편, 트랜지스터 M3가 ON 된 경우, M3의 게이트 노드의 전압 VPHASE와 M3의 소스 노드인 노드 X(110)의 전압 Vx 간에는 트랜지스터 M3의 문턱 전압(threshold voltage) VT,M3 만큼의 차이가 존재한다. 즉, 다음의 수학식 1과 같은 조건이 성립한다.

VPHASE와 Vx 간 전위차가 VT,M3에 도달하면 트랜지스터 M3은 OFF 될 것이므로 전류 Idd는 저항기 R1을 통해서만 흐르게 된다. 이 때 노드 X(110)의 전압 Vx는 다음의 수학식 2의 조건을 만족한다.

이로써 출력 전압(OUT)의 하한인 VPHASE는 다음의 수학식 3을 만족한다.

즉, 출력 전압(VOUT)의 하한인 VPHASE과 VBOOT과의 차이는 전류원 Idd, 저항기 R1, 트랜지스터 M3의 문턱 전압 VT,M3에 의하여 결정됨을 알 수 있다.

반대로 입력 제어 신호 Φ가 OFF 되면, 전류원 Idd가 차단된다. 이 때, 충분히 긴 시간이 흐르면 저항기 R1에 흐르는 전류가 0이 되므로, 저항기 R1의 양단 간 전압은 0 V가 될 것이다. 즉 Vx = VBOOT 가 된다. 이 때 트랜지스터 M3의 드레인-소스 간 전압은 0V이므로, 트랜지스터 M3를 통해서는 여전히 전류가 흐르지 않으며, Vx의 전압이 VBOOT로 높으므로, 트랜지스터 M2가 ON 되어 출력 전압(OUT)은 VPHASE의 전압 레벨을 가진다.

도 1의 회로는 긴 시간 구간 동안 관찰하면 위에서 설명한 방식으로 동작하게 될 것이나, 실제로는 도 1에 도시된 노드 X(110)의 기생 커패시턴스(parasitic capacitance) Cr, Cp 에 의하여 동작이 지연되는 문제점이 있다. 이 때 Cr은 저항기 R1의 기생 커패시턴스이며, Cp는 스위치 MHV의 기생 커패시턴스를 나타낸다.

입력 제어 신호 Φ가 OFF 상태에서 ON되었을 때, 노드 X(110)의 전압 Vx는 VBOOT에서 (VBOOT - IddㆍR1)로 하강해야 하지만, 이 과정에서 R1ㆍ(Cr+Cp)의 시상수(time constant)에 의하여 RC delay를 가지고 느리게 동작하게 된다. 마찬가지로 입력 제어 신호 Φ가 ON 상태에서 OFF 되었을 때에도, 노드 X(110)의 전압 Vx는 (VBOOT - IddㆍR1)에서 VBOOT로 상승해야 하지만, 이 과정에서 R1ㆍ(Cr+Cp)의 시상수(time constant)에 의하여 Vx는 느리게 정상 상태를 찾아가게 될 것이다.

이는 과도 응답이 매우 길어짐을 의미하고, 이 때, Vx가 VBOOT와 VPHASE 사이의 어느 한 레벨에 해당하면, 트랜지스터 M1과 M2가 동시에 ON 되는 등, VPHASE의 전압이 VBOOT에 가깝게 변화할 위험성이 있다. 이를 위해서는 VPHASE의 노드에 대응하는 Reservoir 커패시턴스가 대단히 커야 하는 설계 상의 불편함이 있기도 하다.

도 2는 미국등록특허 제6,727,742호에서 도 1의 회로에 대하여 제시한 개선안을 도시한 도면이다.

도 2를 참조하면, 클램핑 트랜지스터 M3의 게이트 노드가 VPHASE가 아닌 출력 전압(OUT)에 연결된다. 따라서 입력 제어 신호 Φ가 ON 상태로 오랫동안 지속되었을 때, Vx는 VPHASE로부터가 아닌 출력 전압(OUT)의 전압 레벨인 VBOOT로부터 클램핑된다. 즉, 다음의 수학식 4가 성립한다.

이에 따르면, Vx의 스윙 범위가 도 1의 IddㆍR1보다 작아지고, 따라서 레벨 시프터의 스위칭 속도가 증가하는 효과가 있다.

그러나, 이 같은 도 2의 개선 회로에도 불구하고, 여전히 노드 X(110)은 RC 시상수에 의한 시간 응답의 지연을 겪는 문제점이 있다.

또한, 개선안인 도 2의 회로는 도 1의 회로보다도 도리어 트랜지스터 M1, M2, M3 의 문턱 전압 특성을 매칭하기가 까다로운 문제점이 있다.

따라서 종래 기술과 같이 고전압 스위칭 회로 또는 레벨 시프팅 회로에서 트랜지스터를 효과적으로 보호하면서도, RC 시상수에 의한 시간 응답의 지연을 극복할 수 있는 회로 설계 기법이 요구된다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 레벨 시프터 회로(level shifter circuit)에서 RC delay를 줄이고 시간 응답 속도를 보다 빠르게 개선하는 것을 목적으로 한다.

도 2에 도시된 종래 기술은 입력 제어 신호 Φ가 ON 에서 OFF 로 전이할 때 (Vx가 낮은 전압에서 높은 전압으로 상승할 때) 시간을 단축할 수 있으나, 근본적인 해결책은 되지 않으며, 결국 Vx의 상승/하강 특성은 RC 시상수에 의하여 결정되는 문제점이 있다.

또한 도 2에 도시된 종래 기술은 Vx의 하한이 (VBOOT - VT,M3)로 결정되므로, 트랜지스터 M2의 문턱 전압(threshold voltage) VT,M2가 상당히 커야만 Vx의 하한에서 트랜지스터 M2가 OFF되어 소기의 목적을 달성할 수 있으며, 이를 위하여 하기 수학식 5의 조건을 만족해야 하는 문제점이 있다.

반대로, 트랜지스터 M1은 Vx의 하한에서 ON 되어야 소기의 목적을 달성할 수 있으므로, 트랜지스터 M1의 문턱 전압 VT,M1은 하기 수학식 6을 만족해야 하는 문제점이 있다.

즉, 종래 기술은 RC 시간 지연에 대한 근본적인 해결책이 되지 못함은 물론, 트랜지스터의 문턱 전압 특성을 매칭하기가 매우 까다로운 문제점이 있다.

본 발명은 회로를 구성하는 트랜지스터의 문턱 전압 등 소자의 특성에 무관하게 안정적이고 빠른 고전압 스위칭 동작을 제공하는 것을 목적으로 한다.

본 발명은 레벨 시프터가 동작하는 넓은 전압 범위에 대응할 수 있으면서도, 항복 전압(breakdown voltage) 등 트랜지스터의 특성에 따른 동작 시의 제약을 최소화하고 다양한 어플리케이션에서 고전압의 고속 스위칭 동작을 제공하는 것을 목적으로 한다.

본 발명은 일반적으로는 디지털 논리 신호의 전압 동작 범위를 변환하는 레벨 시프터(level shifter)의 시간 응답 성능을 개선하는 것을 목적으로 하며, 보다 구체적으로는 고전압 레벨을 전달하는 패스 스위치의 보호를 위한 low Vgs 조건을 충족하면서도 시간 응답 성능을 개선하는 것을 목적으로 한다.

본 발명은 레벨 시프터의 출력 스테이지 회로의 패스 스위치가 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써, 과도 시간에 발생하는 누설 전류를 줄이는 것을 목적으로 한다.

본 발명은 패스 스위치를 포함하는 레벨 시프터에서 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써 누설 전류를 줄이고 어플리케이션에서 달성하고자 하는 성능을 효과적으로 달성하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 레벨 시프터 회로(level shifter circuit)는, 레벨 시프터의 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch)를 포함하는 레벨 시프터의 출력 스테이지 회로(output stage circuit); 및 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 레벨 시프터의 스위칭 동작을 가속하는 부스터 회로(booster circuit);를 포함한다.

이 때 부스터 회로는 상기 레벨 시프터의 스위칭 동작 시, 상기 제1 패스 스위치의 컨트롤 노드의 전압의 변화(transition)의 초기 과도 응답(early stage of transient response)을 가속하는 것을 특징으로 한다.

이 때 부스터 회로는 상기 레벨 시프터의 출력 신호가 제1 정상 상태일 때, 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터; 및 상기 출력 신호가 상기 제1 정상 상태를 벗어나기 위한 스위칭 동작이 개시되면, 상기 제1 커패시터의 일측의 노드와 상기 제1 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치;를 포함할 수 있다.

본 발명의 일 실시예에 따른 레벨 시프터 회로는 상기 제1 스위치가 상기 제1 커패시터의 일측의 노드와 상기 제1 패스 스위치의 컨트롤 노드를 연결하면, 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 변화가 가속되고, 상기 제1 패스 스위치의 온/오프 상태의 변화가 가속되며, 상기 출력 신호가 상기 제1 정상 상태를 벗어나는 과정이 가속되는 것을 특징으로 한다.

본 발명의 일 실시예에 따른 레벨 시프터 회로는 상기 출력 신호가 상기 제1 정상 상태를 벗어나 제2 정상 상태에 도달하기 전에 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 간의 전압을 일정한 레벨로 제어하는 바이어스 회로;를 더 포함할 수 있다.

본 발명의 일 실시예에 따른 레벨 시프터 회로는 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 사이에 연결되어, 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 간의 전압이 임계 범위(critical range)를 초과하지 않도록 제한하는 클램핑 회로(clamping circuit);를 더 포함할 수 있다.

부스터 회로는 상기 제1 패스 스위치의 턴 온 동작 시 시간 응답을 가속함으로써 상기 출력 신호가 상기 제1 정상 상태를 벗어나 제2 정상 상태에 도달하는 제1 스위칭 과정을 가속하는 제1 부스터 회로; 및 상기 제1 패스 스위치의 턴 오프 동작 시 시간 응답을 가속함으로써 상기 출력 신호가 상기 제2 정상 상태를 벗어나 상기 제1 정상 상태에 도달하는 제2 스위칭 과정을 가속하는 제2 부스터 회로를 포함할 수 있다.

본 발명의 다른 실시예에 따른 레벨 시프터 회로는, 레벨 시프터의 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch) 를 포함하는 레벨 시프터의 출력 스테이지 회로(output stage circuit); 상기 제1 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터; 및 상기 제1 커패시터의 일측의 노드와 상기 제1 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치;를 포함한다.

이 때 본 발명의 레벨 시프터 회로는 상기 제1 패스 스위치의 컨트롤 노드와, 상기 제1 전원 간에 연결되는 저항기; 및 상기 제1 스위치를 경유하여 상기 제1 패스 스위치의 컨트롤 노드와 연결되는 전류원;을 포함할 수 있다. 이 때 저항기와 전류원은 상기 제1 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때, 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 간의 전압을 일정하게 유지할 수 있는 바이어스 회로를 구성할 수 있다.

이 때 본 발명의 레벨 시프터 회로는 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 사이에 연결되는 클램핑 회로;를 더 포함할 수 있다. 클램핑 회로는 제너 다이오드(zener diode)와 같은 능동 소자를 이용할 수 있으며, 상기 제1 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때, 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 간의 전압이 임계 전압 이상으로 커지는 것을 제한할(regulate) 수 있다.

본 발명의 레벨 시프터 회로는, 상기 제1 스위치가 턴 온되면 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 상기 제1 상태에서 제2 상태로 변화(transition)가 가속되는 것을 특징으로 한다.

본 발명의 레벨 시프터 회로는 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제2 상태에서 제1 상태로 변화를 가속하는 제2 부스터 회로를 더 포함할 수 있다. 이 때 제2 부스터 회로는 상기 제1 패스 스위치의 컨트롤 노드와, 상기 제1 전원 간에 연결되는 제2 스위치; 상기 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치; 및 일측의 노드가 상기 제3 스위치를 경유하여 상기 제2 스위치의 컨트롤 노드와 연결되고, 상기 제1 패스 스위치의 컨트롤 노드의 전압이 제2 상태일 때에는 상기 일측의 노드가 제2 전압 레벨을 가지는 제2 커패시터;를 포함할 수 있다.

이 때 제2 부스터 회로가 포함된 레벨 시프터 회로는, 상기 제3 스위치가 턴 온되면 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제2 커패시터 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화가 가속되고, 상기 가속된 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 응답하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 상기 제2 상태에서 상기 제1 상태로 변화가 가속되는 것을 특징으로 할 수 있다.

본 발명의 또 다른 실시예에 따른 레벨 시프터의 제어 방법은, 제1 패스 스위치와 제2 패스 스위치를 포함하는 출력 스테이지 회로의 동작에 기반하여 출력되는 레벨 시프터의 출력 신호가 제1 정상 상태일 때, 부스터 회로의 제1 커패시터가 제1 상태값을 가지도록 상기 제1 커패시터를 제어하는 단계; 및 상기 출력 신호가 상기 제1 정상 상태에서 제2 정상 상태로 변화하는 제1 스위칭 동작]에 대응하여 상기 제1 커패시터의 상기 제1 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계;를 포함한다.

이 때, 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는 상기 제1 커패시터의 상기 제1 상태값에 기반하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제1 상태에서 제2 상태로 변화(transition)를 가속할 수 있다.

이 때, 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 커패시터의 일측의 노드 간에 연결되는 제1 스위치의 동작에 의하여(제1 스위치가 ON됨에 따라) 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 커패시터의 상기 일측의 노드를 연결하는 단계; 및 상기 제1 커패시터의 상기 제1 상태값과 상기 제1 패스 스위치의 컨트롤 노드의 상기 제1 상태의 상태값 간의 차이에 기반하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 변화를 가속하는 단계;를 포함할 수 있다.

이 때, 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는 상기 제1 상태값을 가지는 상기 제1 커패시터와 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스 간의 전하 공유(charge sharing)에 의하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제1 상태에서 제2 상태로 변화(transition)를 가속할 수 있다.

본 발명의 일 실시예에 따른 레벨 시프터의 제어 방법은 상기 레벨 시프터의 상기 출력 신호가 상기 제2 정상 상태일 때, 부스터 회로의 제2 커패시터가 제2 상태값을 가지도록 상기 제2 커패시터를 제어하는 단계; 및 상기 출력 신호가 상기 제2 정상 상태에서 상기 제1 정상 상태로 변화하는 제2 스위칭 동작에 대응하여 상기 제2 커패시터의 상기 제2 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계;를 더 포함할 수 있다.

이 때, 상기 제2 커패시터의 상기 제2 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는 상기 제1 패스 스위치의 컨트롤 노드에 연결되는 제2 스위치의 컨트롤 노드와 상기 제2 커패시터의 일측의 노드 간에 연결되는 제3 스위치의 동작에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화를 가속하는 단계; 및 상기 가속된 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 응답하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제2 상태에서 제1 상태로 변화를 가속하는 단계를 포함할 수 있다.

이 때, 상기 제2 커패시터의 상기 제2 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는 상기 제1 패스 스위치의 컨트롤 노드에 연결되는 제2 스위치의 컨트롤 노드와 상기 제2 커패시터의 일측의 노드 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화를 가속하는 단계; 및 상기 가속된 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 응답하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제2 상태에서 제1 상태로 변화를 가속하는 단계를 포함할 수 있다.

본 발명에 따르면 레벨 시프터 회로(level shifter circuit)에서 RC delay를 줄이고 시간 응답 속도를 보다 빠르게 개선할 수 있다.

본 발명에 따르면 넓은 전압 범위에서 동작하면서도 빠른 시간 응답 특성을 가지는 레벨 시프터를 구현할 수 있다. 또한 넓은 전압 범위에 대응할 수 있으면서도, 항복 전압(breakdown voltage) 등 트랜지스터의 특성에 따른 동작 시의 제약을 최소화하고 다양한 어플리케이션에서 고전압 레벨 시프터의 고속 스위칭 동작을 구현할 수 있다.

종래 기술에서 레벨 시프터의 입력 디지털 논리 신호의 전압 범위보다 출력 신호의 전압 범위가 매우 큰 경우에는, 레벨 시프터 회로를 구성하는 트랜지스터들의 안전성이 문제가 될 수 있다. 고전압에 대응하기 위한 트랜지스터와 저전압용의 트랜지스터가 혼용되어 사용되어야 하므로 회로 설계가 어려워질 수 있으며 고전압-저전압 인터페이스에서 트랜지스터가 파괴되지 않고 동작하기 위해서는 안전을 위한 다양한 보호 회로가 추가되어야 한다. 이로 인하여 고전압 레벨 시프터의 동작 시 속도, 효율 등의 성능이 저하되는 문제가 있었다. 본 발명에 따르면 이러한 종래 기술의 문제점을 해결하고 고전압 레벨 시프터 회로에서 트랜지스터의 안전한 동작과 고속 동작을 모두 구현할 수 있는 회로가 제안된다.

본 발명에 따르면 회로를 구성하는 트랜지스터의 문턱 전압 등 소자의 특성에 무관하게 안정적이고 빠른 고전압 스위칭 동작을 제공하는 회로 설계가 가능하며, 회로 설계 시 설계자가 고려해야 하는 요소가 적으므로 트랜지스터, 저항기 등 소자의 면적을 결정함에 있어 매우 높은 자유도를 가질 수 있다. 마찬가지 이유로 회로 설계 시 제약 조건이 적으므로 회로의 성능을 용이하게 최적화할 수 있다.

본 발명에 따르면 고전압 레벨을 전달하는 레벨 시프터의 출력 스테이지 회로의 패스 스위치의 보호를 위한 low Vgs 조건을 충족하면서도 시간 응답 성능을 개선할 수 있으며, 패스 스위치가 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써, 과도 시간에 발생하는 누설 전류를 줄일 수 있다.

본 발명에 따르면 패스 스위치를 포함하는 레벨 시프터에서 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써 누설 전류를 줄이고 어플리케이션에서 달성하고자 하는 성능을 효과적으로 달성할 수 있다.

도 1과 도 2는 종래 기술의 고전압 레벨 시프팅 회로의 일 예를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 레벨 시프터 회로의 일 부분인 패스 스위치를 도시하는 도면이다.
도 4는 도 3 또는 도 5의 회로만으로 동작할 경우의 시간 응답 특성을 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 레벨 시프터 회로의 일 부분을 도시하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 레벨 시프터 회로를 도시하는 도면이다.
도 7은 도 5의 회로의 설명을 위하여 기생 커패시턴스(Cx)를 도시하는 도면이다.
도 8은 도 6의 회로의 설명을 위하여 기생 커패시턴스(Cx, Cy)를 도시하는 도면이다.
도 9는 도 6 및 도 8의 회로가 동작할 경우의 시간 응답 특성을 도시하는 도면이다.
도 10은 본 발명의 일 실시예에 따른 레벨 시프터 회로의 제어 방법을 도시하는 동작 흐름도이다.
도 11은 본 발명의 다른 실시예에 따른 레벨 시프터 회로의 제어 방법을 도시하는 동작 흐름도이다.

발명의 실시를 위한 최선의 형태

발명의 실시를 위한 형태

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.

본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한 각 도면 및 실시예에 도시된 제원은 설명을 위하여 과장된 것일 수 있다.

또한, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일 실시예에 따른 패스 스위치 회로의 일 부분(300)을 도시하는 도면이다.

도 3을 참조하면, 입력 노드(A)의 전압 레벨을 출력 노드(B)로 전달하기 위한 제1 패스 스위치(pass switch)(PSW)가 도시된다. 도 3에서는 제1 패스 스위치로 P타입의 PSW가 도시되었으나, 본 발명의 사상은 이에 국한되지 않으며, 제1 패스 스위치(PSW)는 입력 노드(A)의 전압 레벨을 출력 노드(B)로 전달하기 위한 소자로서, P타입 또는 N타입 중 어느 쪽일 수도 있다. 또한 제1 패스 스위치(PSW)에서 출력 노드(B)의 전압이 입력 노드(A)의 전압 레벨에 기반하여 결정되면 충분하며, 반드시 입력 노드(A)의 전압 레벨과 동일해야 하는 것은 아니다.

보다 구체적으로는 제1 패스 스위치(PSW)는 고전압 어플리케이션에서 고전압을 전달하는 소자일 수 있으며, 이 때 도 3에 도시된 바와 같이 DMOS 또는 LDMOS 타입의 트랜지스터로 구현될 수 있다.

또한 도 3에서는 제1 패스 스위치(PSW)의 드레인 노드가 입력 노드(A), 소스 노드가 출력 노드(B)로 도시되었는데, 이는 입력 노드(A)보다 출력 노드(B)의 전압 레벨이 높을 경우를 대비한 설계이고, 반대의 경우에는 드레인과 소스의 위치가 뒤바뀔 수 있음 또한 당업자에게 자명하다.

도 3을 참조하면, 제1 패스 스위치(PSW)는 P타입의 LDMOS이고, LDMOS는 통상적으로 드레인-소스 간의 항복 전압(Breakdown Voltage)을 높이기 위하여 만들어진 소자이다. 따라서, 제1 패스 스위치(PSW)의 드레인-소스 간 전압은 항복 전압 이하인 경우 동작 상의 문제가 없으나, 제1 패스 스위치(PSW)의 게이트-소스 간 전압은 항복 전압에 비하여 상당히 낮은 정도의 한계 전압을 가지게 되므로, 도 3과 같은 제1 패스 스위치(PSW)를 포함하는 회로에서는 게이트-소스 간 전압을 제한하는 회로가 필요하다. 제1 패스 스위치(PSW)의 컨트롤 노드는 노드 X이므로, 제1 패스 스위치(PSW)의 게이트-소스 간 전압을 제한하는 회로는 노드 X의 전압(Vx)을 일정 범위 내로 제한하는 회로이다.

이를 위하여 바이어스 회로로서, 전류원(510)과 저항기(R1)가 구성될 수 있다. 입력 제어 신호 Φ1이 ON되면, 제1 스위치(SW1)가 단락(short)되어 출력 노드(B)로부터 저항기(R1)와 노드 X를 경유하여 전류원(510)에 의한 바이어스 전류 IB1이 흐른다. 이 때, 과도 응답(transient response)을 지나 정상 상태(steady state)에 도달한 경우, 제1 패스 스위치(PSW)의 게이트-소스 간 전압은 IB1ㆍR1으로 일정하게 유지될 것이다.

한편, 입력 제어 신호 Φ1에 의한 제1 스위치(SW1)의 스위칭 외에도 출력 노드(B)의 전압이 갑자기 상승하는 등의 돌발적인 이벤트가 발생했을 때에는 제1 패스 스위치(PSW)의 게이트-소스 간 전압을 한계 전압 이내로 규제(regulate)하기 위하여 클램핑 회로로서 제너 다이오드(D1)가 제1 패스 스위치(PSW)의 게이트-소스 간에 저항기(R1)와 병렬로 연결될 수 있다. 클램핑 회로는 순간적인 과도 상태에서도 제1 패스 스위치(PSW)의 게이트-소스 간 전압을 한계 전압 이내로 규제(regulate)하고, 결과적으로 제1 패스 스위치(PSW)의 파괴를 방지하여 제1 패스 스위치(PSW)를 보호할 수 있다.

한편 도 3에 상세하게 도시되지는 않았으나, 제1 스위치(SW1)는 N타입의 LDMOS일 수 있다. 예를 들어 입력 제어 신호 Φ1가 ON(=High)이면 제1 스위치(SW1)의 컨트롤 노드인 노드 X의 전압이 High가 되어 제1 스위치(SW1)가 ON/단락(short)/활성화되고, 입력 제어 신호 Φ1가 OFF(=Low)이면 제1 스위치(SW1)의 컨트롤 노드인 노드 X의 전압이 Low가 되어 제1 스위치(SW1)가 OFF/개방(open)/비활성화될 수 있다. 제1 스위치(SW1)는 드레인 노드의 전압의 상한이 출력 노드(B)의 전압을 따르므로(follow), 드레인-소스 간 전압이 클 수 있어, LDMOS와 같이 항복 전압이 큰 소자를 채택할 수 있다. 이 때, 입력 제어 신호 Φ1은 제1 스위치(SW1)의 게이트-소스 간 전압에 영향을 줄 수 있으므로, 전압 범위 [0~VDD] 내에서 동작하고, VDD는 LDMOS의 게이트-소스 간 한계 전압보다 낮은 값으로 선택될 수 있다.

입력 제어 신호 Φ1이 OFF되어 제1 스위치(SW1)가 개방(open)된 후 과도 응답을 지나 정상 상태에 도달하면, 저항기(R1)를 통해 전류가 흐르지 않게 되므로, 저항기(R1) 양단 간의 전압은 0 [V]이 된다. 따라서 노드 X의 전압 Vx는 출력 노드(B)의 전압 레벨을 따르게 된다.

제1 패스 스위치(PSW)는 어플리케이션에 따라서 도 3과 같이 배치되면 다이오드와 유사한 일종의 단방향 스위치로서 기능할 수 있다. 예를 들어, 입력 제어 신호 Φ1이 OFF되고 제1 스위치(SW1)가 개방되어 노드 X의 전압이 High 인 상태를 가정한다.

이 때, 노드 X의 전압은 출력 노드(B)의 전압을 따르게 됨은 앞에서 설명한 바와 같다. 이 때에는 제1 패스 스위치(PSW)의 게이트와 소스가 동일한 전압 레벨을 가지게 되므로, 입력 노드(A)와 컨트롤 노드 X 간의 P-N 접합에 의하여 입력 노드(A) 쪽에서 출력 노드(B) 쪽으로 순방향(forward-direction)인 다이오드와 등가적으로 같아진다. 이 때에는 입력 노드(A)의 전압이 출력 노드(B)의 전압보다 높으면 출력 노드(B)가 입력 노드(A)의 전압 대비 문턱 전압만큼의 전압 강하가 반영된 전압 레벨을 가지게 된다. 반대로 입력 노드(A)의 전압이 출력 노드(B)의 전압보다 낮으면, 입력 노드(A)와 출력 노드(B) 사이에 역방향 바이어스(reverse bias)가 걸린 상태가 되어 제1 패스 스위치(PSW)를 통해 전류가 흐르지 않는 것처럼 보인다.

따라서 도 3의 회로에서 제1 패스 스위치(PSW)는 입력 제어 신호 Φ1의 상태에 따라 양방향 스위치로도, 단방향 스위치로도 기능할 수 있다.

도 3의 회로는 정상 상태를 고려하면 패스 스위치의 기능을 성공적으로 수행할 수 있을 것으로 보이지만, 도 1과 도 2의 종래 기술에서 살펴보았듯이 도 3의 회로만으로는 RC 시상수(time constant)에 의한 시간 응답 지연이 나타날 수 있다.

도 5는 본 발명의 일 실시예에 따른 레벨 시프터 회로의 일 부분을 도시하는 도면이다. 도 5는 도 3의 패스 스위치를 이용하여 상보적 회로를 구성하고, 이를 이용하여 레벨 시프터 회로를 구현한 일 예이다.

도 5에서 저항기(R1)와 클램핑 다이오드(D1)는 도 3의 저항기(R1)와 클램핑 다이오드(D1)와 동일하다. 또한, 전류원(510)은 도 3의 전류원(310)과 기능이 동일하며, 저항기(R1)과 전류원(510)의 바이어스 전류(IB1)에 의하여 제1 패스 스위치(PSW)의 소스-게이트 간 전압이 일정하게 레귤레이트되는 것 또한 동일하다.

도 5의 레벨 시프터 회로는 제1 패스 스위치(PSW)와 제2 패스 스위치(NSW)를 포함하며, 제1 패스 스위치(PSW)와 제2 패스 스위치(NSW)는 레벨 시프터 회로를 출력 스테이지 회로를 구성할 수 있다. 제1 패스 스위치(PSW)와 제2 패스 스위치(NSW)는 제1 전원(VBAT)과 제2 전원(접지, GND) 간에 직렬로 연결되며, 제1 패스 스위치(PSW)와 제2 패스 스위치(NSW)의 동작에 기반하여 출력 신호(OUT)가 생성된다.

제1 전원(VBAT)은 차량용 배터리 전원인 경우에는 10 ~ 60 V까지 넓은 범위의 전압을 가질 수 있다. 따라서 제1 패스 스위치(PSW)와 제2 패스 스위치(NSW)는 비교적 넓은 동작 범위에서 동작해야 하므로, 도 5에서는 제1 패스 스위치(PSW)는 PDMOS, 제2 패스 스위치(NSW)는 NDMOS로 구현된 실시예가 도시되었다.

입력 제어 신호 Φ1이 OFF되어 제1 스위치(SW1)가 개방(open)된 후 과도 응답을 지나 정상 상태에 도달하면, 저항기(R1)를 통해 전류가 흐르지 않게 되므로, 저항기(R1) 양단 간의 전압은 0 [V]이 된다. 따라서 노드 X의 전압 Vx는 제1 전원(VBAT)의 전압 레벨을 따르게 된다. 또한 제1 패스 스위치(PSW)는 OFF되며, 제2 패스 스위치(NSW)는 ON 되어 출력 신호(OUT)는 0 [V]의 값을 가진다.

이처럼 출력 신호(OUT)가 0 [V]의 값을 가지는 경우를 설명의 편의 상 제1 정상 상태라 하기로 한다.

이 때, 입력 제어 신호 Φ1과 또 다른 입력 제어 신호 Φ3은 서로 반대되는 위상(phase)을 가진다. 이는 제1 패스 스위치(PSW)와 제2 패스 스위치(NSW)가 모두 ON되어 제1 전원(VBAT)과 제2 전원(GND) 사이에 관통 전류(through current)가 흐르는 것을 막기 위함이다.

또한, 제1 패스 스위치(PSW)와 제2 패스 스위치(NSW)가 모두 ON되어 제1 전원(VBAT)과 제2 전원(GND) 사이에 관통 전류(through current)가 흐르는 것을 막기 위하여, 입력 제어 신호 Φ1과 입력 제어 신호 Φ3은 동시에 ON되는 일이 없도록 시간 지연(time delay)을 이용하여 제어된다.

입력 제어 신호 Φ1이 ON되어 제1 스위치(SW1)가 단락(short)된 후 과도 응답을 지나 정상 상태에 도달하면, 저항기(R1)를 통해 흐르는 바이어스 전류(IB1)에 의하여 저항기(R1) 양단 간의 전압은 IB1ㆍR1 [V]이 된다. 따라서 노드 X의 전압 Vx는 VBAT - IB1ㆍR1의 전압 레벨을 가진다. IB1ㆍR1이 제1 패스 스위치(PSW)의 문턱 전압 VT,PSW보다 크면 제1 패스 스위치(PSW)는 ON되어 출력 신호(OUT)는 제1 전원(VBAT)의 전압 레벨을 따른다.

관통 전류가 흐르지 않게 하기 위하여 제2 패스 스위치(NSW)는 OFF된다.

이처럼 출력 신호(OUT)가 제1 전원(VBAT)의 전압 레벨을 가지는 경우를 설명의 편의 상 제2 정상 상태라 하기로 한다.

도 5의 회로 또한 도 3의 회로와 마찬가지로 정상 상태를 고려하면 레벨 시프터 회로의 기능을 성공적으로 수행할 수 있을 것으로 보이지만, 도 1과 도 2의 종래 기술에서 살펴보았듯이 도 5의 회로만으로는 RC 시상수(time constant)에 의한 시간 응답 지연이 나타날 수 있다.

도 5의 회로에서 기생 커패시턴스(parasitic capacitance)를 효과적으로 도시하기 위하여 도 7을 참조하여 설명하기로 한다.

도 7은 도 5의 회로의 설명을 위하여 기생 커패시턴스(Cx)를 도시하는 도면이다. 도 7을 참조하면, 노드 X와 가상의 레퍼런스 노드(노드 R) 사이에 기생 커패시턴스(parasitic capacitance)(Cx)가 존재하는 것으로 해석할 수 있다. 이 때 실시예에 따라서는 노드 R은 해석을 간단히 할 목적으로 접지(GND)와 동일한 노드로 간주될 수도 있으나 본 발명의 사상은 이러한 실시예에 의하여 제한되지는 않는다. Cx는 입력 제어 신호 Φ1에 의하여 구동되는 제1 스위치(SW1)의 기생 정션 커패시턴스(parasitic junction capacitance), 제1 패스 스위치(PSW)의 기생 게이트 커패시턴스(parasitic gate capacitance), 저항기(R1)의 기생 커패시턴스, 및 제너 다이오드(D1)의 기생 커패시턴스의 영향을 포함하여 형성될 수 있다.

도 7을 참고하여 도 5의 회로의 과도 응답을 도 4를 참고하여 상세히 설명한다.

도 4는 본 발명의 일 실시예를 부분적으로 구성한 도 3 또는 도 5의 회로만으로 동작할 경우의 시간 응답 특성을 도시하는 도면이다. 도 4의 동작 특성은 도 3과 도 5의 경우에 모두 적용이 가능하지만, 본 명세서에서는 도 5의 회로를 중심으로 설명하기로 한다.

파형(waveform)(410)은 고속 동작 시의 입력 제어 신호 Φ1의 모습이고, 파형(420)은 고속 동작 시의 제1 패스 스위치(PSW)의 이상적인 소스-게이트 전압(V_SGPSW)의 모습이며, 파형(430)은 고속 동작 시의 제1 패스 스위치(PSW)의 실제의 소스-게이트 전압(V_SGPSW)의 모습이다. 파형(440)은 저속 동작 시의 입력 제어 신호 Φ1의 모습이고, 파형(450)은 저속 동작 시의 제1 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)의 모습이다. 고속 동작 시의 제1 패스 스위치(PSW)의 이상적인 소스-게이트 전압(V_SGPSW)의 파형(420)은 정상 상태에서의 저항기(R1)의 양측 노드 간의 전압 IB1ㆍR1를 반영하여 [0 ~ IB1ㆍR1]의 전압 구간에서 스위칭된다. 저속 동작 시의 제1 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)의 파형(440) 또한 충분한 시간이 주어진다면 [0 ~ IB1ㆍR1]의 전압 구간에서 스위칭될 수 있을 것이다.

입력 제어 신호 Φ1이 OFF인 제1 정상 상태에서는 노드 X의 전압 Vx는 제1 전원(VBAT)의 전압 레벨과 동일하다. 따라서 제1 패스 스위치(PSW)는 비활성화/OFF된 상태이며, 제1 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)은 0 [V]이다.

이 때 입력 제어 신호 Φ1이 OFF에서 ON으로 전이하면, 제1 스위치(SW1)가 활성화/단락(short)되면서 노드 X로부터 제1 스위치(SW1)를 경유하여 전류가 흐르기 시작한다. 이 때, 기생 커패시턴스 Cx과 저항기(R1)의 조합으로 인하여 V_SGPSW은 R1ㆍCx의 시상수에 따른 RC delay를 겪는다.

파형(430)을 참조하면, 입력 제어 신호 Φ1의 스위칭 주기가 시상수 R1ㆍCx보다 짧은 고속 동작의 경우에는, 과도 상태가 끝나기 전에 제1 스위치(SW1)가 비활성화/개방(open)되므로, 제1 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)이 충분히 develop되지 못한다. 따라서 제1 패스 스위치(PSW)가 충분히 ON되지 못하며, 이 때에는 패스 스위치로서의 기능을 충실히 수행할 수 없다.

따라서 도 5의 회로만을 이용하여 레벨 시프터 회로를 구성한 경우에는, 제1 패스 스위치(PSW)를 활성화할 때 바이어스 전류 IB1을 흘리는 시간이 길어야 하는데 이 때 투입되는 에너지 대비 출력되는 에너지의 효율이 떨어진다.

또한 제1 패스 스위치(PSW)를 비활성화하는 경우(입력 제어 신호 Φ1이 ON에서 OFF로 전이하는 경우)에도 기생 커패시턴스 Cx에 저항기(R1)를 통하여 전류가 유입되어 노드 X의 전압이 상승하므로, 그 속도가 매우 느리다.

어플리케이션에 따라서는 제1 전원(VBAT)은 차량용 배터리와 같은, 제한된 에너지원인 경우가 있다. 이 때에는 제1 패스 스위치(PSW)의 스위칭 시간, 과도 응답 시간이 길다면 제1 전원(VBAT)으로부터 노드 X를 경유하여 다수의 전하가 누설될 가능성이 있으므로, 에너지 효율이 크게 떨어질 수 있을 것이다.

이러한 문제점을 해결하기 위하여 본 발명의 일 실시예에 따른 레벨 시프터 회로는 RC 시간 지연을 줄이고 시간 응답 특성을 개선한 새로운 회로를 제안한다. 새로이 제안된 회로는 도 6, 도 8 내지 도 11을 참조하여 설명될 것이다.

도 6은 본 발명의 일 실시예에 따른 레벨 시프터 회로(600)를 도시하는 도면이다.

도 6을 참조하면, 도 5와 동일하게 도시된 제1 패스 스위치(PSW), 저항기(R1) 및 바이어스 전류 IB1를 공급하는 전류원(510), 입력 제어 신호 Φ1에 의하여 제어되는 제1 스위치(SW1), 클램핑 다이오드 D1, 입력 제어 신호 Φ3에 의하여 제어되는 제2 패스 스위치(NSW)가 도시된다. 이들의 구성은 도 5에서와 동일하기 때문에 중복되는 설명은 생략한다. 예를 들어 제1 스위치(SW1)는 도 6에 상세하게 도시되지는 않았으나, N타입의 LDMOS로 구현될 수 있고, 입력 제어 신호 Φ1는 전압 구간 [0~VDD] 내에서 스윙할 수 있다.

도 6에서는 제1 패스 스위치(PSW)의 OFF to ON 동작(제1 스위칭 과정) 시의 과도 응답을 촉진(speed-up)하는 제1 부스터 회로(620)가 도시된다. 한편 제1 패스 스위치(PSW)의 ON to OFF 동작(제2 스위칭 과정) 시의 과도 응답을 가속하는 제2 부스터 회로(630) 또한 도시된다.

제1 부스터 회로(620)과 제2 부스터 회로(630)는 레벨 시프터 회로(600)의 정상 상태(steady state)에는 영향을 주지 않고 과도 상태(transient state)의 동작에만 영향을 미칠 수 있다. 따라서 정상 상태에서 도 6의 제1 패스 스위치(PSW), 저항기(R1), 클램핑 다이오드(D1)의 동작은 도 5에서 설명한 바와 같다.

제1 부스터 회로(620)는 제1 커패시터(C1)를 포함한다. 이 때, 제1 커패시터(C1)의 일측의 노드는 제2 전원(GND)에 연결될 수 있다. 도 5에서는 제2 전원이 접지(GND)인 경우가 도시되었지만, 제1 전원이 반드시 접지일 필요는 없으며 일정한 기준 전압(reference voltage)일 수도 있다. 이하에서는 설명의 편의 상 제2 전원이 접지(GND)인 것으로 가정하기로 한다. 도 5에서는 제1 커패시터(C1)의 양 단자 간에 제5 스위치(SW5)가 병렬로 연결된 실시예가 도시되었는데, 제5 스위치(SW5)의 기능에 대해서는 아래에서 설명하기로 한다.

제2 부스터 회로(630)는 제2 커패시터(C2)를 포함한다. 이 때, 제2 커패시터(C2)의 일측의 노드는 제2 전원에 연결될 수 있다.

제2 부스터 회로(630)는 제1 전원(VBAT)과 노드 X 사이에 연결되는 제2 스위치(SW2), 제2 스위치(SW2)의 컨트롤 노드인 노드 Y와 제2 커패시터(C2) 사이에 연결되는 제3 스위치(SW3)를 더 포함할 수 있다. 이 때, 제3 스위치(SW3)는 제1 스위치(SW1)의 입력 제어 신호 Φ1과 위상이 반전된 입력 제어 신호 Φ2에 의하여 제어된다. 즉, 정상 상태에서는 제3 스위치(SW3)는 제1 스위치(SW1)의 동작과 반대의 위상으로 동작한다.

제2 부스터 회로(630)는 제2 스위치(SW2)와 전류 미러(current mirror)인 제4 스위치(SW4)를 더 포함할 수 있으며, 노드 Y와 제1 전원(VBAT) 사이에 연결되는 클램핑 다이오드(D2)를 더 포함할 수 있다.

제2 부스터 회로(630)는 제2 커패시터(C2)의 양측 단자 간에 병렬로 연결되는 제6 스위치(SW6)과, 역시 제2 커패시터(C2)의 양측 단자 간에 병렬로 연결되며 바이어스 전류 IB2를 공급하는 제2 전류원(631)을 더 포함할 수 있으며, 제6 스위치(SW6)과 제2 전류원(631)의 기능에 대해서는 아래에서 더욱 상세히 설명하기로 한다.

제3 스위치(SW3)는, 입력 제어 신호 Φ1이 OFF이고 반전 입력 제어 신호 Φ2가 ON인 제1 정상 상태에서, 단락(short)되어 노드 Y의 전압을 낮은 전압으로 유도할 수 있다. 제2 스위치(SW2)는, 입력 제어 신호 Φ1이 OFF인 제1 정상 상태에서, 노드 X과 제1 전원(VBAT)을 연결하는 기능을 수행한다. 이 때 제2 스위치(SW2)의 컨트롤 노드인 노드 Y의 전압 Vy는 제1 전원(VBAT)보다 낮은 전압을 가지며, 제1 전원(VBAT)와 Vy의 차이는 클램핑 다이오드(D2)의 항복 전압에 의하여 결정될 수 있다. 또는, 도 6에 도시되지는 않았지만 노드 Y와 제1 전원(VBAT) 사이에 R2와 같은 부가적인 저항기를 연결하여, 입력 제어 신호 Φ1이 OFF인 제1 정상 상태에서 제1 전원(VBAT)와 노드 Y 사이의 전압을 바이어스 전압 IB2ㆍR2로 유지할 수도 있다.

제3 스위치(SW3)는 도 6에 상세히 도시되지는 않았지만 제1 스위치(SW1)와 같이 N타입의 LDMOS일 수 있으며, 반전 입력 제어 신호 Φ2 역시 전압 구간 [0~VDD] 내에서 스윙할 수 있다.

제3 스위치(SW3)는 입력 제어 신호 Φ1이 ON이고 반전 입력 제어 신호 Φ2가 OFF인 제2 정상 상태에서는 개방(open)되고, 노드 Y의 전압은 제4 스위치(SW4)의 문턱 전압 VT,SW4에 의하여 정해질 수 있다. 제2 정상 상태에서 제4 스위치(SW4)는 컨트롤 노드와 드레인 노드가 모두 노드 Y에 연결되어 있으므로 일종의 다이오드와 같은 기능을 수행한다. 이 때 제2 정상 상태에서는 제4 스위치(SW4)에 전류가 흐르지 않으므로 노드 Y는 제1 전원(VBAT)의 전압으로부터 VT,SW4 만큼 낮은 전압을 가진다. 앞서 설명한 바와 같이, 도 6에 도시되지는 않았으나 노드 Y와 제1 전원(VBAT) 사이에 R2와 같은 저항기를 연결한다면, 제2 정상 상태에서 노드 Y의 전압은 제1 전원(VBAT)의 전압을 따를 것이다.

제2 스위치(SW2)와 제4 스위치(SW4)가 동일한 특성(characteristic)을 가지고 전류 미러(current mirror)를 구성한다면, 제2 정상 상태에서 제2 스위치(SW2)는 제4 스위치(SW4)와 마찬가지로 비활성화/OFF될 수 있을 것이다.

도 6의 회로에서 과도 응답을 설명하기 위해서는 기생 커패시턴스(parasitic capacitance)에 대한 이해가 필요하므로, 이를 효과적으로 도시하기 위하여 도 8을 참조하여 설명하기로 한다.

도 8은 도 6의 회로의 설명을 위하여 기생 커패시턴스(Cx, Cy)를 도시하는 도면이다. 도 8을 참조하면, 노드 X와 가상의 레퍼런스 노드 사이에 기생 커패시턴스(parasitic capacitance)(Cx)가 존재하고, 노드 Y와 가상의 레퍼런스 노드 사이에 기생 커패시턴스(Cy)가 존재하는 것으로 해석할 수 있다. Cx는 입력 제어 신호 Φ1에 의하여 제어되는 제1 스위치(SW1)의 기생 정션 커패시턴스(parasitic junction capacitance), 제1 패스 스위치(PSW)의 기생 게이트 커패시턴스(parasitic gate capacitance), 저항기(R1)의 기생 커패시턴스, 및 제너 다이오드(D1)의 기생 커패시턴스의 영향을 포함하여 형성될 수 있다. Cy는 반전 입력 제어 신호 Φ2에 의하여 제어되는 제3 스위치(SW3)의 기생 정션 커패시턴스, 제2 스위치(SW2) 및 제4 스위치(SW4)의 기생 게이트 커패시턴스, 클램핑 다이오드(D2)의 기생 커패시턴스의 영향을 포함하여 형성될 수 있다.

도 8을 참고하여 도 6의 회로의 과도 응답을 도 9의 파형을 참고하여 상세히 설명한다.

도 9는 본 발명의 일 실시예에 따른 도 6 또는 도 8의 회로(600)가 동작할 경우의 시간 응답 특성을 도시하는 도면이다.

도 6의 회로(600)는 t < t1 인 시간 구간에서, 제1 정상 상태(입력 제어 신호 Φ1이 OFF, Φ2가 ON)이다. 이 때 노드 X의 전압 Vx는 제1 전원(VBAT)의 전압을 따른다(follow).

제1 정상 상태에서는 제1 부스터 회로(620) 내의 제5 스위치(SW5)에 의하여 제1 커패시터(C1) 양측의 노드가 모두 제2 전원(GND)의 전압 레벨을 가지도록 제어된다.

시간 t=t3에서 입력 제어 신호 Φ1이 OFF 상태에서 ON되면(제1 스위칭 과정), 제1 스위치(SW1)가 단락(short)되어 제1 커패시터(C1)와 노드 X가 연결된다. 이 때, 노드 X의 기생 커패시턴스 Cx는 제1 전원(VBAT)의 전압으로 충전되어 있는 상태이지만, 제1 커패시터(C1)와 기생 커패시턴스 Cx 사이의 전하 공유(charge sharing)가 일어난다. 노드 X의 전압 Vx가 제1 정상 상태(t < t1)일 때 Vx,o 의 전압 레벨을 가지고 있었다고 가정한다면, 간략하게 모델링해도 전하 공유가 일어난 시간 t=t3 이후의 노드 X의 전압 Vx,o+는 하기 수학식 7에 의하여 구해질 수 있을 것이다.

여기서 C1은 제1 커패시터(C1)의 커패시턴스 값을 의미한다.

상기 수학식 7은 정확한 모델링을 위한 것이 아니며, 단지 본 발명의 핵심적인 개념을 설명하기 위하여 도입된 수학식으로, 도미넌트(dominant)한 파라미터를 중심으로 간략하게 모델링된 결과이다.

전하 공유가 일어난 시간 t3 이후에는 Vx의 시간 응답은 시상수 R1ㆍ(Cx+C1)에 의하여 결정된다. 이와 같은 사정이 도 9의 그래프(920)에 의하여 도시된다. 단지, 종래 기술과 다른 점은 Vx의 시간 응답의 시작점이 Vx,o가 아니라 전하 공유에 의하여 크게 낮아진 Vx,o+ 라는 점이다. 이로 인하여 과도 응답 시 시상수에 의한 RC delay를 고려하더라도, Vx는 빠르게 제2 정상 상태의 값을 향하여 변화할 수 있다. 이와 같은 사정이 도 9에 도시되어 있으며, 입력 제어 신호 Φ1이 ON됨과 거의 동시에 제1 패스 스위치(PSW)의 소스-게이트 전압 V_SGPSW은 제2 정상 상태의 바이어스 값(IB1ㆍR1)에 가까운 값을 가지게 됨이 나타나 있다.

이 때, 도 9에는 도시되지 않았으나 제1 커패시터(C1)의 값이 너무 커서 노드 X의 전압이 과도하게 낮아지면 도리어 순간적으로 제1 패스 스위치(PSW)의 소스-게이트 전압 V_SGPSW은 제2 정상 상태의 바이어스 값(IB1ㆍR1)보다 큰 값을 가지는 오버슈트(overshoot) 현상이 발생할 수 있다. 이 때, 클램핑 다이오드(D1)가 제1 패스 스위치(PSW)의 소스-게이트 전압 V_SGPSW이 한계 전압을 넘어서지 않도록 규제(regulate)할 수 있다. 따라서 도 6과 같이 회로를 구성하는 경우, 제1 커패시터(C1)의 값을 결정하는 데 있어서 설계 상의 자유도가 존재함을 알 수 있다.

어플리케이션에 따라서는, 예를 들어, Vx,o+가 40 [V]이고, 제2 정상 상태에서의 Vx는 30 [V]일 수 있다. 이 때에는 제1 커패시터(C1)의 값은 기생 커패시턴스 Cx의 1/3 수준으로 결정되면 충분할 것이다. 온도, 공정 및 환경의 변화로 인하여 모델링된 기생 커패시턴스 Cx의 값이 오차가 있더라도, 앞서 설명한 바와 같이 클램핑 회로(D1)와 같은 안전 장치가 존재하여 제1 커패시터(C1)의 값을 결정하는 데 있어서 설계 상의 자유도가 존재한다.

이 때, 도 6에 따르면 제1 정상 상태에서 제5 스위치(SW5)가 제1 커패시터(C1)의 양측 노드를 단락(short)하는 것으로 도시되었는데, 본 발명의 사상은 이에 국한되지 않으며, 제1 커패시터(C1)의 양측 노드 간의 전압이 0이 아닌 일정한 값을 가지도록 설계될 수도 있다. 이 때, 제1 커패시터(C1)의 일측의 노드가 연결되는 제2 전원과 제1 커패시터(C1)의 제1 정상 상태에서의 양측 노드 간의 전압은, 제1 정상 상태에서의 Vx,o를 전하 공유에 의하여 강하시킬 수 있는 수준이면 충분하다. 제1 커패시터(C1)의 제1 전원과 연결되는 일측의 노드가 아닌 타측의 노드의 제1 정상 상태에서의 전압과 제1 정상 상태에서의 Vx,o 사이에, 제2 정상 상태에서의 Vx의 목표 전압이 위치하도록 제1 커패시터(C1)의 타측의 노드의 제1 정상 상태에서의 전압을 설계할 수 있다. 제2 정상 상태에서의 Vx의 목표 전압 Vx,1은, 만일 제1 전원(VBAT)의 전압이 제1 정상 상태와 제2 정상 상태에서 동일하다면, 하기 수학식 8에 의하여 나타내어질 수 있다.

즉, 제2 정상 상태에서의 Vx의 목표 전압 Vx,1은 제2 정상 상태에서의 제1 전원(VBAT)의 전압과 바이어스 회로에 의한 바이어스 전압에 의하여 결정된다.

레벨 시프터 회로(600)가 빠르게 제2 정상 상태에 도달한 후, 입력 제어 신호 Φ1이 ON에서 OFF로 전이하는 경우(제2 스위칭 과정)의 과도 응답은 다음과 같이 이루어진다.

먼저 제2 정상 상태(시간 구간 t3 << t < t4)에서는 입력 제어 신호 Φ1이 ON 상태이므로 제6 스위치(SW6)가 단락(short)되어 제2 커패시터(C2)의 양측 노드가 단락된다. 이 때 제2 커패시터(C2)의 일측의 노드는 제2 전원에 연결될 수 있고, 제2 전원은 접지(GND)일 수도 있으나 다른 레벨의 기준 전압일 수도 있음은 앞에서 설명한 바와 같다. 설명의 편의상 도 6에 도시된 바와 같이 제2 전원이 접지라고 가정하고 이하의 설명을 진행하기로 한다. 즉, 제2 정상 상태에서 제2 커패시터(C2)의 양측 노드는 모두 0 [V]의 전압을 가지도록 제어될 수 있다.

또한 제2 정상 상태에서는 노드 Y의 전압은 제1 전원(VBAT)의 전압에서 제4 스위치(SW4)의 문턱 전압 VT,SW4만큼의 전압 강하를 반영한 채로 형성된다. 즉, 제2 정상 상태에서 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2는 VT,SW4 만큼의 크기를 가진다.

입력 제어 신호 Φ1이 ON에서 OFF로 전이하면, 제1 스위치(SW1)는 개방(open)되고, 노드 X는 저항기(R1)에 의하여 제1 전원(VBAT)의 전압을 따라가기 위하여 상승하기 시작한다. 저항기(R1)의 존재로 인하여 노드 X의 제1 정상 상태에서의 목표 전압이 제1 전원(VBAT)의 전압임은 앞에서 설명한 바와 같다. 이 때, 노드 X의 전압 Vx의 시간 응답 특성은 시상수 R1ㆍCx에 의하여 결정되므로, 이 때의 Vx의 변화는 매우 느리게 일어날 것이다. 도 9의 V_SGPSW은 (VBAT - Vx)를 도시하는 것이므로, 도 9의 곡선(930)에 도시된 바와 같이 입력 제어 신호 Φ1이 ON에서 OFF로 전이한 이후, V_SGPSW이 소폭 하강하는 모습이 시상수 R1ㆍCx에 의한 과도 응답을 나타낸다. 즉, 입력 제어 신호 Φ1이 ON에서 OFF로 전이한 이후 반전 입력 제어 신호 Φ2가 OFF에서 ON으로 전이하기 전인 시간 구간 (t4 < t < t5)에서는 Vx는 시상수 R1ㆍCx에 의한 과도 응답을 따를 것이다.

이어서 시간 t=t5 에서 반전 입력 제어 신호 Φ2가 OFF에서 ON으로 전이하면, 제3 스위치(SW3)가 단락(short)되어, 노드 Y와 제2 커패시터(C2)가 서로 연결된다. 이 때, 기생 커패시턴스 Cy와 제2 커패시터(C2) 간의 전하 공유로 인하여 Vy는 빠르게 떨어질 수 있다. 도 9를 참조하면, 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2는 반전 입력 제어 신호 Φ2가 OFF에서 ON으로 전이함에 따라 빠르게 상승하는데, 이 때의 빠른 상승은 기생 커패시턴스 Cy와 제2 커패시터(C2) 간의 전하 공유로 인한 것이다. 도 9를 참조하면 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2가 시간 구간 t > t5 에서 전하 공유에 의하여 빠르게 상승하고, 이에 따라 제1 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW는 빠르게 0으로 하강할 수 있다. 이 같은 사정이 도 9의 곡선(950)에 도시된다.

노드 Y의 전압이 빠르게 변화하는 경우, 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2가 한계 전압보다 순간적으로 커질 수 있다. 이런 경우를 대비하여 클램핑 다이오드(D2)가 배치되며, 클램핑 다이오드(D2)의 역방향 전압에 따라 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2의 제1 정상 상태에서의 값이 결정된다. 즉, 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2은 제1 정상 상태에서는 클램핑 다이오드(D2)의 역방향 전압에 따라 결정되고, 제2 정상 상태에서는 제4 스위치(SW4)의 문턱 전압 VT,SW4에 의하여 결정될 수 있다. 이러한 오버슈트(overshoot) 및 클램핑 다이오드(D2)에 의한 안정화 과정이 도 9의 곡선(940)에 도시된다.

노드 Y의 전압이 빠르게 변화하여 제2 스위치(SW2)가 ON되면, 노드 X의 전압이 빠르게 제1 전원(VBAT)의 전압에 가깝게 상승한다. 노드 X는 제1 전원(VBAT)의 전압과 동일한 전압을 가진다. 이로써 제1 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW은 0이 되고, 레벨 시프터 회로(600)는 제1 정상 상태에 도달한다.

도 6에서 제6 스위치(SW6)가 제2 정상 상태에서 제2 커패시터(C2) 양측의 노드를 단락시키는 것으로 도시하였지만, 제1 커패시터(C1)와 마찬가지 이유로, 제2 정상 상태에서 제2 커패시터(C2) 양측의 노드가 반드시 단락되어야 하는 것은 아니다. 제2 커패시터(C2)의 양측 노드 간의 전압이 0이 아닌 일정한 값을 가지도록 설계될 수도 있다. 이 때, 제2 커패시터(C2)의 일측의 노드가 연결되는 제2 전원과 제2 커패시터(C2)의 제2 정상 상태에서의 양측 노드 간의 전압은, 제2 정상 상태에서의 Vy를 전하 공유에 의하여 강하시킬 수 있는 수준이면 충분하다. 제2 커패시터(C2)의 제2 전원과 연결되는 일측의 노드가 아닌 타측의 노드의 제2 정상 상태에서의 전압과 제2 정상 상태에서의 Vy 사이에, 제1 정상 상태에서의 Vy의 목표 전압이 위치하도록 제1 커패시터(C1)의 타측의 노드의 제1 정상 상태에서의 전압을 설계할 수 있다.

기생 커패시턴스 Cy와 제2 커패시터(C2) 사이의 전하 공유의 결과 Vy는 기생 커패시턴스 Cy와 제2 커패시터(C2)의 커패시턴스 C2의 비율에 의하여 결정된다. 이 때, C2가 커서 Vy가 너무 빠르게 낮아지더라도 클램핑 다이오드(D2)에 의하여 V_SGSW2가 클램핑되어 제2 스위치(SW2) 및 제4 스위치(SW4)가 보호될 수 있으므로, C2의 설계 시에도 자유도가 존재한다.

즉, 온도, 공정 및 환경의 변화로 인하여 모델링된 기생 커패시턴스 Cy의 값이 오차가 있더라도, 앞서 설명한 바와 같이 클램핑 다이오드(D2)와 같은 안전 장치가 존재하여 제2 커패시터(C2)의 값을 결정하는 데 있어서 설계 상의 자유도가 존재한다.

다시 도 9를 참조하면, 입력 제어 신호 Φ1과 반전 입력 제어 신호 Φ2 간에는 양 신호가 모두 OFF인 상태가 존재한다. 시간 구간 (t2 < t < t3) 및 시간 구간 (t4 < t < t5)가 이에 해당한다. 만일 입력 제어 신호 Φ1과 반전 입력 제어 신호 Φ2가 모두 동시에 ON 상태이면, 노드 X 또는 노드 Y로부터 접지(GND)로 연결되는 전류 경로(current path)가 형성되고, 바이어스 조건에 따라서는 제1 전원(VBAT)으로부터 접지(GND)로 매우 큰 관통 전류가 흐를 수 있다. 이러한 관통 전류는 레벨 시프터 회로(600)의 효율을 심각하게 떨어뜨릴 수 있으므로 입력 제어 신호 Φ1과 반전 입력 제어 신호 Φ2가 모두 동시에 ON되지 않도록 설계되어야 한다.

한편, 제2 정상 상태에서 제1 정상 상태로 전이하는 과도 상태, 즉, 입력 제어 신호 Φ1이 OFF되고, 반전 입력 제어 신호 Φ2는 아직 ON되기 전의 상태에서는 제1 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW이 시상수 R1ㆍCx에 의한 과도 응답 특성을 나타낸다. 도 9의 시간 구간 (t4 < t < t5)이 이에 해당한다. 제1 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW이 시상수 R1ㆍCx에 의한 과도 응답 시간이 길수록 제1 전원(VBAT)으로부터 발생하는 누설 전하의 크기가 크므로, 입력 제어 신호 Φ1이 OFF된 이후, 반전 입력 제어 신호 Φ2가 ON 되는 사이의 시간 구간 (t4 < t < t5)을 너무 길지 않도록 설계할 필요가 있다. 즉, 입력 제어 신호 Φ1이 OFF된 이후, 반전 입력 제어 신호 Φ2가 ON 되는 사이의 시간 구간은 입력 제어 신호 Φ1이 OFF된 후 제1 스위치(SW1) 및 제6 스위치(SW6)가 개방(open)되기에 충분한 시간이면 되며, 이 이상의 시간 구간은 레벨 시프터 회로(600)의 효율을 저하시키는 원인이 될 수 있다.

제1 정상 상태에서 제2 정상 상태로 전이하는 과도 상태 중, 반전 입력 제어 신호 Φ2가 OFF되고 입력 제어 신호 Φ1이 아직 ON되지 않은 상태에서는, 제3 스위치(SW3)가 OFF되었기 때문에 제4 스위치(SW4)를 경유하여 흐르는 전류가 0이 된다. 따라서 제4 스위치(SW4)의 소스-게이트 간 전압은 제4 스위치(SW4)의 문턱 전압 VT,SW4이 되며, 제2 정상 상태에서는 제4 스위치(SW4)의 소스-게이트 간 전압은 제4 스위치(SW4)의 문턱 전압 VT,SW4를 유지한다. 이 같은 과정이 도 9의 곡선(910)에 도시된다.

도 10은 본 발명의 일 실시예에 따른 레벨 시프터 회로의 제어 방법을 도시하는 동작 흐름도이다.

도 10을 참조하면, 레벨 시프터 회로(600)는 레벨 시프터 회로의 출력 신호(OUT)가 제1 정상 상태(Low)일 때, 제1 커패시터(C1)의 일측의 노드가 제1 패스 스위치(PSW)의 컨트롤 노드(노드 X)의 전압 Vx와 반대되는 극성의 제1 전압 레벨을 가지도록 제5 스위치(SW5)를 제어한다(S1010).

또는 본 발명의 다른 실시예에 따르면 제5 스위치(SW5) 대신 제1 커패시터(C1)의 일측의 노드에 0이 아닌 일정한 제1 전압 레벨이 인가되도록 제1 커패시터(C1) 주변의 회로를 제어할 수 있음은 앞에서 설명한 바와 같다.

레벨 시프터 회로(600)는 출력 신호(OUT)가 제2 전원(GND)의 전압 레벨에서 제1 전원(VBAT)의 전압 레벨로 스위칭하는 제1 스위칭 동작에 대응하여 제1 스위치(SW1)에 의하여 제1 패스 스위치(PSW)의 컨트롤 노드(노드 X)와 제1 커패시터(C1)의 상기 일측의 노드를 연결한다(S1020).

레벨 시프터 회로(600)는 제1 패스 스위치(PSW)의 컨트롤 노드(노드 X)의 전압 Vx의 변화(transition)를 가속할 수 있다(S1030). 단계 S1030은 도 9의 곡선(920)에 나타난 V_SGPSW 또는 Vx의 빠른 변화에 대응한다. 이러한 빠른 변화는 노드 X와 제1 커패시터(C1) 간의 전하 공유(charge sharing)에 의하여 발생하는 것임은 앞에서 설명한 바와 같다. 즉, 단계 S1020에서 노드 X와 제1 커패시터(C1)의 일측의 노드가 연결되었기 때문에 S1030에서 전하 공유가 일어나 노드 X의 전압의 변화가 가속될 수 있다.

이 때 노드 X의 전압 Vx는 제1 상태(VBAT)에서 제2 상태(VBAT - IB1 ㆍR1)로 변화하며, 설계자는 노드 X의 기생 커패시턴스 Cx의 크기를 예상하고 제1 패스 스위치(PSW)가 취할 수 있는 소스-게이트 전압의 동작 범위를 고려하여 제1 커패시터(C1)의 크기를 결정할 수 있다.

제1 정상 상태에서 제1 커패시터(C1)의 제1 상태값은 제1 커패시터(C1)이 충전된 전위로 볼 수 있고, 전하 공유 시 제1 커패시터(C1)의 제1 상태값과 노드 X의 제1 상태(High)의 값(전압, VBAT) 간의 차이에 기반하여 노드 X의 전하 공유 직후의 전압이 결정될 것이다.

도 11은 본 발명의 다른 실시예에 따른 레벨 시프터 회로의 제어 방법을 도시하는 동작 흐름도이다.

도 11을 참조하면, 레벨 시프터(600)는 출력 신호(OUT)가 제2 정상 상태일 때(제1 전원(VBAT)의 전압 레벨을 가짐), 제2 커패시터(C2)의 일측의 노드가 제1 전압 레벨을 가지도록 제6 스위치(SW6)를 제어한다(S1110).

레벨 시프터(600)는 출력 신호(OUT)가 제2 정상 상태에서 제1 정상 상태(GND)로 변화하는 제2 스위칭 동작에 대응하여 제2 스위치(SW2)의 컨트롤 노드(노드 Y)와 제2 커패시터(C2)의 상기 일측의 노드(제1 전압 레벨로 제어된)를 연결한다(S1120).

단계(S1120) 이후에 노드 Y와 제2 커패시터(C2)의 상기 일측의 노드 간의 전하 공유가 일어나 노드 Y의 전압 Vy의 변화가 가속된다(S1130).

이 때 제2 커패시터(C2)의 상기 일측의 노드의 전압을 제2 커패시터(C2)의 제2 상태값으로 볼 수 있으며, 제2 정상 상태에서 노드 Y의 전압 값과 제2 커패시터(C2)의 제2 상태값 간의 차이에 기반하여 노드 Y의 전하 공유 직후의 전압 레벨이 결정될 수 있다.

노드 Y의 전압이 빠르게 낮아지면 제2 스위치(SW2)는 ON되어, 제1 패스 스위치(PSW)의 컨트롤 노드인 노드 X를 충전한다. 즉, 제2 스위치(SW2)의 컨트롤 노드인 노드 Y의 전압의 변화가 가속됨으로써, 노드 X의 전압의 변화 또한 가속된다(S1140).

본 발명은 노드 X의 전압을 제1 정상 상태(Vx,o)에서 제2 정상 상태(Vx,1)로 변화시킴에 있어서, RC delay에 의한 과도 응답에 앞서 전하 공유(charge sharing) 기법을 적용하여 제1 정상 상태(Vx,o)에서 제2 정상 상태(Vx,1)에 앞선 예비적인 제2 상태(Vx,o+)로 변화를 빠르게 촉진하는 구성을 특징으로 한다.

전하 공유는 RC delay에 의한 과도 응답 시간을 단축하기 위하여 과도 응답의 시작점을 제2 정상 상태에 가까운 예비적인 제2 상태로 변화시키고자 적용되는 것으로, 전하 공유를 일으킬 커패시터 및 그 커패시터에 프리차지된 전압은 과도 응답 시간을 단축하기 위한 전압 시작점을 기준으로 설계될 수 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

본 발명은 입력 논리 신호의 전압 레벨을 변환하여, 변환된 전압 레벨을 가지는 출력 논리 신호를 생성하는 레벨 시프터 회로(level shifter circuit)에 관한 것으로서, 보다 상세하게는 시간 응답 특성이 개선되어 빠르게 스위칭이 가능한 레벨 시프터 회로에 관한 것이다.

본 발명의 일 실시예에 따른 레벨 시프터 회로는, 레벨 시프터의 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch) 를 포함하는 레벨 시프터의 출력 스테이지 회로; 및 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 레벨 시프터의 스위칭 동작을 가속하는 부스터 회로;를 포함하는 것을 특징으로 한다.

Claims

입력 전압 범위 내에서 동작하는 입력 신호를 출력 전압 범위 내에서 동작하는 출력 신호로 레벨 시프팅하는 레벨 시프터 회로에 있어서,
상기 출력 전압 범위는 제1 전원 및 제2 전원 사이의 전압이고,
상기 입력 전압 범위는 상기 출력 전압 범위보다 작고,
상기 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 상기 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch)를 포함하는 출력 스테이지 회로; 및
상기 입력 전압 범위 내에서 동작하는 상기 입력 신호를 수신하고, 상기 입력 신호에 기반하여 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 출력 신호의 스위칭 동작을 가속하는 부스터 회로;
를 포함하고,
상기 부스터 회로는
상기 출력 신호가 제1 정상 상태일 때, 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터;
를 포함하고,
상기 입력 신호에 의하여 상기 출력 신호가 상기 제1 정상 상태를 벗어나기 위한 상기 출력 신호의 스위칭 동작이 개시되면, 상기 제1 커패시터와 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스 간의 전하 공유에 의하여 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 출력 신호의 스위칭 동작을 가속하는 레벨 시프터 회로.
제1항에 있어서,
상기 부스터 회로는
상기 출력 신호의 스위칭 동작 시, 상기 제1 패스 스위치의 컨트롤 노드의 전압의 변화의 초기 과도 응답을 가속하는 것을 특징으로 하는 레벨 시프터 회로.
입력 전압 범위 내에서 동작하는 입력 신호를 출력 전압 범위 내에서 동작하는 출력 신호로 레벨 시프팅하는 레벨 시프터 회로에 있어서,
상기 출력 전압 범위는 제1 전원 및 제2 전원 사이의 전압이고,
상기 입력 전압 범위는 상기 출력 전압 범위보다 작고,
상기 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 상기 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch)를 포함하는 출력 스테이지 회로; 및
상기 입력 전압 범위 내에서 동작하는 상기 입력 신호를 수신하고, 상기 입력 신호에 기반하여 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 출력 신호의 스위칭 동작을 가속하는 부스터 회로;
를 포함하고,
상기 부스터 회로는
상기 출력 신호가 제1 정상 상태일 때, 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터; 및
상기 출력 신호가 상기 제1 정상 상태를 벗어나기 위한 스위칭 동작이 개시되면, 상기 제1 커패시터의 일측의 노드와 상기 제1 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치;
를 포함하는 레벨 시프터 회로.
입력 전압 범위 내에서 동작하는 입력 신호를 출력 전압 범위 내에서 동작하는 출력 신호로 레벨 시프팅하는 레벨 시프터 회로에 있어서,
상기 출력 전압 범위는 제1 전원 및 제2 전원 사이의 전압이고,
상기 입력 전압 범위는 상기 출력 전압 범위보다 작고,
상기 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 상기 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch)를 포함하는 출력 스테이지 회로; 및
상기 입력 전압 범위 내에서 동작하는 상기 입력 신호를 수신하고, 상기 입력 신호에 기반하여 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 출력 신호의 스위칭 동작을 가속하는 부스터 회로;
를 포함하고,
제1 스위치가 제1 커패시터의 일측의 노드와 상기 제1 패스 스위치의 컨트롤 노드를 연결하면, 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 변화가 가속되고, 상기 제1 패스 스위치의 온/오프 상태의 변화가 가속되며, 상기 출력 신호가 제1 정상 상태를 벗어나는 과정이 가속되는 것을 특징으로 하는 레벨 시프터 회로.
제1항에 있어서,
상기 출력 신호가 상기 제1 정상 상태를 벗어나 제2 정상 상태에 도달하기 전에 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 간의 전압을 일정한 레벨로 제어하는 바이어스 회로;
를 더 포함하는 것을 특징으로 하는 레벨 시프터 회로.
제1항에 있어서,
상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 사이에 연결되어, 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 간의 전압이 임계 범위를 초과하지 않도록 제한하는 클램핑 회로;
를 더 포함하는 것을 특징으로 하는 레벨 시프터 회로.
제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch)를 포함하는 출력 스테이지 회로; 및
상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 스위칭 동작을 가속하는 부스터 회로;
를 포함하고,
상기 부스터 회로는
상기 제1 패스 스위치의 턴 온 동작 시 시간 응답을 가속함으로써 상기 출력 노드의 출력 신호가 제1 정상 상태를 벗어나 제2 정상 상태에 도달하는 제1 스위칭 과정을 가속하는 제1 부스터 회로; 및
상기 제1 패스 스위치의 턴 오프 동작 시 시간 응답을 가속함으로써 상기 출력 신호가 상기 제2 정상 상태를 벗어나 상기 제1 정상 상태에 도달하는 제2 스위칭 과정을 가속하는 제2 부스터 회로
를 포함하고,
상기 제1 부스터 회로는
상기 출력 신호가 상기 제1 정상 상태일 때, 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터;
를 포함하고,
상기 제1 스위칭 과정이 개시되면, 상기 제1 커패시터와 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스 간의 전하 공유에 의하여 상기 제1 패스 스위치의 턴 온 또는 턴 오프 동작 시 시간 응답을 가속함으로써 상기 제1 스위칭 과정을 가속하는 것을 특징으로 하는 레벨 시프터 회로.
입력 전압 범위 내에서 동작하는 입력 신호를 출력 전압 범위 내에서 동작하는 출력 신호로 레벨 시프팅하는 레벨 시프터 회로에 있어서,
상기 출력 전압 범위는 제1 전원 및 제2 전원 사이의 전압이고,
상기 입력 전압 범위는 상기 출력 전압 범위보다 작고,
상기 제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 상기 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch)를 포함하는 출력 스테이지 회로;
상기 제1 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터; 및
상기 입력 전압 범위 내에서 동작하는 상기 입력 신호를 수신하고, 상기 입력 신호에 기반하여 상기 제1 커패시터의 일측의 노드와 상기 제1 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치;
를 포함하는 레벨 시프터 회로.
제8항에 있어서,
상기 제1 패스 스위치의 컨트롤 노드와, 상기 제1 전원 간에 연결되는 저항기; 및
상기 제1 스위치를 경유하여 상기 제1 패스 스위치의 컨트롤 노드와 연결되는 전류원;
을 더 포함하는 것을 특징으로 하는 레벨 시프터 회로.
제8항에 있어서,
상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 전원 사이에 연결되는 클램핑 회로;
를 더 포함하는 것을 특징으로 하는 레벨 시프터 회로.
제8항에 있어서,
상기 제1 스위치가 턴 온되면 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 상기 제1 상태에서 제2 상태로 변화(transition)가 가속되는 것을 특징으로 하는 레벨 시프터 회로.
제1 전원으로부터 출력 노드로 전압 레벨을 전달하는 제1 패스 스위치(pass switch)와, 제2 전원과 상기 제1 패스 스위치 사이에 연결되는 제2 패스 스위치(pass switch)를 포함하는 출력 스테이지 회로;
상기 제1 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터;
상기 제1 커패시터의 일측의 노드와 상기 제1 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치;
상기 제1 패스 스위치의 컨트롤 노드와, 상기 제1 전원 간에 연결되는 제2 스위치;
상기 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치; 및
일측의 노드가 상기 제3 스위치를 경유하여 상기 제2 스위치의 컨트롤 노드와 연결되고, 상기 제1 패스 스위치의 컨트롤 노드의 전압이 제2 상태일 때에는 상기 일측의 노드가 제2 전압 레벨을 가지는 제2 커패시터;
를 포함하는 것을 특징으로 하는 레벨 시프터 회로.
제12항에 있어서,
상기 제3 스위치가 턴 온되면 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제2 커패시터 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화가 가속되고, 상기 가속된 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 응답하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 상기 제2 상태에서 상기 제1 상태로 변화가 가속되는 것을 특징으로 하는 레벨 시프터 회로.
입력 전압 범위 내에서 동작하는 입력 신호를 출력 전압 범위 내에서 동작하는 출력 신호로 레벨 시프팅하는 레벨 시프터의 동작 방법에 있어서,
상기 입력 전압 범위는 상기 출력 전압 범위보다 작고,
제1 패스 스위치와 제2 패스 스위치를 포함하는 출력 스테이지 회로의 동작에 기반하여 출력되는 상기 레벨 시프터의 상기 출력 신호가 제1 정상 상태일 때, 부스터 회로의 제1 커패시터가 제1 상태값을 가지도록 상기 제1 커패시터를 제어하는 단계; 및
상기 출력 신호가 상기 제1 정상 상태에서 제2 정상 상태로 변화하는 제1 스위칭 동작에 대응하여 상기 제1 커패시터의 상기 제1 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계;
를 포함하고,
상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는
상기 레벨 시프터가 상기 입력 전압 범위 내에서 동작하는 상기 입력 신호를 수신하고 상기 입력 신호에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 레벨 시프터의 제어 방법.
제14항에 있어서,
상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는
상기 제1 커패시터의 상기 제1 상태값에 기반하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제1 상태에서 제2 상태로 변화를 가속하는 것을 특징으로 하는 레벨 시프터의 제어 방법.
제14항에 있어서,
상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는
상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 커패시터의 일측의 노드 간에 연결되는 제1 스위치의 동작에 의하여 상기 제1 패스 스위치의 컨트롤 노드와 상기 제1 커패시터의 상기 일측의 노드를 연결하는 단계; 및
상기 제1 커패시터의 상기 제1 상태값과 상기 제1 패스 스위치의 컨트롤 노드의 상기 제1 상태의 상태값 간의 차이에 기반하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 변화를 가속하는 단계;
를 포함하는 레벨 시프터의 제어 방법.
제14항에 있어서,
상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는
상기 제1 상태값을 가지는 상기 제1 커패시터와 상기 제1 패스 스위치의 컨트롤 노드의 기생 커패시턴스 간의 전하 공유에 의하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제1 상태에서 제2 상태로 변화를 가속하는 것을 특징으로 하는 레벨 시프터의 제어 방법.
제1 패스 스위치와 제2 패스 스위치를 포함하는 출력 스테이지 회로의 동작에 기반하여 출력되는 레벨 시프터의 출력 신호가 제1 정상 상태일 때, 부스터 회로의 제1 커패시터가 제1 상태값을 가지도록 상기 제1 커패시터를 제어하는 단계;
상기 출력 신호가 상기 제1 정상 상태에서 제2 정상 상태로 변화하는 제1 스위칭 동작에 대응하여 상기 제1 커패시터의 상기 제1 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계;
상기 레벨 시프터의 상기 출력 신호가 상기 제2 정상 상태일 때, 부스터 회로의 제2 커패시터가 제2 상태값을 가지도록 상기 제2 커패시터를 제어하는 단계; 및
상기 출력 신호가 상기 제2 정상 상태에서 상기 제1 정상 상태로 변화하는 제2 스위칭 동작에 대응하여 상기 제2 커패시터의 상기 제2 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계;
를 포함하는 레벨 시프터의 제어 방법.
제18항에 있어서,
상기 제2 커패시터의 상기 제2 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는
상기 제1 패스 스위치의 컨트롤 노드에 연결되는 제2 스위치의 컨트롤 노드와 상기 제2 커패시터의 일측의 노드 간에 연결되는 제3 스위치의 동작에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화를 가속하는 단계; 및
상기 가속된 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 응답하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제2 상태에서 제1 상태로 변화를 가속하는 단계
를 포함하는 것을 특징으로 하는 레벨 시프터의 제어 방법.
제18항에 있어서,
상기 제2 커패시터의 상기 제2 상태값에 기반하여 상기 제1 패스 스위치의 스위칭 동작을 가속하는 단계는
상기 제1 패스 스위치의 컨트롤 노드에 연결되는 제2 스위치의 컨트롤 노드와 상기 제2 커패시터의 일측의 노드 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화를 가속하는 단계; 및
상기 가속된 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 응답하여 상기 제1 패스 스위치의 컨트롤 노드의 전압의 제2 상태에서 제1 상태로 변화를 가속하는 단계
를 포함하는 것을 특징으로 하는 레벨 시프터의 제어 방법.