JP6356718B2 - 半導体装置 - Google Patents

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Description

本発明による実施形態は、半導体装置に関する。
従来、ノーマリオン素子とノーマリオフ素子とをカスケード接続した高電圧スイッチング回路は、ノーマリオフ素子によってスイッチングしていた。しかし、ノーマリオフ素子がノーマリオン素子よりも先にオフになったときにノーマリオフ素子に過電圧が印加され、ノーマリオフ素子にリーク電流が流れたり、破壊される場合があった。
これに対処するために、ノーマリオフ素子およびノーマリオン素子の両方を共通のドライバで駆動することによって、ノーマリオフ素子およびノーマリオン素子の両方をスイッチングすることが考えられていた。しかし、この場合、ノーマリオン素子の寄生容量によってスイッチング回路全体のスイッチング速度が律速されてしまい、結果的に、スイッチング速度の速いノーマリオフ素子のスイッチング性能を充分に発揮することができなかった。
特開２０１４−１８７７２６号公報
電流リークや破壊を抑制しつつ、スイッチング速度の速い半導体装置を提供する。
本実施形態による半導体装置は、第１電圧源と第２電圧源との間に直列に接続された第１および第２トランジスタを備える。第２トランジスタの閾値電圧は、第１トランジスタの閾値電圧よりも高い。ダイオードが、第１トランジスタのゲートと第２電圧源との間に電気的に接続されている。第１キャパシタは、第１トランジスタのゲートに一端が電気的に接続されている。第１ドライバは、第１キャパシタの他端に電気的に接続されている。第２ドライバは、第２トランジスタのゲートに電気的に接続されている。遅延回路は、第２ドライバの入力に電気的に接続されている。遅延回路は、第２トランジスタをオン状態からオフ状態にする制御信号を遅延させる。遅延回路の遅延時間は、制御信号の周期よりも長い。
第１の実施形態による高電圧スイッチング回路１の構成の一例を示す図。 ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２のゲート電圧波形を示す図。 第２の実施形態による高電圧スイッチング回路１１の構成の一例を示す図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態による高電圧スイッチング回路１（以下、スイッチング回路１）の構成の一例を示す図である。スイッチング回路１は、ノーマリオン素子Ｑ１と、ノーマリオフ素子Ｑ２と、ダイオードＤ１と、キャパシタＣ１と、ドライバＩＶ１、ＩＶ２と、を備えている。スイッチング回路１は、第１電圧源としての高電圧源Ｖｈと第２電圧源としての低電圧源ＧＮＤとの間に介在している。スイッチング回路１は、制御信号としてのドライブ信号ＤＲＶを受けて、ドライブ信号ＤＲＶに従って高電圧源Ｖｈと低電圧源ＧＮＤとの間を電気的に接続または切断する。これにより、スイッチング回路１は、高電圧源Ｖｈから負荷２への電力供給をスイッチングする。負荷２は、スイッチング回路１と高電圧源Ｖｈとの間に電気的に接続されており、高電圧源Ｖｈからの電力の供給を受けて動作する任意の電子機器である。
高電圧源Ｖｈは、例えば、約２００Ｖ以上の電圧で数Ａ以上の電流を供給可能な電源である。低電圧源ＧＮＤは、例えば、グランドであるが、高電圧源Ｖｈよりも低い電圧源であればよい。制御信号としてのドライブ信号ＤＲＶは、例えば、数１００ｋＨｚ以上の高周波信号である。従って、スイッチング回路１は、低いオン抵抗および高耐圧を有し、かつ、高速にスイッチングすることが望まれる。そこで、スイッチング回路１は、負荷２と低電圧源ＧＮＤとの間にカスコード接続されたノーマリオン素子Ｑ１とノーマリオフ素子Ｑ２とを備える。
第１トランジスタとしてのノーマリオン素子Ｑ１のドレインは、負荷２に電気的に接続され、そのソースは、ノーマリオフ素子Ｑ２のドレインに電気的に接続されている。ノーマリオン素子Ｑ１のゲートは、キャパシタＣ１を介して第１ドライバＩＶ１の出力に接続されている。また、ノーマリオン素子Ｑ１のゲートは、ダイオードＤ１を介して低電圧源ＧＮＤに接続されている。ノーマリオン素子Ｑ１は、例えば、２次元電子ガス（２ＤＥＧ（Dimensional electron Gas））をキャリアとするＧａＮ系ＨＥＭＴ(High Electron Mobility Transistor)である。ＧａＮ系ＨＥＭＴは、シリコン基板に形成されたＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)と比較して、高耐圧および低オン抵抗を有する点で有利である。ノーマリオン素子Ｑ１は、ゲートに電圧を印加することなく導通状態となっている素子である。一方、ノーマリオン素子Ｑ１は、ゲートに電圧を印加することによって非導通状態にすることができる。例えば、ノーマリオン素子Ｑ１がｎ型ＧａＮ系ＨＥＭＴである場合、ノーマリオン素子Ｑ１は、ゲート電圧がほぼ接地電圧であるときに導通状態となり、ゲート電圧が負電圧であるときに非導通状態になる。
第２トランジスタとしてのノーマリオフ素子Ｑ２のドレインは、ノーマリオン素子Ｑ１のソースに電気的に接続されており、ノーマリオフ素子Ｑ２のソースは、低電圧源ＧＮＤに電気的に接続されている。ノーマリオフ素子Ｑ２のゲートは、第２ドライバＩＶ２の出力に接続されている。ノーマリオフ素子Ｑ２は、例えば、エンハンスメント型のＭＩＳＦＥＴである。ＭＩＳＦＥＴは、シリコン基板に形成された半導体デバイスであり、耐圧においてノーマリオン素子Ｑ１よりも低いものの、スイッチング速度が速い点で有利である。また、ノーマリオフ素子Ｑ２は、導通状態のときにノーマリオン素子Ｑ１のオン抵抗よりも低いオン抵抗を有するように設計される。ノーマリオフ素子Ｑ２は、ゲートに電圧を印加していないときに非導通状態となる素子である。一方、ノーマリオフ素子Ｑ２は、ゲートに電圧を印加することによって導通状態になる。例えば、ノーマリオフ素子Ｑ２がｎ型ＭＩＳＦＥＴである場合、ノーマリオフ素子Ｑ２は、ゲート電圧がほぼ接地電圧であるときに非導通状態となり、ゲート電圧が正電圧であるときに導通状態になる。従って、ノーマリオフ素子Ｑ２の閾値電圧は、ノーマリオン素子Ｑ１の閾値電圧に比べて高い。このようなノーマリオン素子Ｑ１とノーマリオフ素子Ｑ２とをカスコード接続することによって、低オン抵抗および高耐圧を有し、かつ、高速スイッチングを可能とする。
ダイオードＤ１は、ノーマリオン素子Ｑ１のゲートと低電圧源ＧＮＤとの間に電気的に接続されている。ダイオードＤ１のアノードは、ノーマリオン素子Ｑ１のゲートに電気的に接続されており、ダイオードＤ１のカソードは、低電圧源ＧＮＤに電気的に接続されている。
第１キャパシタとしてのキャパシタＣ１の一端は、ノーマリオン素子Ｑ１のゲートに電気的に接続されており、キャパシタＣ１の他端は、第１ドライバＩＶ１の出力に電気的に接続されている。
第１および第２ドライバＩＶ１、ＩＶ２の入力は、スイッチング回路１の外部からドライブ信号ＤＲＶを共通に受け取る。第１ドライバＩＶ１の出力は、キャパシタＣ１を介してノーマリオン素子Ｑ１のゲートに接続されており、ドライブ信号ＤＲＶに基づいてノーマリオン素子Ｑ１のゲート電圧を制御する。第２ドライバＩＶ２の出力は、ノーマリオフ素子Ｑ２のゲートに接続されており、ドライブ信号ＤＲＶに基づいてノーマリオフ素子Ｑ２のゲート電圧を制御する。ドライバＩＶ１、ＩＶ２は、例えば、インバータ素子であり、ドライブ信号ＤＲＶの論理に基づいて、高電圧源ＶＤＤまたは低電圧源ＧＮＤの電圧を出力する。第１および第２ドライバＩＶ１、ＩＶ２は、同一特性を有する同一素子であってもよい。第１および第２ドライバＩＶ１、ＩＶ２が同一素子であっても、ダイオードＤ１およびキャパシタＣ１が設けられていることによって、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２を同時にターンオン／ターンオフすることができる。
例えば、ドライブ信号ＤＲＶが論理ロウ（低レベル電圧）である場合に、ドライバＩＶ１、ＩＶ２は、高電圧源ＶＤＤの電圧を出力する。例えば、ドライブ信号ＤＲＶが論理ハイ（高レベル電圧）である場合に、ドライバＩＶ１、ＩＶ２は、低電圧源ＧＮＤの電圧を出力する。尚、高電圧源ＶＤＤは、高電圧源Ｖｈと同じ電圧源であってもよい。
（スイッチング回路１がオン状態）
スイッチング回路１がオン状態である場合、ドライブ信号ＤＲＶは、論理ロウであり、第１ドライバＩＶ１は、高電圧源ＶＤＤの電圧（以下、単に、電圧ＶＤＤという）を出力し、キャパシタＣ１を介してノーマリオン素子Ｑ１のゲートを電圧ＶＤＤへ上昇させようとする。このとき、ダイオードＤ１は、順方向バイアスを受けて、ノーマリオン素子Ｑ１のゲートから低電圧源ＧＮＤへ電荷を逃がす。これにより、ノーマリオン素子Ｑ１のゲート電圧は、低電圧源ＧＮＤの電圧（以下、単に、電圧ＧＮＤという）に接近し、電圧ＧＮＤにダイオードＤ１の順方向降下電圧Ｖｆを加算した電圧（Ｖｆ＋ＧＮＤ）となる。ノーマリオン素子Ｑ１の閾値電圧は、電圧ＧＮＤよりも低電圧に設定される。これにより、ノーマリオン素子Ｑ１は、電圧ＧＮＤに近い電圧（Ｖｆ＋ＧＮＤ）であっても導通状態となる。
一方、第２ドライバＩＶ２は、電圧ＶＤＤを出力し、ノーマリオフ素子Ｑ２のゲートを電圧ＶＤＤへ上昇させる。ノーマリオフ素子Ｑ２のゲート電圧は、電圧ＶＤＤに接近し、導通状態となる。
これにより、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２はともに導通状態となり、高電圧源Ｖｈからの電力を負荷２へ供給することができる。即ち、スイッチング回路１は、オン状態となり、負荷２へ電力供給することができる。
（スイッチング回路１がオフ状態）
スイッチング回路１がオフ状態である場合、ドライブ信号ＤＲＶは、論理ハイであり、第１ドライバＩＶ１は、電圧ＧＮＤを出力し、キャパシタＣ１を介してノーマリオン素子Ｑ１のゲートを電圧ＧＮＤへ低下させようとする。このとき、ダイオードＤ１は、逆方向バイアスを受けるが、低電圧源ＧＮＤからの電荷がノーマリオン素子Ｑ１のゲートへ流れることを阻止する。これにより、ノーマリオン素子Ｑ１のゲート電圧は、第１ドライバＩＶ１の電圧降下分だけ、ノーマリオン素子Ｑ１のゲート電圧を電圧（Ｖｆ＋ＧＮＤ）から降下させることになる。従って、ノーマリオン素子Ｑ１のゲート電圧は、電圧ＧＮＤ未満の低レベル電圧Ｖｌになる。例えば、電圧ＶＤＤが約８Ｖであり、電圧（Ｖｆ＋ＧＮＤ）が約０．６Ｖである場合、ノーマリオン素子Ｑ１のゲート電圧は、電圧（Ｖｆ＋ＧＮＤ）から約８Ｖだけ低下させた電圧（約−７．４Ｖ）なる。即ち、この場合、低レベル電圧Ｖｌは、約−７．４Ｖの負電圧となる。ノーマリオン素子Ｑ１の閾値電圧を電圧ＧＮＤと低レベル電圧Ｖｌとの間に設定すれば、ノーマリオン素子Ｑ１のゲート電圧が低レベル電圧Ｖｌになったときにノーマリオン素子Ｑ１は非導通状態となる。
一方、第２ドライバＩＶ２は、電圧ＧＮＤを出力し、ノーマリオフ素子Ｑ２のゲートを電圧ＧＮＤへ低下させる。ノーマリオフ素子Ｑ２のゲート電圧は、電圧ＧＮＤに接近し、非導通状態となる。
これにより、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２は、閾値電圧において相違するもののダイオードＤ１およびキャパシタＣ１の機能によって、ともに非導通状態となる。その結果、スイッチング回路１は、高電圧源Ｖｈから負荷２への電力供給を停止させる。
（オン状態からオフ状態へのスイッチング）
スイッチング回路１がオン状態からオフ状態になる場合、第１および第２ドライバＩＶ１、ＩＶ２は、それぞれノーマリオン素子Ｑ１のゲート電圧およびノーマリオフ素子Ｑ２のゲート電圧をほぼ同時に立ち下げ、それにより、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２をほぼ同時に非導通状態にする。
もし、ノーマリオフ素子Ｑ２のみを用いてスイッチング動作を実行した場合、ノーマリオン素子Ｑ１が導通状態のまま、ノーマリオフ素子Ｑ２が先に非導通状態になる（ターンオフする）。これにより、高電圧源Ｖｈの電圧がノーマリオフ素子Ｑ２に印加され、ノーマリオフ素子Ｑ２にリーク電流が流れたり、ノーマリオフ素子Ｑ２が破壊される可能性がある。
もし、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２を１つの共通ドライバで駆動させ、ノーマリオン素子Ｑ１をノーマリオフ素子Ｑ２よりも先にターンオフさせる場合、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２のゲート電圧の波形が不安定になり乱れる。その理由は、以下の通りである。ＧａＮ系ＨＥＭＴ等を用いたノーマリオン素子Ｑ１のソース−ドレイン間の容量はノーマリオフ素子Ｑ２のそれよりも大きい。このため、ノーマリオン素子Ｑ１をターンオフする際に、ノーマリオン素子Ｑ１のドレイン−ソース間の容量を充電するために、比較的長時間、高電圧源Ｖｈからノーマリオン素子Ｑ１へ電流が流れることになる。その電流が流れている期間、ノーマリオン素子Ｑ１のゲート電圧は、充分に低下せずに、ノーマリオン素子Ｑ１の閾値電圧付近に留まると考えられる。その後、ノーマリオン素子Ｑ１のドレイン−ソース間の容量が充電されると、ノーマリオン素子Ｑ１のゲート電圧は、充分に低下し、ノーマリオン素子Ｑ１はターンオフする。
ここで、ノーマリオン素子Ｑ１のゲートおよびノーマリオフ素子Ｑ２のゲートは、共通ドライバで駆動されるため、ノーマリオン素子Ｑ１のドレイン−ソース間の容量の充電期間中、ノーマリオフ素子Ｑ２のゲート電圧も、ノーマリオン素子Ｑ１のゲート電圧と同様に、ノーマリオン素子Ｑ１の閾値電圧付近に留まろうとする。これにより、図２（Ｂ）に示すように、ノーマリオフ素子Ｑ２のゲート電圧波形も不安定になり乱れる。その結果、ノーマリオフ素子Ｑ２の動作が不安定になり、ノーマリオフ素子Ｑ２のスイッチング性能が充分に発揮できなくなってしまう。
これに対し、本実施形態によるスイッチング回路１では、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２は、それぞれ個別の第１および第２ドライバＩＶ１、ＩＶ２によって駆動される。このため、ノーマリオフ素子Ｑ２は、ノーマリオン素子Ｑ１を駆動する第１ドライバＩＶ１とは別の第２ドライバＩＮ２によって駆動されスイッチングする。従って、ノーマリオフ素子Ｑ２は、図２（Ａ）に示すように、ノーマリオン素子Ｑ１の寄生容量の影響を受けずにターンオフすることができる。即ち、ノーマリオフ素子Ｑ２のゲート電圧は、ノーマリオン素子Ｑ１の寄生容量の影響を受けること無く、安定して低下することができる。その結果、ノーマリオフ素子Ｑ２の動作が安定する。ノーマリオン素子Ｑ１は、寄生容量によって高電圧源Ｖｈから電流が或る程度流れるものの、ノーマリオフ素子Ｑ２とほぼ同時にターンオフする。従って、本実施形態によるスイッチング回路１は、安定して、かつ、高速でスイッチング動作することができる。
また、第１および第２ドライバＩＶ１、ＩＶ２の入力は、共通のドライブ信号ＤＲＶを受ける。従って、第１および第２ドライバＩＶ１、ＩＶ２は、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２をほぼ同時に制御させることができる。その結果、ノーマリオフ素子Ｑ２のスイッチング動作を安定化させ、そのスイッチング性能を充分に発揮させることができるとともに、ノーマリオフ素子Ｑ２に過電圧が印加されることを抑制することができる。
（オフ状態からオン状態へのスイッチング）
スイッチング回路１がオフ状態からオン状態になる場合、第１および第２ドライバＩＶ１、ＩＶ２は、それぞれノーマリオン素子Ｑ１のゲート電圧およびノーマリオフ素子Ｑ２のゲート電圧をほぼ同時に立ち上げる。それにより、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２がほぼ同時に導通状態になる（ターンオンする）。あるいは、ノーマリオフ素子Ｑ２がノーマリオン素子Ｑ１よりも若干先にターンオンする。
もし、ノーマリオフ素子Ｑ２のみを用いてスイッチング動作を実行した場合、ノーマリオフ素子Ｑ２に過電圧が印加され、ノーマリオフ素子Ｑ２にリーク電流が流れたり、ノーマリオフ素子Ｑ２が破壊される可能性がある。
もし、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２を１つの共通ドライバで駆動させ、ノーマリオフ素子Ｑ２をノーマリオン素子Ｑ１よりも先にターンオンさせた場合、ノーマリオフ素子Ｑ２がターンオンすると、ノーマリオン素子Ｑ１とノーマリオフ素子Ｑ２との間のノード（ノーマリオン素子Ｑ１のソース）の電圧が低電圧源ＧＮＤに引かれて低下する。これにより、高電圧源Ｖｈの電圧が過渡的に大きく変動し、ノーマリオン素子Ｑ１がセルフターンオンする場合がある。この場合、ノーマリオン素子Ｑ１のスイッチング動作が不安定になるため、スイッチング速度が遅くなる。
これに対し、本実施形態によるスイッチング回路１では、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２は、それぞれ個別の第１および第２ドライバＩＶ１、ＩＶ２によって駆動される。このため、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２は、ほぼ同時にオン状態になり、ノーマリオン素子Ｑ１のソース電圧が左程低下すること無く、ノーマリオン素子Ｑ１はターンオンする。これにより、ノーマリオン素子Ｑ２のスイッチング動作が安定する。また、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２はほぼ同時にオン状態になるので、スイッチング回路１のターンオンの際に、ノーマリオン素子Ｑ１に過電圧が印加されることを抑制することができる。これにより、スイッチング回路１は、電流リークや破壊を抑制しつつ、スイッチング速度を速くすることができる。
さらに、本実施形態によるスイッチング回路１は、ダイオードＤ１およびキャパシタＣ１によってノーマリオン素子Ｑ１に用いられる負電圧を生成している。このため、スイッチング回路１は、負電圧を生成するための負電圧源を必要としない。
（第２の実施形態）
図３は、第２の実施形態による高電圧スイッチング回路１１（以下、スイッチング回路１１）の構成の一例を示す図である。スイッチング回路１１は、遅延回路ＤＬＹと、第３ドライバＩＶ３とをさらに備えている。第２の実施形態のその他の構成は、第１の実施形態のその他の構成と同様でよい。
遅延回路ＤＬＹは、第２ドライバＩＶ２の入力とドライブ信号ＤＲＶの入力部との間に接続されている。遅延回路ＤＬＹは、トランジスタＱ３と、キャパシタＣ２とを備えている。
トランジスタＱ３のドレインは定電流源Ｉｃを介して電圧ＶＤＤに電気的に接続されており、トランジスタＱ３のソースは低電圧源ＧＮＤに電気的に接続されている。即ち、トランジスタＱ３は、高電圧源ＶＤＤと低電圧源ＧＮＤとの間、並びに、第２ドライバＩＶ２と低電圧源ＧＮＤとの間に電気的に接続されている。トランジスタＱ３のゲートは、ドライブ信号ＤＲＶを受ける。これにより、トランジスタＱ３は、ドライブ信号ＤＲＶの論理に基づいて、第２ドライバＩＶ２へ電圧ＶＤＤあるいは電圧ＧＮＤを出力する。トランジスタＱ３は、例えば、ｎ型ＭＩＳＦＥＴである。
第２キャパシタとしてのキャパシタＣ２の一端は、第２ドライバＩＶ２の入力に電気的に接続されており、その他端は、低電圧源ＧＮＤに電気的に接続されている。即ち、キャパシタＣ２は、第２ドライバＩＶ２の入力と低電圧源ＧＮＤとの間に電気的に接続されている。さらに換言すると、キャパシタＣ２は、トランジスタＱ３に対して並列に接続されている。
これにより、ドライブ信号ＤＲＶが論理ロウから論理ハイになった場合に、トランジスタＱ３が導通状態となり、第２ドライバＩＶ２の入力は、低電圧ＧＮＤになる。このとき、キャパシタＣ２は特に機能せず、ドライブ信号ＤＲＶは、遅延することなく第２ドライバＩＶ２へ入力される。従って、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２は、第１の実施形態と同様にほぼ同時にターンオンする。あるいは、ノーマリオフ素子Ｑ２がノーマリオン素子Ｑ１よりも先にターンオンする。
一方、ドライブ信号ＤＲＶが論理ハイから論理ロウになった場合に、トランジスタＱ３が非導通状態となり、第２ドライバＩＶ２の入力は、高電圧ＶＤＤに接続される。このとき、キャパシタＣ２が充電されるまで、第２ドライバＩＶ２の入力の電圧は充分に上昇しない。このため、ドライブ信号ＤＲＶは、キャパシタＣ２の容量の大きさに応じて遅延する。その後、キャパシタＣ２が充電されて、第２ドライバＩＶ２の入力が充分に上昇すると、第２ドライバＩＶ２の出力が論理ロウへ反転するので、ノーマリオフ素子Ｑ２がターンオフする。従って、この場合、ノーマリオン素子Ｑ１が先にターンオフし、その後、ノーマリオフ素子Ｑ２がターンオフする。即ち、遅延回路ＤＬＹは、スイッチング回路１がオン状態からオフ状態になるときに、ノーマリオフ素子Ｑ２へのドライブ信号ＤＲＶを遅延させる。
第３ドライバＩＶ３は、第１ドライバＩＶ１の入力に接続され、ドライバ信号ＤＲＶを受けて、その反転信号を第１ドライバＩＶ１へ出力する。第３ドライバＩＶ３は、ノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２のゲートの論理を合わせるために設けられている。
もし、ノーマリオフ素子Ｑ２がノーマリオン素子Ｑ１よりも先にターンオフした場合、上述の通り、ノーマリオフ素子Ｑ２に過電圧が印加されて、ノーマリオフ素子Ｑ２にリーク電流が流れあるいはノーマリオフ素子Ｑ２が破壊されるおそれがある。また、ノーマリオフ素子Ｑ２がノーマリオン素子Ｑ１よりも先にターンオフした場合、ノーマリオン素子Ｑ１のゲート電圧がゲート−ソース間容量によってノーマリオン素子Ｑ１のソース電圧とともに上昇し、ゲート電圧が不安定になる。このため、ゲート電圧の波形が乱れ、ノーマリオン素子Ｑ１のスイッチング動作が不安定になる。また、ノーマリオフ素子Ｑ２のドレイン電圧の上昇が段階的になるので、スイッチング損失が大きくなる。その結果、スイッチング回路１１全体のスイッチング速度が遅れる。
これに対し、第２の実施形態によるスイッチング回路１１は、遅延回路ＤＬＹにより、ノーマリオン素子Ｑ１のターンオフ後にノーマリオフ素子Ｑ２がターンオフする。これにより、ノーマリオン素子Ｑ１のソース電圧およびゲート電圧は上昇せず、安定する。このため、ノーマリオン素子Ｑ１のスイッチング動作が安定する。また、ノーマリオフ素子Ｑ２のドレイン電圧も上昇しないので、スイッチング損失が抑制される。その結果、スイッチング回路１全体のスイッチング動作が安定し、スイッチング速度も高速のまま維持され得る。
遅延回路ＤＲＹの遅延時間がドライブ信号ＤＲＶの信号周期より長い場合、ノーマリオフ素子Ｑ２は導通状態を維持することになる。この場合、ノーマリオン素子Ｑ１によってスイッチング動作が実行されることになるが、ノーマリオフ素子Ｑ２のスイッチングを経ることなく、スイッチング動作が実行される。従って、ノーマリオン素子Ｑ１によってスイッチング動作を実行しても、スイッチング回路１は高速なスイッチング動作が可能となる。
スイッチング回路１１のターンオン動作は、第１の実施形態のそれと同様でよい。また、スイッチング回路１１もスイッチング回路１と同様にノーマリオン素子Ｑ１およびノーマリオフ素子Ｑ２は、それぞれ個別のドライバＩＶ１、ＩＶ２によって制御される。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１１・・・スイッチング回路、Ｑ１・・・ノーマリオン素子、Ｑ２・・・ノーマリオフ素子、Ｄ１・・・ダイオード、Ｃ１・・・キャパシタ、ＩＶ１、ＩＶ２・・・ドライバ、Ｖｈ・・・高電圧源、ＧＮＤ・・・低電圧源、ＤＲＶ・・・ドライブ信号、ＤＬＹ・・・遅延回路、ＩＶ３・・・ドライバ

Claims (5)

  1. 第１電圧源と第２電圧源との間に直列に接続された第１および第２トランジスタであって、該第２トランジスタの閾値電圧が該第１トランジスタの閾値電圧よりも高い第１および第２トランジスタと、
    前記第１トランジスタのゲートと前記第２電圧源との間に電気的に接続されたダイオードと、
    前記第１トランジスタのゲートに一端が電気的に接続された第１キャパシタと、
    前記第１キャパシタの他端に電気的に接続された第１ドライバと、
    前記第２トランジスタのゲートに電気的に接続された第２ドライバと、
    前記第２ドライバの入力に電気的に接続された遅延回路とを備え、
    前記遅延回路は、前記第２トランジスタをオン状態からオフ状態にする制御信号を遅延させ、
    前記遅延回路の遅延時間は、前記制御信号の周期よりも長い、半導体装置。
  2. 前記第１トランジスタは、該第１トランジスタのゲートに電圧が印加されていないときに導通状態であるノーマリオン素子であり、
    前記第２トランジスタは、該第２トランジスタのゲートに電圧が印加されていないときに非導通状態であるノーマリオフ素子である、請求項１に記載の半導体装置。
  3. 前記第１トランジスタは、ＧａＮ系ＨＥＭＴ(High Electron Mobility Transistor)である、請求項１または請求項２に記載の半導体装置。
  4. 前記第２トランジスタは、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)である、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記ダイオードのアノードは、前記第１トランジスタのゲートに電気的に接続され、
    前記ダイオードのカソードは、前記第２電圧源に電気的に接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
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