KR102656901B1 - 음 전압 기반 게이트 구동회로 - Google Patents

음 전압 기반 게이트 구동회로 Download PDF

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Abstract

음 전압 기반 게이트 구동회로를 개시한다.
본 개시의 일 측면에 의하면, 전력 스위치로의 양 전압 인가구간을 지시하는 제1 제어신호 및 상기 전력 스위치로의 음 전압 인가구간을 지시하는 제2 제어신호를 생성하는 타이밍 제어부; 상기 제1 제어신호에 의해 지시되는 상기 양 전압 인가구간 동안 상기 전력 스위치의 게이트에 제1 전압을 인가하는 풀업부; 및 상기 제2 제어신호에 의해 지시되는 상기 음 전압 인가구간 동안 상기 전력 스위치의 게이트 전압을 제2 전압으로 유지시키고 상기 음 전압 인가구간이 경과한 이후 상기 양 전압 인가구간이 도래하기 전까지 상기 전력 스위치의 게이트 전압을 제3 전압으로 유지시키는 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동회로를 제공한다.

Description

음 전압 기반 게이트 구동회로{Gate Driving Circuit Based on Negative Voltage}
본 개시는 게이트 구동회로에 관한 것이다. 더욱 상세하게는 전력 스위치의 턴-오프 동작을 수행하기 위한 음 전압을 생성할 수 있는 게이트 구동회로에 관한 것이다.
이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
전력소자로는 대표적으로 FET(Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), BJT(Bipolar　Junction　Transistor), 전력 집적회로(IC) 등이 있으며, 최근에는 고속 스위칭이 가능하고 구동회로의 손실이 적은 FET 소자가 크게 주목받고 있다. FET 소자로는 대표적으로 실리콘(Si) 기반의 MOSFET 소자, 실리콘 카바이드(SiC) 기반의 MOSFET 소자, 질화 갈륨(GaN) 기반의 FET 소자 등이 있다.
이러한 소자들 중 GaN FET 소자는 접합 커패시턴스(junction capacitance)가 작고 바디 다이오드(body diode)가 없기 때문에 역 회복 손실(reverse recovery loss)이 없다는 장점이 있다. 이러한 장점으로 인해 빠른 스위칭 구동이 가능하여 높은 효율이 요구되는 회로나 전력밀도가 높은 컴팩트한 파워 컨버터 디자인에 유용하게 응용되어지고 있다.
Si IGBT 소자 또는 SiC MOSFET 소자는 노이즈 턴-온(noise turn-on)을 방지하고/거나 누설전류를 차단하기 위해 음 전압(negative voltage)으로 턴-오프(turn-off) 전압을 유지한다. 파워 컨버터(power converter)의 용량이 커질수록 스위칭 노이즈(switching noise)가 크게 발생하기 때문에, 이로 인한 노이즈 턴-온 현상을 방지하기 위하여 문턱 전압(threshold voltage)과의 전압 차이를 크게 하기 위해 -2V 이하의 음 전압으로 턴-오프 전압을 유지한다. 특히, SiC MOSFET 소자는 문턱 전압이 실리콘(Si) 기반의 전력 스위치에 비해 낮은 2.5V 내외이기 때문에 노이즈 턴-온 현상 및 그로 인한 단락(short circuit) 현상을 방지하기 위하여 음 전압 턴-오프 유지가 필수적이다.
한편, GaN FET 소자는 SiC MOSFET 소자에 비해서도 더 낮은 1V 내지 1.5V의 문턱 전압 특성을 가지기 때문에 노이즈 턴-온 및 단락을 방지하기 위하여 음 전압 구동이 필수적이지만, 바디 다이오드가 없는 구조 때문에 오프 상태에서 음 전압을 계속 유지할 경우 전력 손실이 커지는 단점이 있다. 구체적으로, Si IGBT 소자 또는 SiC MOSFET 소자는 바디 다이오드를 가지고 있어서 게이트에 음 전압을 인가하여도 역 전류(reverse current)가 바디 다이오드를 통해서 흐르게 된다. 반면, 전술한 바와 같이 GaN FET 소자에는 바디 다이오드가 없기 때문에, 역 전류가 FET 패스(pass)를 통해서 흐르게 된다. 일반적으로, 트랜지스터는 영 전압(0 V)으로 오프되어 있는 경우에 비해, 음 전압으로 오프되어 있는 경우에 저항성분이 더 커진다. 오프 상태에서 GaN FET 소자의 게이트 전압을 -2 V 이하의 전압으로 계속 유지할 경우, 커지는 저항성분만큼 전력 손실이 더 발생하게 된다.
본 개시는, 전력 스위치의 턴-오프 시, 스위칭 노이즈가 발생하는 초기 일정 시간 동안만 해당 스위치의 게이트에 음 전압을 인가하고, 그 이후에는 해당 스위치의 게이트에 영 전압을 인가할 수 있는 전력 스위치용 게이트 구동회로를 제공하는 데 일 목적이 있다.
본 개시는, 전력 스위치를 음 전압으로 턴-오프 시킴에 있어, 패드(PAD) 증가 없이 기존 패드를 이용하여 집적회로(IC)를 구현할 수 있는 전력 스위치용 게이트 구동회로를 제공하는 데 일 목적이 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 개시의 일 측면에 의하면, 전력 스위치로의 양 전압 인가구간을 지시하는 제1 제어신호 및 상기 전력 스위치로의 음 전압 인가구간을 지시하는 제2 제어신호를 생성하는 타이밍 제어부; 상기 제1 제어신호에 의해 지시되는 상기 양 전압 인가구간 동안 상기 전력 스위치의 게이트에 제1 전압을 인가하는 풀업부; 및 상기 제2 제어신호에 의해 지시되는 상기 음 전압 인가구간 동안 상기 전력 스위치의 게이트 전압을 제2 전압으로 유지시키고 상기 음 전압 인가구간이 경과한 이후 상기 양 전압 인가구간이 도래하기 전까지 상기 전력 스위치의 게이트 전압을 제3 전압으로 유지시키는 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동회로를 제공한다.
일부 실시예에서, 상기 풀다운부는, 커패시터 및 하나 이상의 스위칭 소자들을 포함하며, 상기 하나 이상의 스위칭 소자들은, 상기 음 전압 인가구간 이외의 시간구간에서는, 상기 커패시터의 충전을 위한 경로를 형성하도록 제어되고, 상기 음 전압 인가구간에서는, 상기 커패시터에 충전된 전압을 이용하여 상기 제3 전압보다 낮은 상기 제2 전압을 생성하도록 제어될 수 있다.
일부 실시예에서, 상기 타이밍 제어부는, 상기 음 전압 인가구간의 길이에 대응하는 시간만큼 입력신호를 지연시키는 지연회로; 및 상기 지연회로의 지연시간에 대응하는 길이를 갖는 음 전압 인가구간을 지시하는 상기 제2 제어신호를 생성하는 디지털 로직을 포함할 수 있다.
일부 실시예에서, 상기 풀다운부는, 상기 제2 제어신호에 기초하여 택일적으로 온(on)되는 제3 스위칭 소자와 제4 스위칭 소자; 상기 제3 스위칭 소자 및 제4 스위칭 소자의 접점과, 일단이 연결된 커패시터; 상기 커패시터의 타단에 연결된 다이오드; 및 상기 커패시터의 타단과 상기 전력 스위치 사이에 연결되며, 게이트로 상기 제3 전압이 인가되는 제2 스위칭 소자를 포함할 수 있다. 일부 실시예에서, 상기 제3 스위칭 소자가 온되면, 상기 제3 스위칭 소자에 연결된 전원을 통해 상기 커패시터가 충전되고; 상기 제2 스위칭 소자가 오프될 수 있다. 일부 실시예에서, 상기 제3 스위칭 소자가 온되어 있는 상태에서 상기 제4 스위칭 소자가 온되어 있는 상태로 변경되면, 상기 커패시터의 타단의 전압이 상기 제3 스위칭 소자 및 상기 제4 스위칭 소자에 연결된 전원전압들의 차만큼 감소하고; 상기 제2 스위칭 소자가 온되어 상기 커패시터의 타단의 전압이 상기 전력 스위치의 게이트로 인가될 수 있다.
일부 실시예에서, 상기 풀업부는, 상기 제1 전압을 공급하는 전원과 상기 전력 스위치 사이에 연결되는 제1 스위칭 소자를 포함할 수 있다. 일부 실시예에서, 상기 풀업부는, 상기 타이밍 제어부와 상기 제1 스위칭 소자의 게이트 사이에 구비되는 구동드라이버를 더 포함할 수 있다.
일부 실시예에서, 상기 타이밍 제어부는, 상기 양 전압 인가구간과 상기 음 전압 인가구간 사이에 데드타임(dead time)을 설정하는 데드타임 생성부를 포함할 수 있다.
일부 실시예에서, 상기 전력 스위치는 GaN FET 소자일 수 있다.
본 개시의 실시예에 의하면, 전력 스위치의 턴-오프 시, 스위칭 노이즈가 발생하는 초기 일정 시간 동안에 게이트에 음 전압을 인가하여 노이즈 턴-온 현상을 방지할 수 있고, 그 이후에는 게이트에 영 전압을 인가하여 전력 손실을 저감할 수 있다.
본 개시의 실시예에 의하면, 전력 스위치의 턴-오프 동작을 수행하기 위한 음 전압을 자체적으로 생성할 수 있어, 패드 증가 없이 기존 패드를 이용하여 집적회로를 구현할 수 있다.
본 개시의 실시예에 의하면, 지연 회로 및/또는 디지털 로직을 이용하여 설계된 지연시간 동안에만 게이트 전압이 음 전압으로 유지되어 고속 구동이 가능하며, 음 전압 유지시간이 추가적으로 필요한 경우 내부회로 수정 없이 외부에서 커패시터를 병렬로 추가 연결하여 구현할 수 있다.
본 개시의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 게이트 구동회로를 개략적으로 나타낸 블록구성도이다.
도 2a 및 도 2b는 본 개시의 일 실시예에 따른 타이밍 제어부의 구성과 전압 파형을 설명하기 위한 예시도이다.
도 3a 및 도 3b는 본 개시의 다른 실시예에 따른 타이밍 제어부의 구성과 전압 파형을 설명하기 위한 예시도이다.
도 4는 본 개시의 일 실시예에 따른 풀업부 및 풀다운부의 구성을 나타낸 회로도이다.
도 5a 및 도 5b는 본 개시의 일 실시예에 따른 풀업부 및 풀다운부의 동작을 설명하기 위한 예시도이다.
도 6은 본 개시의 다른 실시예에 따른 풀업부의 구성을 설명하기 위한 예시도이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 이용해 상세하게 설명한다. 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 개시에 따른 실시예의 구성요소를 설명하는 데 있어서, 제1, 제2, i), ii), a), b) 등의 부호를 사용할 수 있다. 이러한 부호는 그 구성요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 부호에 의해 해당 구성요소의 본질 또는 차례나 순서 등이 한정되지 않는다. 명세서에서 어떤 부분이 어떤 구성요소를 '포함' 또는 '구비'한다고 할 때, 이는 명시적으로 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 개시의 예시적인 실시형태를 설명하고자 하는 것이며, 본 개시가 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
도 1은 본 개시의 일 실시예에 따른 게이트 구동회로를 개략적으로 나타낸 블록구성도이다.
도 1에 도시되듯이, 본 개시의 일 실시예에 따른 게이트 구동회로(10)는 타이밍 제어부(100), 풀업부(120) 및 풀다운부(140)를 전부 또는 일부 포함할 수 있다. 도 1에 도시된 모든 블록이 필수 구성요소인 것은 아니며, 다른 실시예에서 게이트 구동회로(10)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다.
게이트 구동회로(10)는 전력 스위치(14)를 턴-온(turn-on) 또는 턴-오프(turn -off) 시키는 게이트 전압(VGATE)을 생성할 수 있다. 본 개시에서, 전력 스위치(14)는 음 전압 턴-오프가 필요한 전력 반도체 소자로서, IGBT(Insulated Gate Bipolar Transistor) 소자, SiC MOSFET 소자, 및/또는 GaN FET 소자 등을 포함할 수 있으나 이에 한정되는 것은 아니다. 예컨대 전력 스위치(14)는 다른 종류의 와이드 밴드갭(Wide Bandgap) 반도체 소자 및/또는 울트라 와이드 밴드 갭(Ultra-Wide Bandgap) 반도체 소자일 수도 있다. 이하에서는, 전력 스위치(14)가 GaN FET 소자임을 예시하여 설명하도록 한다. GaN FET 소자는 하이 레벨(high level)을 갖는 게이트 전압(VGATE)에 의해 턴-온되고, 로우 레벨(low level)을 갖는 게이트 전압(VGATE)에 의해 턴-오프(turn off)될 수 있다. 이러한 GaN FET 소자의 경우, 낮은 문턱 전압 특성과 외부 전원의 노이즈 등에 따른 불규칙 턴-온 특성 등으로 인하여 음 전압을 이용한 턴-오프가 필요하다.
타이밍 제어부(100)는 일종의 제어신호 생성부로서, 펄스폭 제어신호(PWM)를 이용하여, 양 전압 인가구간을 지시하는 제1 제어신호(CTRL1) 및 음 전압 인가구간을 지시하는 제2 제어신호(CTRL2)를 생성할 수 있다. 여기서, 양 전압 인가구간은 풀업부(120)가 전력 스위치(14)의 게이트로 양 전압을 인가하는 시간구간을 의미하고, 음 전압 인가구간은 풀다운부(140)가 전력 스위치(14)의 게이트로 음 전압을 인가하는 시간구간을 의미할 수 있다. 펄스폭 제어신호(PWM)는, 펄스 폭에 따라 전력 스위치(14)가 온/오프 시간을 제어하여 전류량을 조절하는 신호로, 미도시의 상위 제어기로부터 인가될 수 있으나, 이러한 예시에 한정되는 것은 아니다. 타이밍 제어부(100)의 구체적인 구성 및 동작에 대해서는 도 2a 내지 도 3b를 참조하여 후술하도록 한다.
풀업부(120)는 제1 제어신호(CTRL1)에 의해 지시되는 양 전압 인가구간 동안 전력 스위치(14)의 게이트에 제1 전압을 인가할 수 있다. 예를 들어, 풀업부(120)는 제1 제어신호(CTRL1)가 로우 레벨일 때, 전력 스위치(14)의 게이트에 제1 전압을 인가할 수 있다. 여기서, 제1 전압은 전력 스위치(14)를 온 시킬 수 있는 하이 레벨의 전압일 수 있다.
풀다운부(140)는 제2 제어신호(CTRL2)에 의해 지시되는 음 전압 인가구간 동안 전력 스위치(14)의 게이트 전압(VGATE)을 제2 전압으로 유지시키고, 음 전압 인가구간이 경과한 이후에는 양 전압 인가구간이 도래하기 전까지 전력 스위치(14)의 게이트 전압(VGATE)을 제3 전압으로 유지시킬 수 있다. 예를 들어, 풀다운부(140)는 제2 제어신호(CTRL)가 하이 레벨인 시간구간 동안 전력 스위치(14)의 게이트 전압(VGATE)을 제2 전압으로 유지시키고, 제2 제어신호(CTRL)가 로우 레벨이 되면 풀업부(120)가 전력 스위치(14)의 게이트에 제1 전압을 인가하기 전까지 게이트 전압(VGATE)을 제3 전압으로 유지시킬 수 있다. 여기서, 제2 전압 및 제3 전압은 각각 전력 스위치(14)를 오프 상태로 유지시킬 수 있는 로우 레벨의 전압일 수 있다. 바람직하게는, 제2 전압은 음의 크기를 갖는 전압이고, 제3 전압은 영 전압(0 V)일 수 있다.
풀업부(120) 및 풀다운부(140)의 구체적인 구성 및 동작에 대해서는 도 4 내지 도 6을 참조하여 후술하도록 한다.
도 2a 및 도 2b는 본 개시의 일 실시예에 따른 타이밍 제어부의 구성과 전압 파형을 설명하기 위한 예시도이다.
도 2a를 참고하면, 본 개시의 일 실시예에 따른 타이밍 제어부(100)는, 인버터(200), 지연회로(220) 및 디지털 로직(240)의 전부 또는 일부를 포함할 수 있다.
인버터(200)는 펄스폭 제어신호(PWM)를 반전시켜 양 전압 인가구간(TPOS)을 지시하는 제1 제어신호(CTRL1)를 생성할 수 있다.
지연회로(220)는 입력신호를 소정의 지연시간(TDelay) 만큼 지연시켜 출력할 수 있다. 지연시간(TDelay)은, 수백 ns로 설계될 수 있으나 이에 한정되는 것은 아니다. 이때, 지연시간(TDelay)에 의해 전력 스위치(14)의 음 전압 인가구간(TNEG)의 길이가 정의될 수 있다. 지연회로(220)는 하나 이상의 지연 셀(delay cell)을 포함할 수 있으나 이에 한정되는 것은 아니다.
디지털 로직(240)은 지연회로(220)의 출력을 이용하여, 음 전압 인가구간(TNEG)을 지시하는 제2 제어신호(CTRL2)를 생성할 수 있다. 예를 들어, 디지털 로직(240)은, 도 2b에 도시된 것과 같이 펄스폭 제어신호(PWM)의 하강 시점으로부터 지연시간(TDelay) 동안만 하이 레벨을 갖는 제2 제어신호(CTRL2)를 생성할 수 있다. 이를 위해, 디지털 로직(240)은 인버터 및 NOR 게이트를 포함할 수 있으나 이에 한정되는 것은 아니며, 다른 게이트 소자들의 조합으로 구성될 수 있음은 당업자에게 자명할 것이다. 또한, 도 2a에서는 지연회로(220)의 출력단에 인버터가 구비되는 예를 도시하고 있으나 다른 실시예에서는 지연회로(220)의 입력단에 인버터가 구비되어, 지연회로(220)가 반전된 펄스폭 제어신호(/PWM)를 입력받을 수도 있다.
한편, 도 2a 및 도 2b는 펄스폭 제어신호(PWM)의 상승 시점에 전력 스위치(14)를 턴-온 시키고, 펄스폭 제어신호(PWM)의 하강 시점에 전력 스위치를 턴-오프 시키는 경우를 예로 들어 도시하고 있으나 본 개시가 이에 한정되는 것은 아니다. 예컨대, 본 개시의 다른 실시예에서는 펄스폭 제어신호(PWM)의 하강 시점에 전력 스위치(14)를 턴-온 시키기 위해 인버터(200)를 생략할 수도 있다. 또한, 펄스폭 제어신호(PWM)의 상승 시점에 전력 스위치(14)를 턴-오프시키기 위해, 디지털 로직(240)은 펄스폭 제어신호(PWM)의 상승 시점으로부터 지연시간(TDelay) 동안만 하이 레벨을 갖는 제2 제어신호(CTRL2)를 생성할 수도 있다.
도 3a 및 도 3b는 본 개시의 다른 실시예에 따른 타이밍 제어부의 구성과 전압 파형을 설명하기 위한 예시도이다.
도 3a를 참고하면, 본 개시의 다른 실시예에 따른 타이밍 제어부(100)는 데드타임 생성부(300), 지연회로(320) 및 디지털 로직(340)의 전부 또는 일부를 포함할 수 있다.
데드타임 생성부(300)는 전력 스위치(14)에 하이 레벨의 게이트 전압을 인가하기 위한 스위칭 소자(예컨대, 도 4 또는 도 6의 Q1)와 로우 레벨의 게이트 전압을 인가하기 위한 스위칭 소자(예컨대, 도 4 또는 도 6의 Q2)가 동시에 온됨에 따른 슛-스루(Shoot-through) 현상을 방지하기 위해, 양 전압 인가구간(TPOS)과 음 전압 인가구간(TNEG) 사이에 데드타임(Tdeadtime)을 설정할 수 있다.
데드타임 생성부(300)는 펄스폭 제어신호(PWM)를 이용하여, 서로 다른 시점에 상승 및/또는 하강하는 제1 데드타임 신호(DTH) 및 제2 데드타임 신호(DTL)를 생성할 수 있다. 예를 들어, 도 3b에 도시된 것과 같이, 제1 데드타임 신호(DTH)는 펄스폭 제어신호(PWM)의 하강 시점에 상승하고 펄스폭 제어신호(PWM)의 상승 시점으로부터 데드타임(Tdeadtime)이 경과한 이후에 하강하는 반면, 제2 데드타임 신호(DTL)는 펄스폭 제어신호(PWM)의 하강 시점으로부터 데드타임(Tdeadtime)이 경과한 이후에 상승하고 펄스폭 제어신호(PWM)의 상승 시점에 하강할 수 있으나, 이러한 예시에 한정되는 것은 아니다. 실시예들에 따라, 제1 데드타임 신호(DTH) 및 제2 데드타임 신호(DTL)에 적용된 데드타임이 상이할수도 있다.
데드타임 생성부(300)는 제1 데드타임 신호(DTH)를 양 전압 인가구간(TPOS)을 지시하는 제1 제어신호(CTRL1)로서 출력할 수 있다.
지연회로(320)는 입력신호를 소정의 지연시간(TDelay) 만큼 지연시켜 출력할 수 있다. 지연시간(TDelay)은, 수백 ns로 설계될 수 있으나 이에 한정되는 것은 아니다. 이때, 지연시간(TDelay)에 의해 전력 스위치(14)의 음 전압 인가구간(TNEG)의 길이가 정의될 수 있다. 지연회로(320)는 하나 이상의 지연 셀(delay cell)을 포함할 수 있으나 이에 한정되는 것은 아니다.
디지털 로직(340)은 지연회로(320)의 출력을 이용하여, 음 전압 인가구간(TNEG)을 지시하는 제2 제어신호(CTRL2)를 생성할 수 있다. 예를 들어, 디지털 로직(340)은, 도 3b에 도시된 것과 같이 제2 데드타임 신호(DTL)의 상승 시점으로부터 지연시간(TDelay) 동안만 하이 레벨을 갖는 제2 제어신호(CTRL2)를 생성할 수 있다. 이를 위해, 디지털 로직(340)은 인버터 및 AND 게이트를 포함할 수 있으나 이에 한정되는 것은 아니며, 다른 게이트 소자들의 조합으로 구성될 수 있음은 당업자에게 자명할 것이다. 또한, 도 3a에서는 지연회로(320)의 출력단에 인버터가 구비되는 예를 도시하고 있으나 다른 실시예에서는 지연회로(320)의 입력단에 인버터가 구비되어 지연회로(320)가 반전된 제2 데드타임 신호(/DTL)를 입력받을 수도 있다.
한편, 도 3a 및 도 3b는 펄스폭 제어신호(PWM)의 상승 시점으로부터 소정의 데드타임(Tdeadtime)이 경과한 이후에 전력 스위치(14)가 턴-온되고, 펄스폭 제어신호(PWM)의 하강 시점으로부터 소정의 데드타임(Tdeadtime)이 경과한 이후에 전력 스위치(14)가 턴-오프되는 경우를 예로 들어 도시하고 있으나 본 개시가 이에 한정되는 것은 아니다. 예컨대, 본 개시의 다른 실시예에서는 펄스폭 제어신호(PWM)의 하강 시점으로부터 소정의 데드타임(Tdeadtime)이 경과한 이후에 전력 스위치(14)를 턴-온 시키기 위해 데드타임 생성부(300)는 제2 데드타임 신호(DTL)를 반전시켜 제1 제어신호(CTRL1)로서 출력할 수도 있다. 또한, 펄스폭 제어신호(PWM)의 상승 시점으로부터 소정의 데드타임(Tdeadtime)이 경과한 이후에 전력 스위치(14)를 턴-오프시키기 위해, 디지털 로직(340)은 제1 데드타임 신호(DTH)의 하강 시점으로부터 지연시간(TDelay) 동안만 하이 레벨을 갖는 제2 제어신호(CTRL2)를 생성할 수도 있다.
도 4는 본 개시의 일 실시예에 따른 풀업부 및 풀다운부의 구성을 나타낸 회로도이다.
본 개시의 일 실시예에 따른 풀업부(120)는 제1 전원과 전력 스위치(14) 사이에 연결되는 제1 스위칭 소자(Q1)를 포함할 수 있다. 제1 스위칭 소자(Q1)는 제1 제어신호(CTRL1)에 기초하여, 제1 전원의 전압(VCC)을 전력 스위치(14)의 게이트에 선택적으로 인가할 수 있다. 제1 스위칭 소자(Q1)는, 예컨대, P형 트랜지스터 일 수 있다.
본 개시의 일 실시예에 따른 풀다운부(140)는, 제2 스위칭 소자(Q2), 제3 스위칭 소자(Q3), 제4 스위칭 소자(Q4), 커패시터(C1) 및 다이오드(D1)의 전부 또는 일부를 포함할 수 있다.
제2 스위칭 소자(Q2)는 커패시터(C1)와 다이오드(D1)의 접점인 제1 노드(N1)와, 전력 스위치(14)의 사이에 연결될 수 있다. 제2 스위칭 소자(Q2)는 예컨대, N형 트랜지스터 일 수 있다. 제2 스위칭 소자(Q2)의 게이트는 접지(GND)에 연결될 수 있다. 제2 스위칭 소자(Q2)는 제1 노드(N1)의 전압에 따라 선택적으로 온될 수 있다.
제3 스위칭 소자(Q3) 및 제4 스위칭 소자(Q4)는, 제2 전원 및 접지(GND)의 사이에 구비되며, 제2 제어신호(CTRL2)에 기초하여 택일적으로 온될 수 있다. 제3 스위칭 소자(Q3) 및 제4 스위칭 소자(Q4)는 제2 제어신호(CTRL2)에 기초하여, 제2 전원의 전압(VDD) 또는 영 전압을 커패시터(C1)의 일단에 택일적으로 인가할 수 있다. 제3 스위칭 소자(Q3)는 P형 트랜지스터이고, 제4 스위칭 소자(Q4)는 N형 트랜지스터일 수 있다. 제3 스위칭 소자(Q3) 및 제4 스위칭 소자(Q4)는 제2 제어신호(CTRL2)를 반전시키는 인버터의 역할을 할 수 있다.
커패시터(C1)는, 일단이 제3 스위칭 소자(Q3) 및 제4 스위칭 소자(Q4)에 연결되고, 타단이 다이오드(D1) 및 제2 스위칭 소자(Q2)에 연결될 수 있다. 커패시터(C1)는 정전용량에 따라 게이트 구동회로(10)를 포함하는 집적회로(IC) 내에 집적될 수 있으며, 커패시터(650)의 정전용량이 클 경우, 커패시터(C1) 이외의 회로를 집적시킬 수도 있다.
다이오드(D1)는 제1 노드(N1)와 접지(GND)의 사이에 구비된다. 구체적으로, 다이오드(D1)의 애노드단은 커패시터(C1) 및 제2 스위칭 소자(Q2)에 연결될 수 있고, 캐소드 단은 접지(GND)에 연결될 수 있다. 다이오드(D1)는 커패시터(C1)의 충전경로를 형성하고/거나, 제3 전원에서 커패시터(C1) 방향으로 전류가 흐르는 것을 차단할 수 있다.
풀다운부(140)는 이러한 스위치드 커패시터 구조를 이용하여, 음 전압 인가구간(예컨대, 도 2b 또는 도 3b의 TMEG) 이외의 시간구간에서는 제2 전원의 전압(VDD)을 이용하여 커패시터(C1)를 충전하고, 음 전압 인가구간(도 2b 또는 도 3b의 TMEG)에서는 커패시터(C1)에 충전된 전압을 통해 음 전압을 생성할 수 있다.
도 5a 및 도 5b는 본 개시의 일 실시예에 따른 풀업부 및 풀다운부의 동작을 설명하기 위한 예시도이다.
도 5a를 참고하면, 제2 제어신호(CTRL2)가 로우 레벨일 때에는, 제3 스위칭 소자(Q3)는 온 상태가 되고 제4 스위칭 소자(Q4)는 오프 상태가 된다. 이에 따라, 커패시터(C1)는, 제3 스위칭 소자(Q3)에 연결된 전원을 통해 충전될 수 있다. 구체적으로, 커패시터(C1)는 제2 전원(VDD)-제2 노드(N2)-커패시터(C1)-제1 노드(N1)-다이오드(D1)-접지(GND)의 패스를 통해 충전될 수 있다. 다이오드(D1)의 문턱 전압을 Vf라 할 때 커패시터 양단의 전압은 VDD-Vf가 된다.
이와 같이 제2 제어신호(CTRL2)가 로우 레벨일 때에는, 제1 노드(N1)의 전압이 Vf이어서, 제2 스위칭 소자(Q2)의 게이트-소스 전압 차가 문턱 전압보다 작으므로, 제2 스위칭 소자(Q2) 오프 상태가 된다. 따라서, 전력 스위치(14)의 게이트 전압(VGATE)은 제1 스위칭 소자(Q1)의 온/오프 상태에 따라 결정될 수 있다. 예를 들어, 제1 제어신호(CTRL1)가 로우 레벨이면 제1 스위칭 소자(Q1)가 온 상태가 되어 전력 스위치(14)의 게이트에 제1 전원의 전압(VCC)을 인가할 수 있다.
도 5b에 도시된 것과 같이 제2 제어신호(CTRL2)가 로우 레벨에서 하이 레벨로 스위칭 되면, 제3 스위칭 소자(Q3)가 턴-오프 되고 제4 스위칭 소자(Q4)는 턴-온 된다. 이에 따라, 커패시터(C1)의 일단인 제2 노드(N2)의 전압이 영 전압(0 V)이 되며, 커패시터(C1)의 타단인 제1 노드(N2)의 전압은, 제3 스위칭 소자(Q3)에 연결된 전원전압 및 상기 제4 스위칭 소자(Q4)에 연결된 전원전압의 차, 즉 VDD만큼 감소하게 된다. 다시 말해, 커패시터(C1)의 타단인 제1 노드(N1)의 전압이 -(VDD-Vf)가 되어, 제2 스위칭 소자(Q2)의 게이트-소스 전압 차가 문턱 전압보다 커지므로 제2 스위칭 소자(Q2) 온 상태가 된다. 제2 제어신호(CTRL2)가 하이 레벨인 동안에는 제1 제어신호(CTRL1)도 항상 하이 레벨이므로, 제1 스위칭 소자(Q1)는 오프 상태에 있고, 이에 따라, 커패시터의 타단인 제1 노드(N1)의 전압, 즉 -(VDD-Vf)이 전력 스위치(14)의 게이트로 인가될 수 있다.
이상과 같이, 제1 스위칭 소자(Q1)가 온 상태로 동작하는 동안에는, 제1 전원의 전압(VCC)으로 전력 스위치(14)를 온시키고, 제1 스위칭 소자(Q1)가 오프 상태로 동작하는 동안에는 커패시터(C1)의 충전과 방전 상태에 따라 영 전압(0V) 또는 음 전압(-VDD+Vf)으로 전력 스위치(14)를 오프시킬 수 있다.
도 6은 본 개시의 다른 실시예에 따른 풀업부의 구성을 설명하기 위한 예시도이다.
본 개시의 다른 실시예에 따른 풀업부(120)는 타이밍 제어부(100)와 제1 스위칭 소자(Q1)의 게이트 사이에 구비되는 구동드라이버(600)를 더 포함할 수 있다. 구동드라이버(600)는 제1 제어신호(CTRL1)를 입력받아, 제1 스위칭 소자(Q1)를 구동시킬 수 있다. 일반적으로, GaN FET 소자를 구동시키기 위해서 사용되는 제1 스위칭 소자(Q1)는 매우 큰 사이즈를 가지게 된다. 구동드라이버(600)는, 이와 같이 큰 사이즈를 갖는 제1 스위칭 소자(Q1)를 스위칭시키기 위한 전압을 생성할 수 있다.
한편, 제1 스위칭 소자(Q1) 및 풀다운부(140)의 구성요소들은 상술한 도 4의 제1 스위칭 소자(Q1) 및 풀다운부(140)의 구성요소들과 동일하거나 상응하므로 이에 대한 자세한 설명은 생략하도록 한다.
이상 상술한 바와 같이 본 개시에 따른 게이트 구동회로(10)는, 스위치드 커패시터 구조를 이용하여, 전원공급회로로부터 음 전압을 제공받을 필요 없이 전력 스위치의 턴-오프 동작을 수행하기 위한 음 전압을 자체적으로 생성할 수 있다. 또한, 지연회로(320)의 지연시간(TDelay)에 대응하는 길이를 갖는 음 전압 인가구간(TNEG)에만 전력 스위치(14)의 게이트에 음 전압을 제공하고, 그 이후에는 전력 스위치(14)의 게이트 전압을 영 전압으로 유지시켜 전력 손실을 저감할 수 있다.
본 발명에 따른 장치 또는 방법의 각 구성요소는 하드웨어 또는 소프트웨어로 구현되거나, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 각 구성요소의 기능이 소프트웨어로 구현되고 마이크로프로세서가 각 구성요소에 대응하는 소프트웨어의 기능을 실행하도록 구현될 수도 있다.
본 명세서에 설명되는 시스템들 및 기법들의 다양한 구현예들은, 디지털 전자 회로, 집적회로, FPGA(field programmable gate array), ASIC(application specific integrated circuit), 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 및/또는 이들의 조합으로 실현될 수 있다. 이러한 다양한 구현예들은 프로그래밍가능 시스템 상에서 실행 가능한 하나 이상의 컴퓨터 프로그램들로 구현되는 것을 포함할 수 있다. 프로그래밍가능 시스템은, 저장 시스템, 적어도 하나의 입력 디바이스, 그리고 적어도 하나의 출력 디바이스로부터 데이터 및 명령들을 수신하고 이들에게 데이터 및 명령들을 전송하도록 결합되는 적어도 하나의 프로그래밍가능 프로세서(이것은 특수 목적 프로세서일 수 있거나 혹은 범용 프로세서일 수 있음)를 포함한다. 컴퓨터 프로그램들(이것은 또한 프로그램들, 소프트웨어, 소프트웨어 애플리케이션들 혹은 코드로서 알려져 있음)은 프로그래밍가능 프로세서에 대한 명령어들을 포함하며 "컴퓨터가 읽을 수 있는 기록매체"에 저장된다.
컴퓨터가 읽을 수 있는 기록매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 이러한 컴퓨터가 읽을 수 있는 기록매체는 ROM, CD-ROM, 자기 테이프, 플로피디스크, 메모리 카드, 하드 디스크, 광자기 디스크, 스토리지 디바이스 등의 비휘발성(non-volatile) 또는 비일시적인(non-transitory) 매체일 수 있으며, 또한 데이터 전송 매체(data transmission medium)와 같은 일시적인(transitory) 매체를 더 포함할 수도 있다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다.
본 명세서의 흐름도/타이밍도에서는 각 과정들을 순차적으로 실행하는 것으로 기재하고 있으나, 이는 본 개시의 일 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것이다. 다시 말해, 본 개시의 일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 일 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 흐름도/타이밍도에 기재된 순서를 변경하여 실행하거나 각 과정들 중 하나 이상의 과정을 병렬적으로 실행하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이므로, 흐름도/타이밍도는 시계열적인 순서로 한정되는 것은 아니다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 게이트 구동회로

Claims (10)

  1. 전력 스위치로의 양 전압 인가구간을 지시하는 제1 제어신호 및 상기 전력 스위치로의 음 전압 인가구간을 지시하는 제2 제어신호를 생성하는 타이밍 제어부;
    상기 제1 제어신호에 의해 지시되는 상기 양 전압 인가구간 동안 상기 전력 스위치의 게이트에 제1 전압을 인가하는 풀업부; 및
    상기 제2 제어신호에 의해 지시되는 상기 음 전압 인가구간 동안 상기 전력 스위치의 게이트 전압을 제2 전압으로 유지시키고, 상기 음 전압 인가구간이 경과한 이후 상기 양 전압 인가구간이 도래하기 전까지 상기 전력 스위치의 게이트 전압을 제3 전압으로 유지시키는 풀다운부를 포함하되,
    상기 풀다운부는, 커패시터 및 하나 이상의 스위칭 소자들을 포함하며,
    상기 하나 이상의 스위칭 소자들은,
    상기 음 전압 인가구간 이외의 시간구간에서는, 상기 커패시터의 충전을 위한 경로를 형성하도록 제어되고,
    상기 음 전압 인가구간에서는, 상기 커패시터에 충전된 전압을 이용하여 상기 제3 전압보다 낮은 상기 제2 전압을 생성하도록 제어되는 것을 특징으로 하는 게이트 구동회로.
  2. 전력 스위치로의 양 전압 인가구간을 지시하는 제1 제어신호 및 상기 전력 스위치로의 음 전압 인가구간을 지시하는 제2 제어신호를 생성하는 타이밍 제어부;
    상기 제1 제어신호에 의해 지시되는 상기 양 전압 인가구간 동안 상기 전력 스위치의 게이트에 제1 전압을 인가하는 풀업부; 및
    상기 제2 제어신호에 의해 지시되는 상기 음 전압 인가구간 동안 상기 전력 스위치의 게이트 전압을 제2 전압으로 유지시키고, 상기 음 전압 인가구간이 경과한 이후 상기 양 전압 인가구간이 도래하기 전까지 상기 전력 스위치의 게이트 전압을 제3 전압으로 유지시키는 풀다운부를 포함하되,
    상기 풀다운부는,
    상기 제2 제어신호에 기초하여 택일적으로 온(on)되는 제3 스위칭 소자와 제4 스위칭 소자;
    상기 제3 스위칭 소자 및 제4 스위칭 소자의 접점과, 일단이 연결된 커패시터;
    상기 커패시터의 타단에 연결된 다이오드; 및
    상기 커패시터의 타단과 상기 전력 스위치 사이에 연결되며, 게이트로 상기 제3 전압이 인가되는 제2 스위칭 소자
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
  3. 제1항 또는 제2항에 있어서,
    상기 타이밍 제어부는,
    상기 음 전압 인가구간의 길이에 대응하는 시간만큼 입력신호를 지연시키는 지연회로; 및
    상기 지연회로의 지연시간에 대응하는 길이를 갖는 음 전압 인가구간을 지시하는 상기 제2 제어신호를 생성하는 디지털 로직
    을 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 삭제
  5. 제2항에 있어서,
    상기 제3 스위칭 소자가 온되면,
    상기 제3 스위칭 소자에 연결된 전원을 통해 상기 커패시터가 충전되고; 상기 제2 스위칭 소자가 오프되는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서,
    상기 제3 스위칭 소자가 온되어 있는 상태에서 상기 제4 스위칭 소자가 온되어 있는 상태로 변경되면,
    상기 커패시터의 타단의 전압이 상기 제3 스위칭 소자 및 상기 제4 스위칭 소자에 연결된 전원전압들의 차만큼 감소하고; 상기 제2 스위칭 소자가 온되어 상기 커패시터의 타단의 전압이 상기 전력 스위치의 게이트로 인가되는 것을 특징으로 하는, 게이트 구동회로.
  7. 제1항 또는 제2항에 있어서,
    상기 풀업부는,
    상기 제1 전압을 공급하는 전원과 상기 전력 스위치 사이에 연결되는 제1 스위칭 소자를 포함하는 것을 특징으로 하는, 게이트 구동회로.
  8. 제7항에 있어서,
    상기 풀업부는,
    상기 타이밍 제어부와 상기 제1 스위칭 소자의 게이트 사이에 구비되는 구동드라이버를 더 포함하는 것을 특징으로 하는, 게이트 구동회로.
  9. 제1항 또는 제2항에 있어서,
    상기 타이밍 제어부는,
    상기 양 전압 인가구간과 상기 음 전압 인가구간 사이에 데드타임(dead time)을 설정하는 데드타임 생성부를 포함하는 것을 특징으로 하는, 게이트 구동회로.
  10. 제1항 또는 제2항에 있어서,
    상기 전력 스위치는 GaN FET 소자임을 특징으로 하는 게이트 구동회로.
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