JP2012249509A - 電力用半導体装置 - Google Patents
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Abstract
【解決手段】電力用半導体装置200は、互いに並列に接続された第1および第2の電力用半導体素子Q1,Q2と、駆動制御部100とを備える。駆動制御部100は、外部から繰返し受けるオン指令およびオフ指令に応じて第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする。具体的には、駆動制御部100は、オン指令に対して、第1および第2の電力用半導体素子Q1,Q2を同時にオン状態にする場合と、第1および第2の電力用半導体素子Q1,Q2の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能である。駆動制御部100は、オフ指令に対して、第1および第2の電力用半導体素子Q1,Q2の一方をオフ状態にした後に他方をオフ状態にする。
【選択図】図1
Description
[電力用半導体装置200の構成]
図1は、この発明の実施の形態1による電力用半導体装置200の構成図である。図1を参照して、電力用半導体装置200は、高電圧ノードHVと接地ノードGNDとの間に互いに並列に接続された電力用半導体素子Q1,Q2と、駆動制御部100とを含む。図1では電力用半導体素子Q1,Q2としてIGBTが例示されるが、パワーMOSFETやバイポーラトランジスタなどその他の半導体素子であってもよい。以下では、電力用半導体素子Q1,Q2をそれぞれIGBTQ1,Q2とも記載する。IGBTQ1,Q2のコレクタが接続される高電圧ノードHVは制御対象の電力機器に接続され、高電圧が印加される。
図2は、駆動信号DSと電力用半導体素子Q1,Q2のゲート電圧との関係を示すタイミング図である。図1、図2を参照して、駆動制御部100は、オン指令を受けてIGBTQ1,Q2をオン状態に切替えるとき、IGBTQ1,Q2を同時にオン状態にする場合と、IGBTQ1,Q2のうち一方(たとえば、IGBTQ1)を先にオン状態にし、他方を後からオン状態にする場合とに切替え可能である。さらに、駆動制御部100は、オフ指令を受けてIGBTQ1,Q2をオフ状態に切替えるとき、IGBTQ1,Q2を同時にオフ状態にする場合と、IGBTQ1,Q2のうち一方(たとえば、IGBTQ1)を先にオフ状態にし、他方を後からオフ状態にする場合とに切替え可能である。IGBTQ1,Q2を同時にスイッチングするか、それとも、タイミングをずらしてそれぞれ独立にスイッチングするかは、オン指令を受けてIGBTQ1,Q2がオン状態(導通状態)のときにIGBTQ1,Q2をそれぞれ流れる主電流I1,I2(または主電流I1およびI2が合成された全電流It)の大きさに応じて決める。具体的に実施の形態1の場合、電力用半導体素子Q1,Q2を流れる全電流Itは、大きさによって3つの領域に分けられる。
次に、上記の方法でIGBTQ1,Q2のスイッチング制御を行なう理由について説明する。
次に、図3(A)、(B)に示したスイッチング特性が得られる理由について説明する。
図5を参照して、ターンオフ損失Eoffは、コレクタ電流Icの累乗関数で表わされる(すなわち、図5に示す両対数グラフにおいて、ターンオフ損失Eoffがコレクタ電流Icに比例する)。記号「^」で指数を表わすものとすると、ターンオフ損失Eoffは、定数a,bを用いて、
Eoff=a×Ic^b …(1)
と書き表わすことができる。
Eoff_1P=a×(2×Io)^b …(2)
と表わされる。2素子同時にオフ状態にしたときのターンオフ損失Eoff_2Pは、
Eoff_2P=2×a×Io^b …(3)
と表わされる。上式(2)と(3)との比は、
Eoff_1P/Eoff_2P=2^(b−1) …(4)
となるので、b<1であれば、
Eoff_1P<Eoff_2P …(5)
の関係が成立する。b<1の関係は図5のグラフの傾きが1より小さいことを意味し、通常は、このb<1の関係が成り立つ。
再び図5を参照して、ターンオン損失Eonは、コレクタ電流Icの指数関数で概ね表わすことができる(図5に示す両対数グラフにおいて、ターンオン損失Eonとコレクタ電流Icとは正比例関係にない)。したがって、ターンオン損失Eonは、定数a,bを用いて、
Eon=a×exp(Ic×b) …(6)
と書き表わすことができる。ただし、上式(6)において「exp(…)」は指数関数を表わす。
Eon_1P=a×exp(2×Io×b) …(7)
と表わされる。2素子同時にオン状態にしたときのターンオン損失Eon_2Pは、
Eon_2P=2×a×exp(Io×b) …(8)
と表わされる。上式(7)と(8)との比は、
Eon_1P/Eon_2P=exp(Io×b)/2 …(9)
となるので、Io<b×ln(2)となる比較的小電流の領域で(ただし、lnは自然対数を表わす)、
Eon_1P<Eon_2P …(10)
の関係が成立する。Io>b×ln(2)となる比較的大電流の領域で、
Eon_1P>Eon_2P …(11)
の関係が成立する。
図10〜図16に並列接続されたIGBTについてのシミュレーション結果を示す。図10〜図15に示す波形図では、IGBTQ1,Q2の各々について、上から順に損失[kW]、コレクタ・エミッタ間電圧VCE[V]、コレクタ・エミッタ間電流ICE[A]、ゲート・エミッタ間電圧VGE[V]の波形図が示される。損失は、コレクタ・エミッタ間電圧VCEとコレクタ・エミッタ間電流ICEとの積である。
図17は、この発明の実施の形態2による電力用半導体装置201の構成を示す回路図である。実施の形態2では、図1の駆動制御部100の具体的構成の一例が示される。図17の駆動制御部101は、制御用の集積回路(IC:Integrated Circuit)5と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOS(Metal Oxide Semiconductor)トランジスタQ11,Q22,Q33,Q44とを含む。
図19は、この発明の実施の形態3による電力用半導体装置202の構成を示す回路図である。実施の形態3では、図1の駆動制御部100の具体的構成の一例が示される。図19の駆動制御部102は、制御用の集積回路(IC)5aと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY1,DLY2とを含む。
Vq1>v1×r23/(r14+r23) …(12)
の関係を満たすように設定される。すなわち、IGBTQ1の閾値電圧は、駆動用電源V1の出力電圧を抵抗素子R14,R23によって分圧した電圧よりも大きい。この結果、時刻t2で、IGBTQ1がオフ状態に切替わる。
図21は、この発明の実施の形態4による電力用半導体装置203の構成を示す回路図である。図21の駆動制御部103に設けられた遅延回路DLY3は、ダイオードD38を含まない点で図19の遅延回路DLY1と異なる。したがって、図21の遅延回路DLY3は、集積回路5aの出力端子OUT1から出力された制御信号の立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタQ33のゲートに供給する。図21のその他の点は図19と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。集積回路5aの出力端子OUT1,OUT2から出力される制御信号のタイミングも図20の場合と同じである。
図22は、この発明の実施の形態5による電力用半導体装置204の構成を示す回路図である。実施の形態5では、図1の駆動制御部100の具体的構成の一例が示される。図22の駆動制御部104は、制御用の集積回路(IC)5bと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q44と、ダイオードD12,D13とを含む。
図24は、この発明の実施の形態6による電力用半導体装置205の構成を示す回路図である。実施の形態6では、図1の駆動制御部100の具体的構成の一例が示される。図24の駆動制御部105は、制御用の集積回路(IC)5aと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q44と、ダイオードD12,D13と、遅延回路DLY2とを含む。
図25は、この発明の実施の形態7による電力用半導体装置206の構成を示す回路図である。実施の形態7では、図1の駆動制御部100の具体的構成の一例が示される。図25の駆動制御部106は、駆動信号DSが入力される入力ノード8と、インバータ50と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY1,DLY2とを含む。
<実施の形態8>
図26は、この発明の実施の形態8による電力用半導体装置207の構成を示す回路図である。図26の駆動制御部107に設けられた遅延回路DLY3は、ダイオードD38を含まない点で図25の遅延回路DLY1と異なる。したがって、図26の遅延回路DLY3は、駆動信号DSの立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタQ33のゲートに供給する。図26のその他の点は図25と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図27は、この発明の実施の形態9による電力用半導体装置208の構成を示す回路図である。図27の電力用半導体装置208は、IGBTQ1,Q2を流れる全電流Itを検出するための電流検出センサ99をさらに含む点で図17の電力用半導体装置201と異なる。電流検出センサ99として、たとえば、カレントトランスが用いられる。
図29は、この発明の実施の形態10による電力用半導体装置209の構成を示す回路図である。
図30は、この発明の実施の形態11による電力用半導体装置210の構成を示す回路図である。
図31は、この発明の実施の形態12による電力用半導体装置で用いられるIGBTQ1,Q2の仕様について説明するための図である。図31には、既に図8で説明したターンオフ損失Eoffと飽和電圧VCE(sat)との関係(トレードオフ)が示される。
上記の実施の形態1〜12による電力用半導体装置において、IGBTQ2の閾値電圧をIGBTQ1の閾値電圧よりも小さくなるようにIGBTQ1,Q2を選定してもよい。このような仕様のIGBTQ1,Q2を選定することによって、ターンオフ時には、より確実にIGBTQ1をIGBTQ2より先にオフ状態に切替えることができる。さらに、IGBTの閾値電圧を調整することによって次のような変形も可能である。
図33は、実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。図33には、駆動制御部101,108,109にそれぞれ設けられた集積回路5,5d,5eから出力される制御信号のタイミング図が示される。以下では図17に示された集積回路5を代表として説明するが、集積回路5d,5eについても同様である。
図34は、実施の形態5,11による電力用半導体装置204,210において、駆動制御部104,110によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。図34には、駆動制御部104,110にそれぞれ設けられた集積回路5b,5gから出力される制御信号のタイミング図が示される。以下では図22に示された集積回路5bを代表として説明するが、集積回路5gについても同様である。
図35は、実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の他の変形例について説明するための図である。図35には、駆動制御部101,108,109にそれぞれ設けられた集積回路5,5d,5eから出力される制御信号のタイミング図が示される。以下では図17に示された集積回路5を代表として説明するが、集積回路5d,5eについても同様である。
上記の実施の形態1〜16の電力用半導体装置では、並列接続された2個の電力用半導体素子Q1,Q2が高電圧ノードHVと接地ノードGNDとの間に設けられる例を示した。高電圧ノードHVと接地ノードGNDの間に並列接続された電力用半導体素子を2個以上設けて、少なくとも1個以上の電力用半導体素子が遅延して動作するように構成しても、上記と同様の効果を得ることができる。
上記の実施の形態1〜17による電力用半導体装置において、IGBTQ1にはIGBTや通常のバイポーラトランジスタのようなバイポーラ素子を設け、IGBTQ2に代えてたとえばSiCで形成されたパワーMOSトランジスタのようなユニポーラ素子を設けてもよい。IGBTQ1の後からオフ状態に切替わるIGBTQ2にユニポーラ素子のようなスイッチング速度の速い半導体素子を設けることによってターンオフ損失Eoffを低く抑えることができるので、電力用半導体装置のスイッチング損失をさらに低減することができる。
図36は、この発明の実施の形態19による電力用半導体装置212の構成を示す回路図である。図36の電力用半導体装置212は、IGBTQ1,Q2と、図27で説明したIGBTQ1,Q2を流れる全電流Itを検出するための電流検出センサ99と、駆動制御部112とを含む。駆動制御部112は、電流検出センサ99の出力に応じてIGBTQ1,Q2のスイッチングのタイミングが変化するように、図25で説明した駆動制御部106を変形したものである。以下、具体的に説明する。
トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9に接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
図38は、この発明の実施の形態20による電力用半導体装置213の構成を示す回路図である。図38の駆動制御部113に設けられた遅延回路DLY9は、ダイオードD39をさらに含む点で図36の遅延回路DLY6と異なる。ダイオードD39のカソードはトランジスタQ55のドレインに接続され、ダイオードD39のアノードはトランジスタQ33のゲートに接続される。駆動制御部113に設けられた遅延回路DLY10は、ダイオードD49をさらに含む点で図36の遅延回路DLY8と異なる。ダイオードD49のカソードはトランジスタQ66のドレインに接続され、ダイオードD49のアノードはインバータ50の出力ノードに接続される。図38のその他の点は図36と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図39は、この発明の実施の形態21による電力用半導体装置214の構成を示す回路図である。
図40は、この発明の実施の形態22による電力用半導体装置215の構成を示す回路図である。図40の駆動制御部115に設けられた遅延回路DLY9は、ダイオードD39をさらに含む点で図39の遅延回路DLY6と異なる。ダイオードD39のカソードはトランジスタQ55のドレインに接続され、ダイオードD39のアノードはトランジスタQ33のゲートに接続される。駆動制御部115に設けられた遅延回路DLY10は、ダイオードD49をさらに含む点で図39の遅延回路DLY8と異なる。ダイオードD49のカソードはトランジスタQ66のドレインに接続され、ダイオードD49のアノードはインバータ50の出力ノードに接続される。図40のその他の構成は図39と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Claims (24)
- 互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にする場合と、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする、電力用半導体装置。 - 前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第1の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第1の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記電流検出値が前記第1の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にする、請求項1に記載の電力用半導体装置。 - 互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にする場合と、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。 - 前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値を第1の閾値および前記第1の閾値より大きい第2の閾値とそれぞれ比較する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第1の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にするとともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第1の閾値を超えかつ前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超える場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項3に記載の電力用半導体装置。 - 互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。 - 前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第2の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項5に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第1の電力用半導体素子の前記センス電極に接続された第1の検出用抵抗素子と、
前記第2の電力用半導体素子の前記センス電極に接続された第2の検出用抵抗素子とを含む、請求項2,4,6のいずれか1項に記載の電力用半導体装置。 - 互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする、電力用半導体装置。 - オン状態における前記第1の電力用半導体素子の飽和電圧は、前記第2の電力用半導体素子の飽和電圧よりも小さく、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧が閾値電圧以下となったときにオン状態からオフ状態に切替わり、
前記第1の電力用半導体素子の閾値電圧は、前記第2の電力用半導体素子の閾値電圧より大きく、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。 - 前記第1の電力用半導体素子は、バイポーラトランジスタであり、
前記第2の電力用半導体素子は、ユニポーラトランジスタであり、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。 - 前記駆動制御部は、前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合には、前記オン指令を受ける毎に、先にオン状態にする電力用半導体素子と後にオン状態にする電力用半導体素子とを切替える、請求項1または3に記載の電力用半導体装置。
- 前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記オフ指令を受ける毎に、先にオフ状態にする電力用半導体素子と後にオフ状態にする電力用半導体素子とを切替える、請求項1,3,5,8,12のいずれか1項に記載の電力用半導体装置。
- 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1〜第4の制御信号を出力する制御回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の制御信号を受ける第2の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の制御信号を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の制御信号を受ける第4の駆動用トランジスタとを含む、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1および第2の制御信号を出力する制御回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の制御信号を受ける第2の駆動用トランジスタと、
前記第1の制御信号を受け、前記第1の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第1の遅延回路と、
前記第2の制御信号を受け、前記第2の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第2の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第1の遅延回路は、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第2の遅延回路、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1〜第3の制御信号を出力する制御回路と、
第1の主電極が前記第1のノードと接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1の駆動用トランジスタの第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第1のダイオードと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、前記第2の制御信号を制御電極に受ける第2の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1の駆動用トランジスタの前記第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第2のダイオードと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、前記第3の制御信号を制御電極に受ける第3の駆動用トランジスタとを含む、請求項5または8に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1および第2の制御信号を出力する制御回路と、
第1の主電極が前記第1のノードと接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1の駆動用トランジスタの第2の主電極との間に、前記第1の駆動用トランジスタがオン状態にときに導通状態になる極性で接続された第1のダイオードと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、前記第2の制御信号を制御電極に受ける第2の駆動用トランジスタと、
前記第2の制御信号を受け、前記第2の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1の駆動用トランジスタの前記第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第2のダイオードと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記遅延回路の出力を受ける第3の駆動用トランジスタとを含み、
前記遅延回路は、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記駆動信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記インバータの出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第2の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第1の遅延回路は、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第2の遅延回路は、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。 - 前記駆動用電源の出力電圧が前記第1および第2の抵抗素子によって分圧された電圧は、前記第1の電力用半導体素子がオン状態に切替わる閾値電圧よりも小さい、請求項15〜18のいずれか1項に記載の電力用半導体装置。
- 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第2の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第1の遅延時間だけ遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第2の遅延時間だけ遅延させる第2の遅延回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第3の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第4の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第3の遅延回路は、前記論理回路の判定結果をさらに受け、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第1の遅延時間だけ遅延させ、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第1の遅延時間よりも大きい第3の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第1の遅延時間だけ遅延させ、
前記第4の遅延回路は、前記論理回路の判定結果をさらに受け、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第2の遅延時間だけ遅延させ、前記第4の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第2の遅延時間よりも大きい第4の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第2の遅延時間だけ遅延させる、請求項6に記載の電力用半導体装置。 - 互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。 - 前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第2の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項21に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第2の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第1の遅延時間だけ遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第2の遅延時間だけ遅延させる第2の遅延回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第3の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第4の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第3の遅延回路は、前記論理回路の判定結果をさらに受け、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第1の遅延時間よりも大きい第3の遅延時間だけ遅延させ、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第3の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第1の遅延時間だけ遅延させ、
前記第4の遅延回路は、前記論理回路の判定結果をさらに受け、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第2の遅延時間より大きい第4の遅延時間だけ遅延させ、前記第4の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第4の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第2の遅延時間だけ遅延させる、請求項22に記載の電力用半導体装置。 - 前記第1および第2の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第1の電力用半導体素子の前記センス電極に接続された第1の検出用抵抗素子と、
前記第2の電力用半導体素子の前記センス電極に接続された第2の検出用抵抗素子とを含み、
前記論理回路は、
前記第1の検出用抵抗素子にかかる電圧が、前記第2の閾値に対応する電圧を超えたか否かを判定する第1の比較器と、
前記第1の検出用抵抗素子にかかる電圧が、前記第2の閾値に対応する電圧を超えたか否かを判定する第2の比較器と、
前記第1および第2の比較器の論理和を、前記論理回路の判定結果と出力するOR回路とを含む、請求項20または23に記載の電力用半導体装置。
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