JPH0690151A - 並列トランジスタのスイッチング損失を強制分担させるための装置及び方法 - Google Patents

並列トランジスタのスイッチング損失を強制分担させるための装置及び方法

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JPH0690151A
JPH0690151A JP18096193A JP18096193A JPH0690151A JP H0690151 A JPH0690151 A JP H0690151A JP 18096193 A JP18096193 A JP 18096193A JP 18096193 A JP18096193 A JP 18096193A JP H0690151 A JPH0690151 A JP H0690151A
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transistor
transistors
turn
switching
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JP18096193A
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Scott B Donaldson
ビー、ドナルドソン スコット
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Kollmorgen Technologies Corp
Kollmorgen Corp
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Kollmorgen Technologies Corp
Kollmorgen Corp
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Abstract

(57)【要約】 【目的】 並列トランジスタのスイッチング損失を均等
に分担させることを目的とする。 【構成】 並列トランジスタのスイッチング損失を分担
するためのシステムが開示される。システムは、負荷２
２に給電するために並列接続された複数のトランジスタ
１４、１６を備えている。パルス発生器３６が各パルス
周期において１個のパルス信号を有する前記負荷電流に
応答したパルス幅変調されたパルスサイクルを提供す
る。交互セレクタ３０は前記パルスサイクルに応答して
トランジスタ１４、１６にこのパルスサイクルを提供
し、これによって各パルスサイクル毎に所定のトランジ
スタが他のトランジスタより実質的に先行してオンに転
じられて、実質上全ターンオン損失を消費するものであ
り、所定のトランジスタが他のトランジスタより実質的
に遅くオフに転ずることにより実質上すべてのターンオ
フ損を消費するものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、並列スイッチングＭ
ＯＳＦＥＴ（メタルオキサイド型ＦＥＴ）に関し、より
特定すれば、複数のスイッチングＭＯＳＦＥＴが並列接
続されている場合のスイッチング損失を強制的に分担さ
せるための新規のシステムに関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは、その種々の利点
に基づいて近年多くの分野に利用されるようになってき
た。ＭＯＳＦＥＴは典型的に高周波動作を許容する高速
スイッチング特性を有している。ＭＯＳＦＥＴ装置はさ
らに、高ゲート入力インピーダンスを有し、これが単純
かつ効率的なゲートドライブ回路の設計を可能にするも
のである。
【０００３】さらに、パワーＭＯＳＦＥＴのチャネル抵
抗は正の温度係数を有する。チャネル抵抗が正の温度係
数を有するため、動作温度が上昇すると、そのチャネル
抵抗値は増大して電流を制限することになる。したがっ
て、多くのパワーＭＯＳＦＥＴ装置は、バイポーラ型ト
ランジスタよりも設計上の厳密性が少なくなるように、
並列接続されるのが普通である。
【０００４】並列ＭＯＳＦＥＴはブラシ型モータ及びブ
ラシレス型モータのいずれに対しても適用されるスイッ
チング電源や、パルス幅変調制御などのようなスイッチ
モード手段に用いることができる。
【０００５】並列ＭＯＳＦＥＴ設計概念の一つの主要な
利点は、並列接続された多くのトランジスタが定常状態
において負荷回路に比較的大きい電流を供給できること
である。逆に、同一の電流要求に対し並列ＭＯＳＦＥＴ
トランジタは同一電流を提供する１個のトランジスタよ
り少ない電力しか消耗しない。
【０００６】これは式ＰL ＝Ｉ2 Ｒを用いて電力損失
（ＰL ）を測定することにより明らかである。したがっ
て、１個のトランジスタが負荷に対し所望の電流（Ｉ）
を供給する場合、２個のトランジスタの各々は負荷に電
流Ｉ／２を提供すればよい。２個の並列トランジスタの
場合における電力損失（ＰL ）はＩ2 ・Ｒ／２となり、
これは１個のトランジスタの場合における電力損失（Ｐ
L ）の半分である。
【０００７】並列ＭＯＳＦＥＴが用いられる場合の主な
設計上の制約は、スイッチング遷移中にトランジスタが
均等な電力損失を分担しないであろうということであ
る。したがって、各トランジスタの電気的特性に応じ
て、１個のトランジスタはそれに並列接続された他のす
べてのトランジタより前にオンに転じ、かつそれに並列
接続された他のすべてのトランジスタがオフに転じられ
た後において、オフとなる事態が発生する。
【０００８】スイッチングトランジスタの不均一な特性
は、各スイッチングサイクルのターンオン又はターンオ
フ中においてより早いターンオン時間又はより遅いター
ンオフ時間を有するトランジスタに全負荷電流を導通さ
せることになる。その結果、そのトランジスタは他のト
ランジスタよりも過酷な条件において動作し、したがっ
て、他のトランジスタより早く誤動作又は故障を生ずる
ことになる。さらに、ＭＯＳＦＥＴトランジスタのター
ンオン閾値は動作温度と逆比例する。したがって、動作
温度が上昇すれば、トランジスタはより早くオンに転
じ、トランジスタの初期誤動作をもたらすような無拘束
状態となる。
【０００９】ターンオン及びターンオフ中の不均一な損
失負担の問題点に対する一つの解法は、並列接続された
すべてのトランジスタの電気特性を整合させることであ
る。したがって、並列接続されるべきすべてのトランジ
スタはまずテストされ、整合した特性を有するものがそ
の並列設計のために選択される。
【００１０】動特性が整合したトランジスタを提供する
ためには、それらのトランジスタは同一の製造型から選
択されるか、又はゲート閾値電圧及び相互コンダクタン
スの双方が整合したものでなければならない。この整合
条件は高い稼働率の製造ラインにおいてはコスト高とな
り、低い稼働率の製造ラインにおいては限定されたサン
プルサイズに基づく極めて困難なものとなる。
【００１１】さらに、並列設計において整合トランジス
タ群が用いられたとしても、それらの装置特性は時間経
過及び温度に応じて種々に異なる可能性がある。したが
って、ある動作期間後、又は異なった負荷条件又は環境
条件下においてはそのトランジスタ回路は不均一なトラ
ンジスタ特性とならざるを得ないものである。
【００１２】したがって、ＭＯＳＦＥＴトランジスタを
並列接続してもスイッチング損失を均等に分担するよう
な実際的な設計が要求されるところである。
【００１３】
【発明の要約】したがって、本発明の一つの目的は、Ｍ
ＯＳＦＥＴトランジスタを並列接続した場合において、
均等なスイッチング損失の分担を可能とすることであ
る。
【００１４】本発明の別の目的は、並列接続された１群
のＭＯＳＦＥＴトランジスタの各々が各サイクルにおい
て他のトランジスタに先駆けてオンに転じようとする状
態を提供することである。
【００１５】本発明のさらに別の目的は、１群の並列Ｍ
ＯＳＦＥＴトランジスタの各々がそれらの動特性パラメ
ータのテスト及び整合を要求されることなく、均一な緊
張状態を提供することである。
【００１６】本発明のさらに別の目的は、電気モータ、
特にブラシレスＤＣモータに対し均等なスイッチング損
失分担によって励磁信号を提供することである。
【００１７】本発明のいま一つの目的は、ＭＯＳＦＥＴ
トランジスタを並列接続した場合において、均等なスイ
ッチング損失分担を有するスイッチング電源を提供する
ことである。
【００１８】本発明によれば、スイッチングモードにお
いて動作する１群のＭＯＳＦＥＴトランジスタが並列接
続され、負荷回路にある一定の電流を提供するようにな
っている。タイミング回路及びセレクタは、トランジス
タの一つに対し他の並列トランジスタより前にターンオ
ンさせる命令を与え、それ自身によってターンオン損失
を消費させる。スイッチング遷移が完了するに十分な遅
延時間Δｔが経過した後、他の並列トランジスタがター
ンオンされて全体のオン抵抗値を減少させる。同様に、
ターンオフ中において、時間遅延回路及びセレクタは単
一のトランジスタに最後のターンオフ命令を与え、それ
自身によるターンオフ損失を消費させる。時間遅延回路
及びセレクタはそのような強制ターンオン及びターンオ
フシーケンスを全並列トランジスタを通じて循環させ
る。かくして、各トランジスタはその先行ターンオン及
び後行ターンオフサイクルを通じてすべてのスイッチン
グ損失を消費し、他のサイクルにおいてはスイッチング
損失を消費しないモードにおいて動作する。
【００１９】
【実施例】図１は２個の並列ＭＯＳＦＥＴを用いた典型
的なスイッチモード電力回路１０を示すものである。
【００２０】Ｄ．Ｃ．電源１２の正端子はＭＯＳＦＥＴ
トランジスタ１４及び１６のドレイン端子に接続され
る。当業者にとっては容易に理解される通り、この回路
には、３以上のＭＯＳＦＥＴトランジスタを並列接続す
ることも可能である。ＭＯＳＦＥＴトランジスタ１４及
び１６のソース端子は一括接続され、それらのトランジ
スタがオンであるとき母線１７に電流を供給する。トラ
ンジスタ１４のゲート端子はゲートドライブ回路２４の
出力に接続される。同じくトランジスタ１６のゲートは
ゲートドライブ回路２６の出力に接続される。ゲートド
ライブ回路２４及び２６は典型的に高入力インピーダン
ス及び低出力インピーダンスを有するバッファ回路とし
て構成されている。
【００２１】母線１７にはフライバックダイオード１８
が接続され、Ｄ．Ｃ．電源１２の負端子にフライバック
接続される。インダクタンス２０及びコンデンサ２１か
らなるローパスフィルタは母線１７に接続され、これに
よって負荷２２にはその第１端子からフィルタ出力が供
給される。負荷２２の他端子はフライバックダイオード
１８のアノードに結合される。したがって、母線１７を
通ずる電流はフィルタにより平滑化された後、負荷２２
に流入する。
【００２２】負荷電流を制御するため、フィードバック
回路３１が構成されている。
【００２３】フィードバック回路３１は信号増幅器３２
を含み、この増幅器３２は加算回路３３より提供される
信号に応答する。この加算回路は負荷２２中の実際の電
流を表す信号と命令信号３５との差を発生する。命令信
号３５は負荷２２における所望の電流の大きさを表す基
準信号である。信号増幅器の出力はコンパレータ３６に
供給される。コンパレータの非反転入力は信号増幅器の
出力に応答する。演算増幅器の反転入力には三角波発生
器３４が変調信号を提供する。かくして、演算増幅器３
６の出力は、そのデューテイサイクルが負荷２２におけ
る電流の大きさと命令信号３５に応じたパルス幅変調信
号（ＰＷＭ）を提供する。
【００２４】このＰＷＭ信号は交互セレクタ３０に結合
される。交互セレクタ３０はそれぞれゲートドライブ回
路２４の入力とゲートドライブ回路２６の入力に接続さ
れた２つの出力を発生する。交互セレクタは並列接続さ
れるトランジスタ数に応じた数の出力を有するものであ
ることが理解されよう。
【００２５】スイッチモード電力回路の動作中におい
て、負荷２２に供給される電流は図１に示された回路を
用いることにより調整される。したがって、スイッチン
グトランジスタ１４及び１６がオン状態であり、かつそ
れらの飽和領域において動作しているとき、それらのト
ランジスタはオン抵抗値を具現する。ここで、電流は
Ｄ．Ｃ．電源からトランジスタ１４及び１６のオン抵抗
値を介して供給される。次に、電流信号はフィルタ処理
され、その後で負荷２２に供給される。
【００２６】増幅器３２は命令信号３５と負荷２２の電
流との差を表しす誤差信号を発生する。増幅器３２の出
力に表れた誤差信号はコンパレータ３６に結合される。
三角波発生器３４は、増幅器３２の出力において発生し
た誤差信号と比較される変調信号を発生する。コンパレ
ータの出力は誤差信号の振幅に応じた可変デューティサ
イクルのパルス幅変調された信号（以下、「パルス幅変
調信号」という。）を発生する。
【００２７】ここで、パルス幅変調信号は交互セレクタ
３０に結合される。このパルス幅変調信号は固定パルス
周期を有する複数の周期パルス列を含んでいる。このパ
ルス周期は１パルスの開始から次のパルスの開始までの
時間間隔である。各サイクルは、パルス周期より短い
か、または等しい“ＯＮ”周期として定義されるパルス
持続時間を有する。デューティサイクルはパルス周期を
通じたパルス持続時間の比率であり、負荷２２の電流に
応じて変化する。
【００２８】図３（ａ）はＰＷＭ信号５８を図解したも
のである。交互セレクタ３０は、まずトランジスタ１４
をトランジスタ１６よりも先にターンオンする。したが
って、ゲートドライブ回路２４が応答すべきライン６０
上の交互セレクタ出力はこの交互セレクタに供給された
パルスの立ち上がりとともに高レベルに上昇する。時間
周期Δｔ後、交互セクレタ３０の第２出力ライン６２は
同様に高レベルに上昇し、したがって、トランジスタ１
６をターンオンする。トランジスタ１４がトランジスタ
１６より先にターンオンしているため、トランジスタ１
６がターンオンするときにはスイッチング損失は存在し
ない。交互セレクタに供給されたパルスが低レベルにな
ると、交互セレクタ３０はライン６２に低レベル信号を
発生し、その出力信号はトランジスタ１６に結合され
る。したがって、トランジスタ１６はＰＷＭパルスが低
レベルにシフトするとき、同時にオフに転じられる。ト
ランジスタ１４のゲートが応答すべき交互セレクタの出
力は、時間周期Δｔ後、やはり低レベルに移行する。し
たがって、トランジスタ１４はトランジスタ１６の後で
オフに転じられる。やはり、トランジスタ１４はトラン
ジスタ１６がオフに転じられるとき、オン状態であった
ため、トランジスタ１６のターンオフ中においてはスイ
ッチング損失は発生しない。したがって、ターンオン及
びターンオフ中におけるすべてのスイチッング損失は１
サイクルを通じてトランジスタ１４により消費される。
【００２９】次のサイクル中において、上述した手順は
トランジスタ１６がトランジスタ１４より先にターンオ
ンされるように実行される。Δｔの遅延時間後、実効電
流の分担が２個のトランジスタによって提供される間
に、トランジスタ１４はオンに転じられる。その後、Ｐ
ＷＭパルスが低レベルに移行すると、トランジスタ１４
はトランジスタ１６より時間Δｔだけ早くオフに転じら
れる。トランジスタ１４はトランジスタ１６より後にオ
ンに転じられるとともに、トランジスタ１６より先にオ
フに転じられるため、それはスイッチング損失を具現し
ないものである。したがって、このサイクル中において
は、トランジスタ１６のみがすべてのスイッチング損失
を消費する。
【００３０】各パルス周期中において、各トランジスタ
はトランジスタ特性の如何に係わらず、遅延時間Δｔに
おいて全負荷電流及びスイッチング損失を支持するもの
であることが理解されよう。遅延時間Δｔはスイッチン
グ遷移が各トランジスタにおいて完了するに十分な長さ
を有するべきであり、典型的には２００ナノ秒（１０-9
秒）程度とすべきである。
【００３１】図２は本発明の一実施例による交互セレク
タ３０のブロック線図を示すものである。図３（ａ〜
ｄ）は図２に示した回路の動作に関連するタイミング図
である。
【００３２】ＰＷＭパルス列５８は交互セレクタの入力
に結合される。本発明の一実施例にる交互セレクタは遅
延回路５０と、この実施例ではフリップフロップ５２及
びマルチプレクサ５４から構成される多重コントローラ
を具備している。遅延回路の入力はＰＷＭパルス列を受
信する。遅延回路の出力はフリップフロップのクロック
入力に接続される。フリップフロップの反転出力はＤ入
力に接続される。フリップフロップの出力はさらに、マ
ルチプレクサ５４のセレクトポート６４からなるＳ入力
に接続される。
【００３３】マルチプレクサ５４は二つの入力を有し、
その一方は遅延回路５０の出力に接続されてＰＷＭパル
ス５８の遅延相である信号５６を受信し、他方の入力は
交互セレクタ３０の入力ポートに接続され、ＰＷＭパル
ス５８そのものを受信するようになっている。マルチプ
レクサ５４の出力はライン６０及び６２を介して図１の
ゲートドライブ回路２４及び２６にそれぞれ供給される
信号を発生する。
【００３４】図３（ａ〜ｄ）に示した波形は交互セレク
タの動作を説明するものである。したがって、図３
（ａ）において示すようなパルス幅変調信号５８は図１
の出力増幅器３６から交互セレクタの入力に供給され
る。時間ｔ1 において、新たなサイクルが開始し、パル
スの立ち上がりが発生する。このとき、マルチプレクサ
５４は信号５８をライン６０を介してゲートドライブ回
路２４に供給し、したがって、トランジスタ１４はオン
に転ずる。遅延回路５０もまた、入力パルス信号５８に
応答し、ｔ1 ＋Δｔにおいて開始する遅延パルスを発生
する。フリップフロップ５２はその状態をそのクロック
入力に供給されるパルスの立ち上がり端において変化す
るようになっている。したがって、時間ｔ1 ＋Δｔにお
いてフリップフロップはその状態を変化する。マルチプ
レクサ選択ポート６４はフリップフロップ５２の状態変
化を検出してマルチプレクサ入力を切り換え、これによ
って遅延回路５０からの信号５６はライン６０を介して
ゲートドイラブ回路２４に結合される。入力端からの信
号５８はライン６２を介してゲートドライブ回路２６に
結合される。この時点において、ライン６２の信号は図
３（ｃ）に示すように、そのオン周期を開始し、トラン
ジスタ１６はトランジスタ１４よりΔｔ秒後にオンに転
ずる。
【００３５】時間ｔ2 においてパルス信号５８のオン周
期は低状態に落ち込む。信号５８の時間ｔ2 における低
状態への移行はライン６２によりゲートドライブ回路２
６に結合されるため、トランジスタ１６はオフとなる。
Δｔ秒後において遅延回路からの信号５６もまた、低状
態に移行する。したがって、ライン６０における信号は
図３（ｂ）に示すように、時間ｔ2 ＋Δｔにおてい低状
態に移行する。そして、トランジスタ１４はトランジス
タ１６よりΔｔ秒後にオフに転ずる。上述した通り、パ
ルス幅変調信号５８の１サイクルの間、トランジスタ１
４はトランジスタ１６よりΔｔ秒早くオンに転じるとと
もに、トランジスタ１６よりΔｔ秒後にオフに転ずる。
【００３６】時間ｔ3 において新たなサイクルが開始
し、パルスの立ち上がりを発生する。マルチプレクサ５
４はなおライン６０に信号５６を結合し、ライン６２に
信号５８を結合している。したがって、時間ｔ3 におけ
るパルスの立ち上がり時、ゲートドライブ回路２６はさ
らに、立ち上がりを検出し、トランジスタ１６のターン
オンを開始する。入力パルスに応答する遅延回路５０は
時間ｔ3 ＋Δｔにおいて開始する遅延パルスを発生す
る。したがって、時間ｔ3 ＋Δｔにおいてフリップフロ
ップ５２は立ち上がりを検出してその状態を変化する。
マルチプレクサ５４はマルチプレクサ制御ポート６４を
介してフリップフロップから信号を受信し、そのマルチ
プレクサ入力を切り換える。これにより遅延回路５０か
らの信号５６はライン６２を介してゲート２６に結合さ
れ、入力からの信号５８はライン６０を介してゲートド
ライブ回路２４に結合される。このとき、ライン６０に
おける信号は図３（ｂ）に示すように、そのオン周期を
開始し、トランジスタ１４はトランジスタ１６よりΔｔ
秒後にオンに転ずる。
【００３７】時間ｔ4 においてパルス信号５８のオン周
期は低状態に落ち込む。信号５８はここでライン６０に
結合され、したがって、ゲートドライブ回路２４に接続
される。ライン６０における信号もまた、時間ｔ4 に低
状態に移行し、したがって、トランジスタ１４はオフに
転じる。Δｔ秒後の時間ｔ4 ＋Δｔにおいて遅延回路か
らの信号５６は低状態に移行する。したがって、ライン
６２における信号は図３（ｃ）に示すように、時間ｔ4
＋Δｔにおいて低状態に移行する。その結果、ゲートド
ライブ回路がライン６２に結合されたトランジスタ１６
はトランジスタ１４よりΔｔ後にオフに転ずる。上述し
た通り、パルス幅変調信号５８のこのサイクルにおい
て、トランジスタ１６はトランジスタ１４よりΔｔ秒早
くオンに転じ、トランジスタ１４よりΔｔ秒後にオフに
転ずる。
【００３８】時間ｔ5 に新たなサイクルが開始し、この
とき、トランジスタ１４がトランジスタ１６よりΔｔ秒
早くオンに転じ、トランジスタ１６よりΔｔ秒後にオフ
に転ずる。かくして、スイッチングトランジスタは各サ
イクルにおいて交互にターンオン及びターンオフ中の全
負荷電流を持ち堪える。
【００３９】図３（ｂ）及び図３（ｃ）中の円記号とし
て示された信号マークは、スイッチング損失が発生して
いる時点を指示するものである。図示の通り、スイッチ
ング損失はトランジスタ１４及びトランジスタ１６間で
交互に受け持たれる。
【００４０】図３（ｄ）は図１の母線１７におけるフィ
ルタ処理前の負荷信号の波形を示している。
【００４１】このようなスイッチング損失の循環は、２
又は３以上のトランジスタについて行うことが可能であ
る。典型的なＭＯＳＦＥＴトランジスタの場合、実際上
は４個のトランジスタを用いるのが限度である。このよ
うな制約が生ずる理由は、全負荷電流が遅延時間Δｔ中
においてただ１個のトランジスタのみに負担されるから
である。したがって、ピーク電流は４個のトランジスタ
を用いる場合には通常電流の４倍になる。しかしなが
ら、大部分のＭＯＳＦＥＴは連続動作の値より４倍大き
いピーク電流定格を有している。
【００４２】図４は本発明による交互セレクタの別の実
施例を示すブロック線図である。図５（ａ〜ｊ）は図４
に示した改良動作に関するタイミング線図である。図４
に示した交互セレクタは並列接続された複数のＭＯＳＦ
ＥＴトランジスタを制御することができる。
【００４３】ライン１０２上のＰＷＭパルス列は交互セ
レクタの入力に結合される。図４に示された実施例によ
る交互セレクタは、遅延回路１０４、多重コントローラ
１１４、マルチプレクサ１１６及び１２６、ＡＮＤゲー
ト１３８及びＯＲゲート１３６を含んでいる。
【００４４】したがって、ライン１０２上のＰＷＭパル
ス列は遅延回路１０４の入力及びカウンタ１１４の入力
に結合される。ライン１０２上のＰＷＭパルス列はさら
に、ＡＮＤゲート１３８の第１入力及びＯＲゲート１３
６の第１入力に結合される。遅延回路の出力はＡＮＤ１
３８の第２入力及びＯＲゲート１３６の第２入力に結合
される。
【００４５】遅延回路はライン１０２上のＰＷＭパルス
列に結合されるインバータ１０６を含んでいる。インバ
ータ１０６の出力は抵抗‐コンデンサ回路網１０８及び
１１０を介して別のインバータ１１２に結合される。
【００４６】マルチプレクサ１１６及び１２６はライン
１２０、１２４、１３０及び１３４を介してゲートドラ
イブ回路に信号を提供し、並列接続された４個のＭＯＳ
ＦＥＴトランジスタを“ＯＮ”及び“ＯＦＦ”に転ず
る。マルチプレクサ１１６及び１２６は各二重‐４入力
マルチプレクサである。
【００４７】したがって、マルチプレクサ１１６は２個
の４入力マルチプレクサ１１８及び１２２を含み、マル
チプレクサ１２６は２個の４入力マルチプレクサ１２８
及び１３２を含んでいる。各マルチプレクサ１１８、１
２２、１２８及び１３２はＯＲゲート１３６及びＡＮＤ
ゲート１３８の出力に接続された四つの入力ポートＭ0
〜Ｍ3 を有する。マルチプレクサのこれらの入力ポート
は以下に説明する通りに接続される。したがって、マル
チプレクサ１１８の入力ポートＭ1 、Ｍ2 及びＭ3 は一
括接続されてＡＮＤゲート１３８の出力に導かれる。マ
ルチプレクサ１１８の入力ポートＭ0 はＯＲゲート１３
６の出力に結合される。
【００４８】同様に、マルチプレクサ１２２の入力ポー
トＭ0 、Ｍ2 及びＭ3 は一括してＡＮＤゲート１３８の
出力に接続される。マルチプレクサ１２２の入力ポート
Ｍ1はＯＲゲート１３６の出力に接続される。
【００４９】マルチプレクサ１２８の入力ポートＭ0 、
Ｍ1 及びＭ3 は一括してＡＮＤゲート１３８の出力に接
続される。マルチプレクサ１２８の入力ポートＭ2 はＯ
Ｒゲート１３６の出力に結合される。同様に、マルチプ
レクサ１３２の入力ポートＭ0 、Ｍ1 及びＭ2 は一括し
てＡＮＤゲート１３８の出力に接続される。マルチプレ
クサ１３２の入力ポートＭ3 はＯＲゲート１３６の出力
に結合される。二重‐４入力マルチプレクサ１１６及び
１２６のセレクトポートＳ0 及びＳ1 は多重コントロー
ラ１１４の出力ポートに結合される。
【００５０】多重コントローラは二進カウンタであっ
て、そのクロック入力がライン１０２上のＰＷＭパルス
列に結合される。
【００５１】コンピュータの出力ポートＱ0 及びＱ1 は
前述の通り、マルチプレクサのセレクトポートＳ0 及び
Ｓ1 に結合される。
【００５２】図５（ａ〜ｊ）に示された波形は交互セレ
クタの動作を説明するものである。したがって、図５
（ａ）に示すようなパルス及び変調信号はライン１０２
の交互セレクタの入力に供給される。時間ｔ1 において
新たなサイクルが開始し、パルスを立ち上がらせる。こ
の間、図５（ｃ）に示すように、ＯＲゲートの電力は高
状態に移り、図５（ｂ）に示すように、ＡＮＤゲート１
３６の出力はなお低状態に止まる。
【００５３】図５（ｅ）及び図５（ｆ）に示すように、
カウンタ１１４の出力Ｑ0 及びＱ1は低状態である。マ
ルチプレクサ１１８、１２２、１２８及び１３２の入力
ポートＭ0 はＡＮＤゲート１３８の出力とＯＲゲート１
３６の出力を出力ライン１２０、１２４、１３０及び１
３４に結合し、これらの出力ラインは並列トランジタの
ゲートドライブ回路に結合する。
【００５４】したがって、時間ｔ1 においてＯＲゲート
の出力はマルチプレクサ１１８の入力ポートＭ0 に接続
される。ＡＮＤゲートのポートはそれぞれマルチプレク
サ１２２、１２８及び１３２の入力ポートＭ0 に結合さ
れる。
【００５５】図５（ｇ）はライン１２０における信号を
示している。図示の通り、時間ｔ1においてＯＲゲート
の出力は高であり、ＡＮＤゲートの出力は低である。し
たがって、図５（ｇ）の信号１６２はそれぞれ図５
（ｈ）、図５（ｉ）及び図５（ｊ）の信号１６４、１６
６及び１６８よりも前に高状態となる。
【００５６】図５（ｂ）に示すように、時間ｔ1 ＋Δｔ
において遅延回路の出力は高状態になる。したがって、
ＡＮＤゲートの出力もまた高となり、マルチプレクサ１
２２、１２８及び１３２の入力ポートＭ0 もそれぞれ高
状態となる。そのため、信号１６４、１６６及び１６８
は高に移行し、それらが接続されているトランジスタを
オンに転ずる。
【００５７】時間ｔ2 においてライン１０２上における
入力パルス信号のオン周期は低状態に落ちる。ＡＮＤゲ
ートの出力はさらに低状態となり、したがって、マルチ
プレクサ１２２、１２８及び１３２の入力ポートＭ0 も
また低状態となる。その結果、ライン１２４、１３０及
び１３４上の信号１６４、１６６及び１６８は低状態に
落ちる。時間Ｔ2 ＋Δｔにおいて遅延回路の出力は低状
態に移り、したがって、信号１６２は低となる。図示
し、かつ前述した通り、ライン１０２上のパルス幅変調
信号の１周期においてライン１２０上の信号１６２によ
りドライブされたトランジスタは信号１６４、１６６及
び１６８によりドライブされた他のトランジスタよりΔ
ｔ秒早くオンに転じ、信号１６４、１６６及び１６８に
よりドライブされた他のトランジスタよりΔｔ秒遅くオ
フに転ずる。
【００５８】同様に、時間ｔ3 において新たなサイクル
が開始し、パルスを立ち上がらせる。カウンタ１１４は
新たなカウントを開始し、したがって、カウンタのＱ0
出力は高となり、カウンタのＱ1 出力は低状態に止ま
る。二重‐４入力マルチプレクサ１１６及び１２６のセ
レクトポートＳ0 及びＳ1 はマルチプレクサ１１８、１
２２、１２８及び１３２のポートＭ1 をそれぞれ出力レ
ライン１２０、１２４、１３０及び１３４に結合する。
したがって、この新たなサイクルにおいて、図５（ｈ）
に示すライン１２４上の信号１６４によりドライブされ
たトランジスタは信号１６２、１６６及び１６８により
ドライブされる他のトランジスタよりΔｔ秒早くオンに
転じ、同じ信号１６２、１６６及び１６８によりドライ
ブされる他のトランジスタよりΔｔ秒遅くオフに転ず
る。
【００５９】このようにして、各新たなパルスについて
一つのトランジスタが並列接続された他のトランジスタ
より早くオンに転じ、それら他のトランジスタより遅く
オフに転ずる。
【００６０】複数のトランジスタを並列接続し得ること
は、当業者にとって自明のことである。各サイクル中に
おいて一つのトランジスタがそのサイクル中の全スイッ
チング損失を消費し、他のサイクル中はそれ自身の順番
が来るまではこの全負担動作を回避する。したがって、
スイッチング損失はスイッチモード動作においてトラン
ジスタの動的パラメータをテストし、かつ整合させるこ
となく並列ＭＯＳＦＥＴトランジスタにおいて均等に分
担される。
【図面の簡単な説明】
【図１】本発明の一実施例により制御される典型的なス
イッチモード電力回路を示す回路図である。
【図２】本発明の一実施例による交互セレクタのブロッ
ク線図である。
【図３】（ａ〜ｄ）は図１及び図２に示した回路図の動
作に関連するタイミング線図を示すものである。
【図４】本発明による交互セレクタの別の実施例を示す
ブッロク線図である。
【図５】（ａ〜ｊ）は図４に示した回路図の動作に関連
するタイミング線図である。
【符号の説明】
１２ Ｄ．Ｃ．電源 １４、１６ ＭＯＳＦＥＴトランジスタ ２２ 負荷 ２４、２６ ゲートドライブ回路 ３０ 交互セレクタ ３３ 加算回路 ３４ 三角波発生器 ３５ 命令信号

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 並列トランジスタのスイッチング損失を
    分担させるためのシステムであって、 負荷に給電するために並列接続された複数のスイッチン
    グトランジタと、 負荷電流に応答して各パルスサイクル毎に１個のパルス
    信号を有するパルス幅変調されたパルスサイクルを提供
    するパルス発生器と、 前記パルスサイクルに応答して前記トランジスタに前記
    パルスサイクルを伝達する交互セレクタであって、各パ
    ルスサイクルにおいて所定のトランジスタが他のトラン
    ジスタより実質的に先行してオンに転じることにより全
    ターンオン損失を実質的に消費するとともに、所定のト
    ランジスタが他のトランジスタより実質的に遅れてオフ
    に転ずることにより実質上全ターンオフ損失を消費する
    ようにした前記交互セレクタ、を備えたことを特徴とす
    る並列トランジスタのスイッチング損失分担システム。
  2. 【請求項２】 他のトランジスタに先立ってターンオン
    したトランジスタが他のトランジスタより後にターンオ
    フするものであることを特徴とする請求項１記載のシス
    テム。
  3. 【請求項３】 前記トランジスタがＭＯＳＦＥＴトラン
    ジスタからなることを特徴とする請求項２記載のシステ
    ム。
  4. 【請求項４】 前記交互セレクタが各パルスサイクルの
    開始時において前記複数の並列トランジスタから順次１
    個のトランジスタを選択することにより、前記スイッチ
    ング損失を消費させるようにしたことを特徴とする請求
    項１記載のシステム。
  5. 【請求項５】 前記交互セレクタがさらに、 前記パルスサイクルの遅延相を提供する時間遅延回路
    と、 マルチプレクサを制御するための多重コントローラ、及
    び、 前記多重コントローラに応答して１パルスサイクル中の
    パルスを選択されたトランジスタのゲートに結合してそ
    のトランジスタを他のトランジスタに先立ってオンに転
    じ、さらに、前記パルスサイクル中における前記パルス
    の遅延相を前記選択されたトランジスタのゲートに結合
    することにより、このトランジスタを他のトランジスタ
    より後にオフに転ずるようにしたことを特徴とする請求
    項４記載のシステム。
  6. 【請求項６】 前記多重コントローラが前記時間遅延回
    路に応答するフリップフロップであることを特徴とする
    請求項５記載のシステム。
  7. 【請求項７】 前記多重コントローラが前記パルス幅変
    調パルスに応答する二進カウンタであることを特徴とす
    る請求項６記載のシステム。
  8. 【請求項８】 モータに励磁信号を提供するための、請
    求項１記載のシステムを有する電気モータ。
  9. 【請求項９】 負荷電流を提供するために、請求項１記
    載のシステムを用いて構成されたスイッチング電源。
  10. 【請求項１０】 並列接続されたＭＯＳＦＥＴトランジ
    スタのスイッチング損失を分担させるためのシステムに
    おいて、前記ＭＯＳＦＥＴトランジスタは各サイクルが
    パルスの立ち上がりにおいて開始するようにした周期的
    パルス列に応答してオン及びオフに転じられるものであ
    り、交互セレクタが、 前記パルスの遅延相を提供する時間遅延回路と、 前記パルスに応答する多重コントローラ、及び前記多重
    コントローラに応答する複数のマルチプレクサであっ
    て、各サイクル中において異なったマルチプレクサが選
    択され、その選択されたマルチプレクサが前記パルスを
    選択されたトランジスタに結合することにより、そのト
    ランジスタを他のトランジスタに先駆けてオンにし、こ
    れによって全ターンオン損失を実質的に消費させ、前記
    選択されたマルチプレクサは前記パルスの前記遅延相を
    前記選択されたトランジスタに結合して他のトランジス
    タより後にオフに転じ、これによって全ターンオフ損失
    を実質的に消費させるようにしてなる前記複数のマルチ
    プレクサ、を備えたことを特徴とする並列ＭＯＳＦＥＴ
    トランジタのスイッチング損失を分散するためのシステ
    ム。
  11. 【請求項１１】 前記交互セレクタが各パルスサイクル
    の開始時において、前記複数の並列ＭＯＳＦＥＴトラン
    ジスタから１個のＭＯＳＦＥＴトランジスタを順次選択
    し、これによって前記スイッチング損失を消費させるこ
    とを特徴とする請求項１０記載のシステム。
  12. 【請求項１２】 前記多重コントローラが二進カウンタ
    であり、新たなサイクル中における各パルス毎に新たな
    カウントを提供するものであることを特徴とする請求項
    １１記載のシステム。
  13. 【請求項１３】 並列接続されたＭＯＳＦＥＴトランジ
    スタのスイッチング損失を分担させるためのシステムに
    おいて、前記ＭＯＳＦＥＴトランジスタは各サイクルが
    入力パルスの開始時において開始するようにした周期的
    入力パルス列に応答してオン及びオフに転ずるようにし
    たものであり、交互セレクタが、 前記サイクルの各々においてターンオン遅延を有しない
    が、ターンオフ遅延を有するスイッチング損失パルスを
    提供し、前記スイッチング損失パルスにより選択された
    ＭＯＳＦＥＴトランジスタを駆動するようにした論理回
    路を備え、前記論理回路がさらに、ターンオン遅延を有
    するが、ターンオフ遅延を有しない複数の他のスイッチ
    ングパルスを提供し、前記複数の他のスイッチングパル
    スが前記選択した以外のＭＯＳＦＥＴトランジスタを駆
    動するようにしたことを特徴とする並列接続されたＭＯ
    ＳＦＥＴトランジスタのスイッチング損失を分担させる
    ためのシステム。
  14. 【請求項１４】 前記システムがさらに、 複数のマルチプレクサからなり、各マルチプレクサが前
    記スイッチング損失パルス及び前記複数の他のスイッチ
    ングパルスを受信し、さらに、各マルチプレクサにおい
    て前記複数のＭＯＳＦＥＴトランジスタの一つを駆動す
    るための出力を有するようにしてなる前記複数のマルチ
    プレクサ、及び各サイクル毎に前記マルチプレクサを制
    御し、各マルチプレクサに対して異なった入力を選択す
    ることにより、前記マルチプレクサの一つが前記スイッ
    チング損失パルスを前記選択されたＭＯＳＦＥＴトラン
    ジスタに結合するようにし、前記マルチプレクサの他の
    ものが前記残りのスイッチングパルスを前記選択外のＭ
    ＯＳＦＥＴトランジスタに接続するようにしたことを多
    重コントローラを備えたことを特徴とする請求項１３記
    載のシステム。
  15. 【請求項１５】 前記論理回路がさらに、 前記入力パルスの遅延相を提供する時間遅延回路と、 前記入力パルス及び前記入力パルスの遅延相に応答して
    前記スイッチング損失パルスを提供するＯＲゲート、及
    び前記入力パルス及び前記入力パルスの遅延相に応答し
    てターンオン遅延を有するが、ターンオフ遅延を有しな
    い前記残りのスイッチングパルスを提供するアンドゲー
    ドを備えたことを特徴とする請求項１４記載のシステ
    ム。
  16. 【請求項１６】 並列スイッチングトランジスタのスイ
    ッチング損失を分散させるための方法であって、 並列接続された前記複数のスイッチングトランジスタを
    介して負荷に電流を供給する段階と、 前記電流に応答して各々１パルスを有するパルスサイク
    ルを提供することにより、前記トランジスタをオン及び
    オフに転ずる段階と、 前記複数のトランジスタの中から予め選択したトランジ
    スタを各パルスサイクルにおいて他のトランジスタより
    先にオンに転じ、これによって前記パルスサイクル中に
    おいてすべてのターンオン損失を実質的に消費させる段
    階、及び前記複数のトランジスタの中から予め選定した
    トランジスタを各パルスサイクルにおいて他のトランジ
    スタより後にオフに転ずることにより、前記パルスサイ
    クル中の全ターンオフ損失を消費させる段階からなるこ
    とを特徴とする並列スイッチンナグトランジスタのスイ
    ッチング損失分担方法。
  17. 【請求項１７】 前記予め選択したトランジスタをオフ
    に転ずる段階が、前記オンに転ずる段階でオンに転じら
    れたものと同一のトランジスタをオフに転ずることから
    なる請求項１６記載の方法。
  18. 【請求項１８】 前記トランジスタがＭＯＳＦＥＴトラ
    ンジスタからなることを特徴とする請求項１７記載の方
    法。
  19. 【請求項１９】 前記方法がさらに、各パルスサイクル
    の開始時において、順次異なったＭＯＳＦＥＴトランジ
    スタを前記複数の並列ＭＯＳＦＥＴトランジスタから選
    択することによりオン及びオフに転ずる段階を順次繰り
    返し、これによって前記スイッチング損失を消費させる
    ことを特徴とする請求項１８記載の方法。
  20. 【請求項２０】 前記方法がさらに、 前記パルスサイクルの遅延相を発生する段階と、 パルスサイクルの開始時において選択されたトランジス
    タにパルスを結合することによりこのトランジスタを実
    質上他のトランジスタに先立ってオフに転ずる段階、及
    び、 前記パルスの遅延相を前記選択されたトランジスタに結
    合してそのトランジスタを他のトランジスタより実質的
    に遅れてオフに転ずる段階、を含むことを特徴とする請
    求項１９記載の方法。
JP18096193A 1992-06-26 1993-06-25 並列トランジスタのスイッチング損失を強制分担させるための装置及び方法 Pending JPH0690151A (ja)

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