JP2002204578A - 直列接続された電圧駆動型半導体素子の制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 直列接続された電圧駆動型半導体素子を
オン・オフする際の各素子のスイッチングのタイミング
を一致させることにより、特定の素子に過電圧が発生す
ることを防止する。 【解決手段】 各段の電圧駆動型半導体素子のゲート線
またはエミッタ線を次段の素子のゲート線またはエミッ
タ線と磁気結合させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数個直列接続
された電圧駆動型半導体素子を同時にオン・オフさせる
場合におけるスイッチングタイミングの制御装置に関す
る。

【０００２】

【従来の技術】直列接続された半導体スイッチング素子
を備えた電力変換装置において、各スイッチング素子を
同時にオン・オフさせるために数多くの課題と解決策と
が知られている。特に電圧駆動型の半導体スイッチング
素子を直列接続した場合における問題点を、図８に示す
ように素子が２個直列接続されている回路を例にとって
説明する。

【０００３】図８において、Ｑ１およびＱ２は電圧駆動
型半導体素子で、各段のコレクタ−エミッタ間電圧はそ
れぞれＶＣＥ１、ＶＣＥ２で示され、ゲート電圧はそれ
ぞれＶＧＥ１、ＶＧＥ２で示されている。

【０００４】直列接続されている素子Ｑ１、Ｑ２がスイ
ッチングした時、ゲート駆動回路や素子の遅延時間が同
じであり、スイッチングタイミングが同時であれば、２
つの素子の電圧分担は等しくなる。しかし、実際にはこ
れらの遅延時間はばらつきがあり、また温度によっても
変化するため、素子のスイッチングタイミングは異な
る。

【０００５】そのため、図９に示すように、素子Ｑ１の
方が素子Ｑ２よりも速くオフした場合には、素子Ｑ１に
高い電圧が印加され、また、素子Ｑ１の方が素子Ｑ２よ
りも遅くオンした場合には、素子Ｑ２に高い電圧が印加
されることになって、スイッチングタイミング差が大き
い場合には素子が過電圧となり破壊する可能性がある。

【０００６】この電圧分担の不平衡を抑制する従来の一
手段として、素子と並列にスナバ回路を接続する方法が
ある。このスナバ回路を適用した回路構成例を図１０に
示す。この回路は２レベルインバータの１相分であり、
素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）を直列接続している。Ｑ１〜Ｑ４はＩＧＢＴであ
り、それぞれに並列に接続されている抵抗Ｒ、コンデン
サＣ、ダイオードＤからなる回路がスナバ回路である。
また、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧
はＥｄである。この回路において、上アーム、すなわち
Ｑ１，Ｑ２がターンオフし、Ｑ１がＱ２よりも早いタイ
ミングでオフした時、スナバ回路が無い場合の動作波形
を図１１（ａ）、スナバ回路がある場合の動作波形を図
１１（ｂ）に示す。この波形のように、Ｑ１が先にター
ンオフ動作を開始し、この開始時点よりΔｔの期間では
Ｑ２がまだオン状態にあることから、Ｑ１の素子電圧Ｖ
ＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じ
る。しかし、スナバ回路を接続すると、接続していない
時と比較して、素子電圧の電圧上昇率ｄｖ／ｄｔを低減
することができ、その結果、Δｔの期間での電圧アンバ
ランスを低減することができる。このｄｖ／ｄｔは、ス
ナバ回路のＣの容量に依存しており、これを増加させる
ほど電圧アンバランス低減効果を増加させることができ
る。

【０００７】

【発明が解決しようとする課題】このように、素子と並
列にスナバ回路を接続し、素子電圧のｄｖ／ｄｔを低減
させることでスイッチングタイミング差による素子電圧
アンバランスを低減することが可能となるが、回路の大
型化、損失増加という問題が発生する。

【０００８】従って、この発明の課題は、より簡単な回
路で、直列に接続された素子のスイッチングタイミング
のばらつきを抑制する事にある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、本発明によれば、直列に接続された素子のゲート線
を磁気結合させて、素子がオンまたはオフする際に各ゲ
ート線に流れる電流値が異なれば、その差分に応じてゲ
ート線のインピーダンスを瞬時に変化させることで、各
ゲート電流を一致させてスイッチングタイミングのばら
つきを抑制させる。

【００１０】より具体的にいえば、本発明によれば、直
列接続された複数個の電圧駆動型半導体素子と、これら
の電圧駆動型半導体素子をオン・オフするために当該電
圧駆動型半導体素子のゲート端子にゲート信号を供給す
るゲート駆動回路とからなる半導体スイッチ回路におい
て、ゲート駆動回路と電圧駆動型半導体素子のゲート端
子を接続するゲート線を互いに磁気結合させたことを特
徴とする（請求項１記載の発明）。

【００１１】また、本発明によれば、直列接続された複
数個の電圧駆動型半導体素子と、これらの電圧駆動型半
導体素子をオン・オフするために当該電圧駆動型半導体
素子のゲート端子にゲート信号を供給するゲート駆動回
路とからなる半導体スイッチ回路において、各段の電圧
駆動型反動体素子のゲート線に流れる電流値と次段の電
圧駆動型半導体素子のゲート線に流れる電流値とを一致
させるために、初段のゲート線は次段のゲート線と磁気
結合させ、初段を除く各段のゲート線は前段のゲート線
および次段のゲート線と磁気結合させることにより、多
数の直列接続された電圧駆動型半導体素子に対応可能で
ある（請求項２記載の発明）。

【００１２】本発明の他の解決手段によれば、請求項１
または２に記載の半導体スイッチ回路において、前記ゲ
ート駆動回路と前記電圧駆動型半導体素子のエミッタ端
子を接続するエミッタ線同士、またはゲート線とエミッ
タ線とを磁気結合させることにより、同様な効果を発揮
させることができる（請求項３記載の発明）。

【００１３】

【発明の実態の形態】本発明について、ＩＧＢＴの直列
接続を２組直列接続して構成された回路を例に説明す
る。

【００１４】図１は、本発明の半導体スイッチ回路を用
いた回路構成例を示すもので、この回路は、図１０と同
様に２レベルインバータの１相分である。

【００１５】この回路の特徴は、各アーム毎のゲート線
を磁気結合させている点である。磁気結合させる時に
は、例として図２のようにそれぞれのゲート線を同じ磁
性体ＭＣに巻き付ける。これにより、例えばゲート電流
Ｉｇ１が流れると、磁性体にΦ１の磁束が発生し、これ
がＧＤＵ２のゲート線を横切る。同様に、Ｉｇ２が流れ
るとΦ２の磁束が発生し、これがＧＤＵ１のゲート線を
横切る。これによって各ゲート線が磁気結合される。こ
の時、磁性体へのゲート線の巻数Ｎ１、Ｎ２を同じとし
て、Ｉｇ１＝Ｉｇ２の時に｜Φ１｜＝｜Φ２｜となるよ
うにし、Ｉｇ１とＩｇ２が逆極性の時に、Φ１とΦ２が
逆極性となるようにする。この時の回路動作を、ターン
オフ動作を例にとって説明する。

【００１６】Ｑ１とＱ２のターンオフのタイミングが同
時の場合、それぞれのゲート（Ｇ）−エミッタ（Ｅ）間
電圧波形ＶＧＥ（Ｑ１）、ＶＧＥ（Ｑ２）はほぼ等しく
なる。ＩＧＢＴのＧ−Ｅ間は図３のように等価的にコン
デンサＣiesと見なすことができるため、図４（ａ）の
ようにＩｇ１、Ｉｇ２には同波形で過渡的にＣiesの放
電電流が流れる。この時、磁性体のＩｇ１とＩｇ２は極
性が逆となり、Φ１とΦ２は同レベルで逆極性となるた
め磁性体に発生する磁束はΦ１とΦ２が互いに打ち消し
あい、０となる。そのため、磁気結合はせず、Ｉｇ１と
Ｉｇ２はそれぞれのＣiesから放電電流が流れ続ける。

【００１７】次に、図４（ｂ）のようにＱ１とＱ２のタ
ーンオフタイミングがアンバランスとなった時（この場
合、Ｑ１が先にターンオフ）、すなわちＩｇ１がＩｇ２
よりも先に流れ出した時、Φ１≠Φ２となるため、磁性
体には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。
この時、それぞれのゲート線にはインダクタンス分のＬ
１とＬ２が発生し、これらは、｜Φ１−Φ２｜に比例す
る特性がある。すなわち、Ｉｇ１とＩｇ２のアンバラン
ス分が大きい程、Ｌ１とＬ２も大きくなる。また、Ｌ
１,Ｌ２が増加する程、ゲート線のインピーダンスが増
加するため、Ｉｇ１とＩｇ２が流れにくくなる。この動
作により、図５のようにＩｇ１とＩｇ２のアンバランス
分に応じて自動的にゲート線のインピーダンスが変化
し、Ｉｇ１とＩｇ２が一致するように動作させることが
できる。

【００１８】以上の方法により、Ｑ１とＱ２のターンオ
フタイミングのばらつきを遅れなく抑制することが可能
となる。これは、ターンオンタイミングのばらつき抑制
に対しても同様に有効に動作する。

【００１９】図６は、請求項２に記載の発明の実施例を
示すもので、素子をｎ個直列接続した時の回路構成を表
している。図から明らかなように、Ｑ１とＱ２のゲート
線を磁気結合してゲート電流値を一致させ、これらの電
流値を基準としてＱ３のゲート電流を一致させるため
に、Ｑ２とＱ３のゲート線を磁気結合する、というよう
にゲート線を従属的に磁気結合することで、瞬時に全て
の素子のスイッチングタイミングのアンバランスを抑制
することが可能となり、また２本のゲート線当たり１個
の磁性体を取り付けるだけで済むため、配線を簡単化す
ることができる。

【００２０】また、図１に示したように、ゲート電流は
一巡のルートで流れることから、ゲート線とエミッタ線
に流れる電流値が同じとなる。そのため、図７のように
ゲート線とエミッタ線、またはエミッタ線とエミッタ線
を磁気結合しても、請求項１と同様の原理でスイッチン
グタイミングのばらつき抑制に対して有効に動作する。

【００２１】

【発明の効果】本発明によれば、電圧駆動型半導体素子
を多数個直列する時に、各アーム毎にゲート線を磁気結
合させ、ゲート電流のアンバランス量に応じてゲート線
のインピーダンスを瞬時に変化させることにより、非常
に簡単な回路で遅れ時間無くスイッチングタイミングの
ばらつきを抑制することが可能である。

【図面の簡単な説明】

【図１】本発明の実施例の回路接続図である。

【図２】本発明の原理を説明するための結線図である。

【図３】ＩＧＢＴ入力部の等価回路を説明するための回
路図である。

【図４】スイッチングタイミングが変化した時のゲート
波形の動作を説明するための動作波形図である。

【図５】本発明を適用した時のゲート線の等価回路を示
す回路接続図である。

【図６】素子を多直列接続した時の本発明の他の実施例
を示す回路接続図である。

【図７】本発明の更に異なる実施例の回路接続図であ
る。

【図８】素子の２直列接続の構成を説明する図である。

【図９】スイッチングタイミングがばらついた時の電圧
波形を示す動作波形図である。

【図１０】スナバ回路による従来の回路構成を示す回路
接続図である。

【図１１】従来の素子過電圧抑制方法による回路電圧波
形を示す動作波形図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H007 AA03 AA17 CA01 CB05 CC04 CC06 CC07 DB03 HA01 5H740 AA05 BA11 BB01 BB05 BC01 BC02 JA23 KK03 MM10 NN17 5J055 AX44 AX55 AX56 AX63 AX65 AX66 BX16 CX00 CX07 DX09 DX72 DX84 EX29 EY07 EY12 EZ07 GX01 GX04

Claims (3)

【特許請求の範囲】
1. 【請求項１】 直列接続された複数個の電圧駆動型半導
   体素子と、これらの電圧駆動型半導体素子をオン・オフ
   するために当該電圧駆動型半導体素子のゲート端子にゲ
   ート信号を供給するゲート駆動回路とからなる半導体ス
   イッチ回路において、ゲート駆動回路と電圧駆動型半導
   体素子のゲート端子を接続するゲート線を互いに磁気結
   合させたことを特徴とする直列接続された電圧駆動型半
   導体素子の制御装置。
2. 【請求項２】 直列接続された複数個の電圧駆動型半導
   体素子と、これらの電圧駆動型半導体素子をオン・オフ
   するために当該電圧駆動型半導体素子のゲート端子にゲ
   ート信号を供給するゲート駆動回路とからなる半導体ス
   イッチ回路において、各段の電圧駆動型反動体素子のゲ
   ート線に流れる電流値と次段の電圧駆動型半導体素子の
   ゲート線に流れる電流値とを一致させるために、初段の
   ゲート線は次段のゲート線と磁気結合させ、初段を除く
   各段のゲート線は前段のゲート線および次段のゲート線
   と磁気結合させたことを特徴とする直列接続された電圧
   駆動型半導体素子の制御装置。
3. 【請求項３】 請求項１または２に記載の半導体スイッ
   チ回路において、前記ゲート駆動回路と前記電圧駆動型
   半導体素子のエミッタ端子を接続するエミッタ線同士、
   またはゲート線とエミッタ線とを磁気結合させたことを
   特徴とする直列接続された電圧駆動型半導体素子の制御
   装置。