JP2002300016A - ゲート駆動方法及びゲート駆動回路 - Google Patents
ゲート駆動方法及びゲート駆動回路Info
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- JP2002300016A JP2002300016A JP2001102985A JP2001102985A JP2002300016A JP 2002300016 A JP2002300016 A JP 2002300016A JP 2001102985 A JP2001102985 A JP 2001102985A JP 2001102985 A JP2001102985 A JP 2001102985A JP 2002300016 A JP2002300016 A JP 2002300016A
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Abstract
(57)【要約】
【課題】 ゲート−エミッタ間にコンデンサ１０がある
場合のターンオフ時のｄｖ／ｄｔは、コンデンサが無い
場合のｄｖ／ｄｔと比較して緩和される結果、ターンオ
フ損失が増加する。 【解決手段】 ゲート−エミッタ間にコンデンサ１０が
接続されたゲート駆動回路において、コンデンサ１０と
直列にエミッタへ電流が流れる向きに接続されるダイオ
ード１と、コンデンサ１０と並列に接続された放電回路
２、３とを具備することにより、ターンオン時にはダイ
オード１を介してコンデンサ１０に流れるので、コンデ
ンサが作用してゲート電圧は徐々に上昇してターンオン
時のｄｉ／ｄｔは抑制される。ターンオフ時にはダイオ
ード１が放電を阻止する方向に接続されているので、コ
ンデンサ１０が作用せず、ｄｖ／ｄｔが緩やかになるこ
とがなくターンオフ損失が増加することはなくなる。
場合のターンオフ時のｄｖ／ｄｔは、コンデンサが無い
場合のｄｖ／ｄｔと比較して緩和される結果、ターンオ
フ損失が増加する。 【解決手段】 ゲート−エミッタ間にコンデンサ１０が
接続されたゲート駆動回路において、コンデンサ１０と
直列にエミッタへ電流が流れる向きに接続されるダイオ
ード１と、コンデンサ１０と並列に接続された放電回路
２、３とを具備することにより、ターンオン時にはダイ
オード１を介してコンデンサ１０に流れるので、コンデ
ンサが作用してゲート電圧は徐々に上昇してターンオン
時のｄｉ／ｄｔは抑制される。ターンオフ時にはダイオ
ード１が放電を阻止する方向に接続されているので、コ
ンデンサ１０が作用せず、ｄｖ／ｄｔが緩やかになるこ
とがなくターンオフ損失が増加することはなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲート型半
導体素子のゲート駆動方法及びゲート駆動回路に関す
る。
導体素子のゲート駆動方法及びゲート駆動回路に関す
る。
【０００２】
【従来の技術】ＭＯＳゲート型半導体素子は、技術開発
が進みその高圧化が進んでいるが、その反面、ターンオ
ン、ターンオフ時のｄｉ／ｄｔ、ｄｖ／ｄｔが急峻化し
てＥＭＩの問題やフリーフォイールダイオード（ＦＲ
Ｄ）が破壊する等の問題が顕著になってきている。その
ための解決手段としては、例えば、ターンオン時のｄｉ
／ｄｔを抑制するためにゲートとエミッタ間にコンデン
サＣｇｅを設置してターンオン時のｄｉ／ｄｔを抑制す
るゲート駆動方式が採用されてきている。図５は、従来
のＭＯＳゲート型半導体素子のゲート駆動回路の構成図
である。図５において、ゲート回路は、オンゲート電源
７−１と、オフゲート電源７−２と、ターンオン用スイ
ッチ８−１と、ターンオフ用スイッチ８−２とを有し、
ターンオン用スイッチ８−１とターンオフ用スイッチ８
−２との接続点がゲート抵抗９を介してＭＯＳゲート型
半導体素子１１のゲートに接続され、オンゲート電源Ｅ
ｏｎとオフゲート電源Ｅｏｆｆとの接続点がＭＯＳゲー
ト型半導体素子１１のエミッタに接続され、ＭＯＳゲー
ト型半導体素子１１のゲートとエミッタ間にコンデンサ
１０が接続される。
が進みその高圧化が進んでいるが、その反面、ターンオ
ン、ターンオフ時のｄｉ／ｄｔ、ｄｖ／ｄｔが急峻化し
てＥＭＩの問題やフリーフォイールダイオード（ＦＲ
Ｄ）が破壊する等の問題が顕著になってきている。その
ための解決手段としては、例えば、ターンオン時のｄｉ
／ｄｔを抑制するためにゲートとエミッタ間にコンデン
サＣｇｅを設置してターンオン時のｄｉ／ｄｔを抑制す
るゲート駆動方式が採用されてきている。図５は、従来
のＭＯＳゲート型半導体素子のゲート駆動回路の構成図
である。図５において、ゲート回路は、オンゲート電源
７−１と、オフゲート電源７−２と、ターンオン用スイ
ッチ８−１と、ターンオフ用スイッチ８−２とを有し、
ターンオン用スイッチ８−１とターンオフ用スイッチ８
−２との接続点がゲート抵抗９を介してＭＯＳゲート型
半導体素子１１のゲートに接続され、オンゲート電源Ｅ
ｏｎとオフゲート電源Ｅｏｆｆとの接続点がＭＯＳゲー
ト型半導体素子１１のエミッタに接続され、ＭＯＳゲー
ト型半導体素子１１のゲートとエミッタ間にコンデンサ
１０が接続される。
【０００３】また、通常インバータなどの上下アームが
構成されている装置では、上下アームを構成するＭＯＳ
ゲート型半導体素子は同時にスイッチングすることはな
く、どちらか一方のＭＯＳゲート型半導体素子をターン
オンすると他方のＭＯＳゲート型半導体素子はターンオ
フする。このとき、どちらか一方のＭＯＳゲート型半導
体素子をターンオンすると他方のＭＯＳゲート型半導体
素子の負バイアスが持ち上がって誤点弧する不具合が発
生する可能性があるが、ＭＯＳゲート型半導体素子１１
のゲートとエミッタ間にコンデンサ（Ｃｇｅ）１０を接
続することにより、負バイアスの持ち上がりを防止する
効果も有している。
構成されている装置では、上下アームを構成するＭＯＳ
ゲート型半導体素子は同時にスイッチングすることはな
く、どちらか一方のＭＯＳゲート型半導体素子をターン
オンすると他方のＭＯＳゲート型半導体素子はターンオ
フする。このとき、どちらか一方のＭＯＳゲート型半導
体素子をターンオンすると他方のＭＯＳゲート型半導体
素子の負バイアスが持ち上がって誤点弧する不具合が発
生する可能性があるが、ＭＯＳゲート型半導体素子１１
のゲートとエミッタ間にコンデンサ（Ｃｇｅ）１０を接
続することにより、負バイアスの持ち上がりを防止する
効果も有している。
【０００４】
【発明が解決しようとする課題】しかしながら、ターン
オン時のｄｉ／ｄｔが抑制される反面、コンデンサＣｇ
ｅがターンオフ時にも作用してしまう。図６は、ターン
オフ時の動作特性図であり、図６（ａ）は、コンデンサ
Ｃｇｅが無かった場合を示しており、図６（ｂ）は、コ
ンデンサＣｇｅがある場合を示している。つまり、図６
のように、コンデンサＣｇｅがある場合のターンオフ時
のｄｖ／ｄｔは、コンデンサＣｇｅが無い場合のｄｖ／
ｄｔと比較して緩和される結果、ターンオフ損失が増加
する。また、別の不具合として、素子を並列に接続して
各素子のゲートにコンデンサＣｇｅを接続しないでター
ンオンさせると素子特性、例えば閾値電圧が少し違って
いてもゲート電圧Ｖｇｅがミラー電圧から急激に低下す
るので、主電流は揃って低下してアンバランスを発生さ
せることはない。しかし、図７に示すように、コンデン
サＣｇｅが接続されて素子が並列接続されていると、コ
ンデンサＣｇｅの影響によって、ゲート電圧がミラー電
圧から負バイアス電圧に低下するスピードが鈍って、素
子特性の違いが拡大して、並列接続した素子の一方のタ
ーンオフか早くなり、他方のターンオフが遅くなる結
果、電流バランスがアンバランスになるという不具合が
発生する。
オン時のｄｉ／ｄｔが抑制される反面、コンデンサＣｇ
ｅがターンオフ時にも作用してしまう。図６は、ターン
オフ時の動作特性図であり、図６（ａ）は、コンデンサ
Ｃｇｅが無かった場合を示しており、図６（ｂ）は、コ
ンデンサＣｇｅがある場合を示している。つまり、図６
のように、コンデンサＣｇｅがある場合のターンオフ時
のｄｖ／ｄｔは、コンデンサＣｇｅが無い場合のｄｖ／
ｄｔと比較して緩和される結果、ターンオフ損失が増加
する。また、別の不具合として、素子を並列に接続して
各素子のゲートにコンデンサＣｇｅを接続しないでター
ンオンさせると素子特性、例えば閾値電圧が少し違って
いてもゲート電圧Ｖｇｅがミラー電圧から急激に低下す
るので、主電流は揃って低下してアンバランスを発生さ
せることはない。しかし、図７に示すように、コンデン
サＣｇｅが接続されて素子が並列接続されていると、コ
ンデンサＣｇｅの影響によって、ゲート電圧がミラー電
圧から負バイアス電圧に低下するスピードが鈍って、素
子特性の違いが拡大して、並列接続した素子の一方のタ
ーンオフか早くなり、他方のターンオフが遅くなる結
果、電流バランスがアンバランスになるという不具合が
発生する。
【０００５】このように、ターンオフ時には、ターンオ
ン時のｄｉ／ｄｔを抑制するために設けられたコンデン
サＣｇｅが悪影響を及ぼす結果となっている。よって、
本発明は、ＭＯＳゲート型半導体素子のゲート−エミッ
タ間にコンデンサＣｇｅを設置した場合、ターンオン時
にはコンデンサＣｇｅが作用し、ターンオフ時にはコン
デンサＣｇｅが作用しないようにするゲート駆動方法及
びゲート駆動回路を提供することを目的とする。
ン時のｄｉ／ｄｔを抑制するために設けられたコンデン
サＣｇｅが悪影響を及ぼす結果となっている。よって、
本発明は、ＭＯＳゲート型半導体素子のゲート−エミッ
タ間にコンデンサＣｇｅを設置した場合、ターンオン時
にはコンデンサＣｇｅが作用し、ターンオフ時にはコン
デンサＣｇｅが作用しないようにするゲート駆動方法及
びゲート駆動回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るゲート駆動方法では、半導
体スイッチング素子のゲート−エミッタ間にコンデンサ
が接続されたゲート駆動回路のゲート駆動方法におい
て、前記半導体素子のターンオン時に前記コンデンサが
作用し、前記半導体素子のターンオフ時に前記コンデン
サが作用しないようにする。これにより、ターンオン時
にはコンデンサが作用してゲート電圧は徐々に上昇して
ターンオン時のｄｉ／ｄｔは抑制される。ターンオフ時
にはコンデンサが作用しないので、ｄｖ／ｄｔが緩やか
になることがなくターンオフ損失が増加することはなく
なる。また、本発明の請求項２に係るゲート駆動方法で
は、請求項１記載のゲート駆動方法において、前記半導
体素子のターンオフ直後には前記コンデンサが作用する
ようにする。これにより、請求項１の作用効果に加え、
反対側アームの素子がターンオンした際に、コンデンサ
が作用するので、負バイアスが持ち上がり誤点弧するの
を防止できる。更に、本発明の請求項３に係るゲート駆
動方法では、請求項１記載のゲート駆動方法において、
前記半導体素子を並列接続する。並列接続したとして
も、ターンオフ時にコンデンサが作用しないため、並列
電流のアンバランスは生じなくなる。
に、本発明の請求項１に係るゲート駆動方法では、半導
体スイッチング素子のゲート−エミッタ間にコンデンサ
が接続されたゲート駆動回路のゲート駆動方法におい
て、前記半導体素子のターンオン時に前記コンデンサが
作用し、前記半導体素子のターンオフ時に前記コンデン
サが作用しないようにする。これにより、ターンオン時
にはコンデンサが作用してゲート電圧は徐々に上昇して
ターンオン時のｄｉ／ｄｔは抑制される。ターンオフ時
にはコンデンサが作用しないので、ｄｖ／ｄｔが緩やか
になることがなくターンオフ損失が増加することはなく
なる。また、本発明の請求項２に係るゲート駆動方法で
は、請求項１記載のゲート駆動方法において、前記半導
体素子のターンオフ直後には前記コンデンサが作用する
ようにする。これにより、請求項１の作用効果に加え、
反対側アームの素子がターンオンした際に、コンデンサ
が作用するので、負バイアスが持ち上がり誤点弧するの
を防止できる。更に、本発明の請求項３に係るゲート駆
動方法では、請求項１記載のゲート駆動方法において、
前記半導体素子を並列接続する。並列接続したとして
も、ターンオフ時にコンデンサが作用しないため、並列
電流のアンバランスは生じなくなる。
【０００７】また、本発明の請求項４に係るゲート駆動
回路では、半導体スイッチング素子のゲート−エミッタ
間にコンデンサが接続されたゲート駆動回路において、
前記コンデンサと直列にエミッタへ電流が流れる向きに
接続されるダイオードと、前記コンデンサと並列に接続
された放電回路とを具備する。これにより、ターンオン
時にはダイオードを介してコンデンサに流れるので、コ
ンデンサが作用してゲート電圧は徐々に上昇してターン
オン時のｄｉ／ｄｔは抑制される。ターンオフ時にはダ
イオードが放電を阻止する方向に接続されているので、
コンデンサが作用せず、ｄｖ／ｄｔが緩やかになること
がなくターンオフ損失が増加することはなくなる。更
に、本発明の請求項５に係るゲート駆動回路では、前記
コンデンサの放電は、前記半導体スイッチング素子のタ
ーンオフ後から次のターンオンまでの期間に行われる。
これにより、ターンオン前には前回のターンオンにより
蓄えられたコンデンサの電荷が放電される。よって、タ
ーンオン時にはダイオードを介してコンデンサに流れる
ので、コンデンサが作用してゲート電圧は徐々に上昇し
てターンオン時のｄｉ／ｄｔは抑制される。ターンオフ
時にはダイオードが放電を阻止する方向に接続されてい
るので、コンデンサが作用せず、ｄｖ／ｄｔが緩やかに
なることがなくターンオフ損失が増加することはなくな
る。
回路では、半導体スイッチング素子のゲート−エミッタ
間にコンデンサが接続されたゲート駆動回路において、
前記コンデンサと直列にエミッタへ電流が流れる向きに
接続されるダイオードと、前記コンデンサと並列に接続
された放電回路とを具備する。これにより、ターンオン
時にはダイオードを介してコンデンサに流れるので、コ
ンデンサが作用してゲート電圧は徐々に上昇してターン
オン時のｄｉ／ｄｔは抑制される。ターンオフ時にはダ
イオードが放電を阻止する方向に接続されているので、
コンデンサが作用せず、ｄｖ／ｄｔが緩やかになること
がなくターンオフ損失が増加することはなくなる。更
に、本発明の請求項５に係るゲート駆動回路では、前記
コンデンサの放電は、前記半導体スイッチング素子のタ
ーンオフ後から次のターンオンまでの期間に行われる。
これにより、ターンオン前には前回のターンオンにより
蓄えられたコンデンサの電荷が放電される。よって、タ
ーンオン時にはダイオードを介してコンデンサに流れる
ので、コンデンサが作用してゲート電圧は徐々に上昇し
てターンオン時のｄｉ／ｄｔは抑制される。ターンオフ
時にはダイオードが放電を阻止する方向に接続されてい
るので、コンデンサが作用せず、ｄｖ／ｄｔが緩やかに
なることがなくターンオフ損失が増加することはなくな
る。
【０００８】また、本発明の請求項６に係るゲート駆動
回路では、前記コンデンサの放電は、前記半導体スイッ
チング素子のターンオフ直後に行われる。これにより、
請求項４の作用効果に加え、反対側アームの素子がター
ンオンした際には、コンデンサの放電が行われているの
で、コンデンサが作用し、負バイアスが持ち上がり誤点
弧するのを防止できる。更に、本発明の請求項７に係る
ゲート駆動回路では、前記半導体スイッチング素子は複
数並列に接続される。並列接続したとしても、ターンオ
フ時には、ダイオードがコンデンサの放電を阻止する方
向に接続されているため、コンデンサが作用することが
なく、並列電流のアンバランスは生じなくなる。
回路では、前記コンデンサの放電は、前記半導体スイッ
チング素子のターンオフ直後に行われる。これにより、
請求項４の作用効果に加え、反対側アームの素子がター
ンオンした際には、コンデンサの放電が行われているの
で、コンデンサが作用し、負バイアスが持ち上がり誤点
弧するのを防止できる。更に、本発明の請求項７に係る
ゲート駆動回路では、前記半導体スイッチング素子は複
数並列に接続される。並列接続したとしても、ターンオ
フ時には、ダイオードがコンデンサの放電を阻止する方
向に接続されているため、コンデンサが作用することが
なく、並列電流のアンバランスは生じなくなる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態のＭＯＳゲート型半導体素子のゲート駆動回路
の構成図である。尚、図５と同一要素については同一符
号を付し、説明を省略する。図１において、図５と異な
る点は、ゲート−エミッタ間に接続されたコンデンサ
（Ｃｇｅ）１０と直列にダイオード１が接続され、ゲー
ト−エミッタ間に接続されたコンデンサ（Ｃｇｅ）１０
と並列に抵抗２とスイッチ３との直列回路が接続される
と共に、ターンオフ用スイッチ８−２にオフゲート信号
を与えるオフゲート信号発生回路６の出力を所定期間遅
延する遅延回路４と、遅延回路４からの信号に従い所定
幅のパルスをスイッチ３に与える放電パルス発生回路５
が設けられた点である。先ず、ターンオン時・ターンオ
フ時の動作について図２を参照して説明する。ターンオ
ン時には、コンデンサ１０は放電された状態であり電荷
はないので、ターンオン用スイッチ８−１が閉じるとゲ
ート電圧は徐々に充電されるので、ターンオン時のｄｉ
／ｄｔは抑制されターンオン時のコンデンサ１０の効果
は発揮される。
て図面を参照して説明する。図１は、本発明の第１の実
施の形態のＭＯＳゲート型半導体素子のゲート駆動回路
の構成図である。尚、図５と同一要素については同一符
号を付し、説明を省略する。図１において、図５と異な
る点は、ゲート−エミッタ間に接続されたコンデンサ
（Ｃｇｅ）１０と直列にダイオード１が接続され、ゲー
ト−エミッタ間に接続されたコンデンサ（Ｃｇｅ）１０
と並列に抵抗２とスイッチ３との直列回路が接続される
と共に、ターンオフ用スイッチ８−２にオフゲート信号
を与えるオフゲート信号発生回路６の出力を所定期間遅
延する遅延回路４と、遅延回路４からの信号に従い所定
幅のパルスをスイッチ３に与える放電パルス発生回路５
が設けられた点である。先ず、ターンオン時・ターンオ
フ時の動作について図２を参照して説明する。ターンオ
ン時には、コンデンサ１０は放電された状態であり電荷
はないので、ターンオン用スイッチ８−１が閉じるとゲ
ート電圧は徐々に充電されるので、ターンオン時のｄｉ
／ｄｔは抑制されターンオン時のコンデンサ１０の効果
は発揮される。
【００１０】これに対して、ターンオフ時には、コンデ
ンサ１０はターンオンにより＋１５Ｖに充電されている
が、ターンオフ用スイッチ８−２が閉じてもダイオード
１が放電を阻止する方向に接続されているので、コンデ
ンサ１０の放電をダイオード１が阻止してコンデンサ１
０の影響は受けなくなる。よって、ゲート電圧はミラー
電圧から急激に−１５Ｖに低下するので、主電流も急激
に減少してターンオフ損失が増加することはなくなる。
その後、遅延回路４で設定された遅延時間ＴＤが経過す
ると、放電パルス発生回路５から放電パルスが発せら
れ、スイッチ３が閉じられコンデンサ１０に充電された
電荷は放電される。これにより、次のターンオン時には
コンデンサ１０の電荷は放電されており、ターンオン時
のコンデンサ１０の効果は発揮される。次に、負バイア
スの持ち上がりによる誤点弧を防止する動作について図
３を参照して説明する。図２に示した例では、コンデン
サ１０の放電は、遅延回路４で定められたターンオフ後
から次のターンオン前に放電が行われる。しかしなが
ら、このようにターンオフ直後に放電がなされていない
状態であれば、ターンオフ後、反対側アームの素子がタ
ーンオンさせたとき、コンデンサ１０は充電状態であ
り、当該素子の負バイアスゲート電圧が持ち上がって誤
点弧する恐れがある。
ンサ１０はターンオンにより＋１５Ｖに充電されている
が、ターンオフ用スイッチ８−２が閉じてもダイオード
１が放電を阻止する方向に接続されているので、コンデ
ンサ１０の放電をダイオード１が阻止してコンデンサ１
０の影響は受けなくなる。よって、ゲート電圧はミラー
電圧から急激に−１５Ｖに低下するので、主電流も急激
に減少してターンオフ損失が増加することはなくなる。
その後、遅延回路４で設定された遅延時間ＴＤが経過す
ると、放電パルス発生回路５から放電パルスが発せら
れ、スイッチ３が閉じられコンデンサ１０に充電された
電荷は放電される。これにより、次のターンオン時には
コンデンサ１０の電荷は放電されており、ターンオン時
のコンデンサ１０の効果は発揮される。次に、負バイア
スの持ち上がりによる誤点弧を防止する動作について図
３を参照して説明する。図２に示した例では、コンデン
サ１０の放電は、遅延回路４で定められたターンオフ後
から次のターンオン前に放電が行われる。しかしなが
ら、このようにターンオフ直後に放電がなされていない
状態であれば、ターンオフ後、反対側アームの素子がタ
ーンオンさせたとき、コンデンサ１０は充電状態であ
り、当該素子の負バイアスゲート電圧が持ち上がって誤
点弧する恐れがある。
【００１１】そこで、図３に示すように、ターンオフ直
後直ちにコンデンサ１０を放電するようにスイッチ３に
対して放電パルスを与える。このように、ターンオフ直
後直ちにコンデンサ１０を放電しておけば、コンデンサ
１０が作用して、負バイアスゲート電圧が持ち上がりを
防止でき、誤点弧を防止することができる。尚、ターン
オフ直後にコンデンサ１０の放電を行うためには、遅延
回路４の遅延時間を短くしても実現でき、また、反対側
アームの素子のターンオン指令を利用しても実現するこ
とができる。また、図４に示すように、本発明をＭＯＳ
ゲート型半導体素子に適用すると、ターンオフ時にコン
デンサ１０はゲート電圧に影響を与えないので、ターン
オフ時に、ゲート電圧はミラー電圧から負バイアス電圧
に急峻に低下するので、主電流はバランス良くターンオ
フされる。
後直ちにコンデンサ１０を放電するようにスイッチ３に
対して放電パルスを与える。このように、ターンオフ直
後直ちにコンデンサ１０を放電しておけば、コンデンサ
１０が作用して、負バイアスゲート電圧が持ち上がりを
防止でき、誤点弧を防止することができる。尚、ターン
オフ直後にコンデンサ１０の放電を行うためには、遅延
回路４の遅延時間を短くしても実現でき、また、反対側
アームの素子のターンオン指令を利用しても実現するこ
とができる。また、図４に示すように、本発明をＭＯＳ
ゲート型半導体素子に適用すると、ターンオフ時にコン
デンサ１０はゲート電圧に影響を与えないので、ターン
オフ時に、ゲート電圧はミラー電圧から負バイアス電圧
に急峻に低下するので、主電流はバランス良くターンオ
フされる。
【００１２】
【発明の効果】以上詳述したように、本発明によれば、
ターンオン時のｄｉ／ｄｔを抑制しながらターンオフ損
失を増加させることがなく、また、スイッチング素子を
並列接続した場合にはターンオフ電流のアンバランスを
発生させることのないゲート駆動方法及びゲート駆動回
路を実現することができる。
ターンオン時のｄｉ／ｄｔを抑制しながらターンオフ損
失を増加させることがなく、また、スイッチング素子を
並列接続した場合にはターンオフ電流のアンバランスを
発生させることのないゲート駆動方法及びゲート駆動回
路を実現することができる。
【図１】 本発明の第１の実施の形態のＭＯＳゲート型
半導体素子のゲート駆動回路の構成図。
半導体素子のゲート駆動回路の構成図。
【図２】 本発明の第１の実施の形態のゲート動作を示
す図。
す図。
【図３】 本発明の第１の実施の形態の誤点弧を防止す
るゲート動作を示す図。
るゲート動作を示す図。
【図４】 スイッチング素子を並列接続したＭＯＳゲー
ト型半導体素子のゲート駆動回路の構成図。
ト型半導体素子のゲート駆動回路の構成図。
【図５】 従来のＭＯＳゲート型半導体素子のゲート駆
動回路の構成図。
動回路の構成図。
【図６】 従来のターンオフ時の動作特性図。
【図７】 従来のスイッチング素子を並列接続したＭＯ
Ｓゲート型半導体素子のゲート駆動回路の構成図。
Ｓゲート型半導体素子のゲート駆動回路の構成図。
１・・ダイオード ２・・抵抗 ３・・スイッチ ４・・遅延回路 ５・・放電パルス発生回路 ６・・オフゲート信号発生回路 ７−１・・オンゲート電源 ７−２・・オフゲート電源 ８−１・・ターンオン用スイッチ ８−２・・ターンオフ用スイッチ ９・・ゲート抵抗９ １０・・コンデンサ １１・・ＭＯＳゲート型半導体素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H740 BA11 HH06 KK01 LL02 LL03 5J055 AX02 AX54 AX66 BX16 CX07 DX22 EX07 EX12 EY01 EY10 EY12 EY21 EY30 EZ00 EZ50 FX12 FX17 FX28 FX35 GX01
Claims (7)
- 【請求項１】 半導体スイッチング素子のゲート−エミ
ッタ間にコンデンサが接続されたゲート駆動回路のゲー
ト駆動方法において、前記半導体素子のターンオン時に
前記コンデンサが作用し、前記半導体素子のターンオフ
時に前記コンデンサが作用しないことを特徴とするゲー
ト駆動方法。 - 【請求項２】 請求項１記載のゲート駆動方法におい
て、前記半導体素子のターンオフ直後には前記コンデン
サが作用することを特徴とするゲート駆動方法。 - 【請求項３】 請求項１記載のゲート駆動方法におい
て、前記半導体素子を並列接続したことを特徴とするゲ
ート駆動方法。 - 【請求項４】 半導体スイッチング素子のゲート−エミ
ッタ間にコンデンサが接続されたゲート駆動回路におい
て、前記コンデンサと直列にエミッタへ電流が流れる向
きに接続されるダイオードと、前記コンデンサと並列に
接続された放電回路とを具備したことを特徴とするゲー
ト駆動回路。 - 【請求項５】 前記コンデンサの放電は、前記半導体ス
イッチング素子のターンオフ後から次のターンオンまで
の期間に行われることを特徴とする請求項４記載のゲー
ト駆動回路。 - 【請求項６】 前記コンデンサの放電は、前記半導体ス
イッチング素子のターンオフ直後に行われることを特徴
とする請求項４記載のゲート駆動回路。 - 【請求項７】 前記半導体スイッチング素子は複数並列
に接続されていることを特徴とする請求項４記載のゲー
ト駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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