JP4816198B2

JP4816198B2 - 貫通電流制御装置を備えたインバータ

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Publication number: JP4816198B2
Application number: JP2006092744A
Authority: JP
Inventors: 英樹宮崎; 勝徳鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2011-11-16
Anticipated expiration: 2026-03-30
Also published as: JP2007267560A

Description

本発明は、インバータに係わり、特に上下アームの導通を切り替える際にダイオードを流れて上下アームを貫通する逆回復電流に起因した電圧の過大な振動を抑制する貫通電流制御装置に関する。

インバータ装置は電圧制御型パワー半導体素子を上下アームに備え、出力電流の導通と遮断を制御する構成が一般的であり、上下の電圧制御型パワー半導体素子には環流時の逆方向電流を通電させるダイオードが並列に接続されている。ここで、電圧制御型パワー半導体素子や環流用ダイオードは電流を導通から遮断状態へ移行させる際に過渡的なサージ電圧が発生する。電圧制御型パワー半導体素子でこうしたサージ電圧を抑制する方法としては、駆動回路に備えた抵抗値を適正に選び、電流遮断時に制御電圧の変化を抑制的にする方法が用いられている。一方、ダイオードが電流を導通する状態から遮断状態へ移行する際には、ダオードを逆方向に流れる電流（逆回復電流と呼ぶ）が生じ、この電流は上下アームを貫通して流れる。逆回復電流の時間変化が過大な場合には電流を流すバスバー、ハーネス等のインダクタンスと電流変化ｄｉ／ｄｔの掛け算でサージ電圧が発生し、かつ数μｓの時間に渡って高周波な電圧振動（リンギング）が発生する。しかしながらダイオードが制御可能なデバイスで無いため、電圧制御型パワー半導体素子のように駆動回路によって逆回復電流自体を低減することは困難であった。

こうしたダイオードの逆回復電流に起因する過大なサージ電圧を抑制する方法の例が特許文献１、特許文献２、及び特許文献３等に記載されている。これらの従来技術では、インバータの上下アーム用パワー半導体素子にはパワーＭＯＳやＩＧＢＴなどの電圧制御型パワー半導体素子が用いられ、パワーＭＯＳの場合にはデバイスに内蔵された寄生のダイオード、ＩＧＢＴの場合には並列に接続したダイオードを還流電流の為に用いている。

特許文献１に記載された駆動方法は、ダイオードが逆回復する際に生じる電圧の変化（ｄＶ／ｄｔ）と電圧制御型パワー半導体素子の帰還容量によって発生する変位電流をダイオードに並列な電圧制御型パワー半導体素子の制御端子に流入させて制御電圧を増加させ、この値を電圧制御型パワー半導体素子のしきい値電圧よりわずかに高くさせてパワー半導体素子を導通させる。この結果、パワー半導体素子が通常のオフ状態より低インピーダンスになり、サージ電圧や高周波な電圧振動を抑制する。特許文献２、及び特許文献３等に記載された駆動装置も同じ原理を用いるもので、ダイオードが逆回復する以前に電圧駆動型パワー半導体素子の制御電圧をしきい値か或いはそれより小さい電圧に維持させ、ｄＶ／ｄｔとパワー半導体素子の帰還容量によって発生する変位電流によってパワー半導体素子をオンさせ易い状態を作る。

特開２００１−２１７６９７号公報（図１、図２、（００１１）段落、（００１８）段落、（００１９）段落の記載。）特開２００５−３２８６８８号公報（図１、（００４４）段落、（００４５）段落の記載。）特開２００５−３３８７３号公報（図１、図２、（００１０）段落から（００２４）段落の記載。）

パワーＭＯＳやＩＧＢＴでは近年、微細化による低オン抵抗化の傾向が著しく、制御電圧がしきい値電圧を超えるとわずかな電圧変化に対して大きな電流が流れる。前述の従来技術では、ダイオードの逆回復時に発生する電圧変化ｄＶ／ｄｔで該ダイオードに並列な電圧制御型パワー半導体素子を導通させることでサージ電圧を抑制するが、ｄＶ／ｄｔでパワー半導体素子が導通した際の貫通電流で損失が増加する問題が新たに生じる。従来例では、サージ電圧の抑制と貫通電流による損失の低減を両立させる為の対策は開示されていない。この貫通電流はインバータのＰＷＭ（パルス幅変調）制御の周波数で繰り返され、かつ三相でそれぞれ発生する為、貫通電流が過大であると全体損失の数十％以上になる恐れがある。

上記従来技術の構成を実験で評価すると、逆回復時の電圧変化ｄＶ／ｄｔは数十ｎｓと非常に短い現象であるのに対して、ｄＶ／ｄｔで電圧制御型パワー半導体素子を導通させると電圧変化が緩和し、その結果として貫通電流が流れる期間が十倍ほど拡大することが分かった。貫通電流の時間増加は損失を大幅に増加させる為、その抑制が課題である。

また、特許文献２、及び特許文献３等に記載された駆動装置は、ダイオードが逆回復する以前に電圧駆動型パワー半導体素子の制御電圧をしきい値かそれより小さい電圧に維持させるが、この維持される制御電圧を第一の電圧と呼称すると、第一の電圧と制御電圧のしきい値はそれぞれ温度依存性を持つ。例えば、パワーＭＯＳやＩＧＢＴのしきい値は温度に対して負の温度係数を持ち、１００℃を越える温度では室温（２５℃）に比べて数Ｖしきい値が減少する。温度上昇に対して第一の電圧としきい値の差が拡大すると仮定すれば、この電圧差に応じて先の貫通電流は更に増加する。

本発明の目的は、ダイオードの逆回復時にサージ電圧や電圧の高周波振動を抑制すると共に、電圧変化ｄＶ／ｄｔで電圧制御型パワー半導体素子を導通させる際の貫通電流を低減し、低損失化も両立することである。

上記目的を達成するために、本発明では、インバータの上下アームに電圧制御型パワー半導体素子とこれに並列なダイオードを各々備え、スイッチ手段を具備した駆動回路で該電圧制御型パワー半導体素子のオン、オフを制御するインバータが、前記電圧制御型パワー半導体素子が数Ａ以上の電流を出力する為に必要な制御しきい値電圧より少なくとも１Ｖ以上低い値を設定電圧として、順電圧の総和が前記設定電圧とほぼ等しい複数の第二のダイオードを、前記駆動回路で該電圧制御型パワー半導体素子をオフさせる前記スイッチ手段に直列に備える。

この構成によって、電圧制御型パワー半導体素子の制御電圧を第二のダイオードの順電圧総和に等しい設定電圧の値で残留させて該パワー半導体素子をオンし易い状態にさせ、ダイオードが逆回復する際の電圧変化ｄＶ／ｄｔで電圧制御型パワー半導体素子を導通させると共に、この導通で電圧変化ｄＶ／ｄｔが緩和し貫通電流の通電期間が拡大すると、制御電圧と設定電圧の電圧差に応じて前記第二のダイオードがインピーダンスを減少させて制御電圧の増加を抑制する効果が働き、制御電圧を速く減少させて貫通電流を抑制する。また、温度上昇で電圧制御型パワー半導体素子のしきい値が減少する場合には、第二のダイオードの順電圧総和も温度に応じて減少することで、温度に応じた貫通電流の増加を低減できる。

また、本発明のインバータの貫通電流制御装置は、前記複数の第二のダイオードに並列な第二のスイッチ手段を具備し、前記電圧制御型パワー半導体素子の入力と出力端子間の電圧を検出する電圧検出手段を備え、該電圧検出手段の出力に応じて前記第二のスイッチ手段を導通させる構成を備える。

この構成によれば、主電流がダイオードに並列な電圧制御型パワー半導体素子を流れる期間（上アームなら出力電流が正の場合、下アームなら出力電流が負の場合）に、電圧制御型パワー半導体素子の入出力端子間電圧を検出し、前記複数の第二ダイオードに並列な第二のスイッチ手段を導通させる為、複数の第二ダイオードの電圧総和はほぼゼロになり、電圧制御型パワー半導体素子が電圧変化ｄＶ／ｄｔで導通することはない。すなわち、本構成ではｄＶ／ｄｔによる電圧制御型パワー半導体素子の導通を選択的に実施することが可能になる。

本発明のインバータの貫通電流制御装置は、インバータの上下アームに電圧制御型パワー半導体素子とこれに並列なダイオードを各々備え、抵抗とスイッチ手段を具備した駆動回路で該電圧制御型パワー半導体素子のオン、オフを制御し、前記電圧制御型パワー半導体素子が数Ａ以上の主電流を出力する為に必要な制御しきい値電圧より少なくとも１Ｖ以上低い第一の電圧を検知する第一の電圧検出手段と、前記電圧制御型パワー半導体素子の入力と出力端子間の電圧が予め設定した第二の電圧より高いことを検出する第二の電圧検出手段を備え、前記電圧制御型パワー半導体素子のオフ時に、前記第一の電圧検出手段と前記第二の電圧検出手段の検出結果に応じて、前記駆動回路のスイッチ手段を導通、遮断、導通再開の順に駆動させる。

この構成によって、電圧制御型パワー半導体素子の制御電圧が第一の電圧値以下になると前記駆動回路のスイッチ手段を遮断し、制御電圧が第一の電圧値にほぼ等しくなるようにする。次に、ダイオードが逆回復する際の電圧変化ｄＶ／ｄｔで電圧制御型パワー半導体素子が導通すると、電圧制御型パワー半導体素子の入力と出力端子間の電圧から電圧変化ｄＶ／ｄｔを検出し、前記駆動回路のスイッチ手段を導通再開させる。スイッチ手段の導通で制御電圧は速く減少し、貫通電流が抑制される。

本発明のインバータの貫通電流制御装置は、インバータの上下アームに電圧制御型パワー半導体素子とこれに並列なダイオードを各々備え、抵抗とスイッチ手段を具備した駆動回路で該電圧制御型パワー半導体素子のオン、オフを制御し、前記電圧制御型パワー半導体素子が数Ａ以上の主電流を出力する為に必要な制御しきい値電圧より少なくとも１Ｖ以上低い第一の電圧を検知する第一の電圧検出手段と、前記電圧制御型パワー半導体素子の出力電流に比例した第二の電流が予め設定した基準電流値より低いことを検出する電流検出手段を備え、前記電圧制御型パワー半導体素子のオフ時に、前記第一の電圧検出手段と前記電流検出手段の検出結果に応じて、前記駆動回路のスイッチ手段を導通、遮断、導通再開の順に駆動させる。

この構成によって、電圧制御型パワー半導体素子の制御電圧が第一の電圧値以下になると前記駆動回路のスイッチ手段を遮断し、制御電圧が第一の電圧値にほぼ等しくなるようにする。次に、ダイオードが逆回復する際の電圧変化ｄＶ／ｄｔで電圧制御型パワー半導体素子が導通すると、電流検出手段で貫通電流を検出し、前記駆動回路のスイッチ手段を導通再開させる。スイッチ手段の導通で制御電圧は速く減少し、貫通電流が抑制される。

本発明によれば、ダイオードが逆回復する際にダイオードに並列なＩＧＢＴを電圧変化ｄＶ／ｄｔでオンさせてサージ電圧や高周波な電圧振動を回避し、同時にＩＧＢＴを流れる貫通電流を低減して損失の増加を抑制できる。

以下、本発明の詳細を図面を用いて説明する。

図１を用いて本実施例によるインバータの貫通電流制御装置について説明する。図１は、本実施例によるインバータの全体構成を示す回路図である。図１は本発明の貫通電流制御装置を備えたパワー半導体素子を含む電力変換装置の構成を表している。主回路は電源ＶＢの正極と負極間にＩＧＢＴ（例えばＱ１）と還流用ダイオード（例えばＤ１）からなるパワー半導体素子６ケを３相ブリッジに接続し、３相インバータの構成となっている。各相の出力端子はＵ、Ｖ、Ｗであり負荷のモータＭに接続している。ＩＧＢＴＱ１〜Ｑ６にはそれぞれ駆動装置１を備えている。駆動装置１の内部構成として、制御電源Ｖｃｃの正極とＱ１のゲート端子間にＰチャンネルＭＯＳＦＥＴＳ３及び抵抗Ｒ３を直列に接続したゲート充電手段を備える。

本実施例の貫通電流制御装置は駆動装置１のゲート放電手段に設けている。即ち、Ｖｃｃの負極とＱ１のゲート端子間にＮチャンネルＭＯＳＦＥＴＳ１、抵抗Ｒ１と直列に接続したダイオードＤＧを設けており、ダイオードＤＧは後述するように所望のバイアス電圧を作る為に必要な個数を接続する。また、Ｖｃｃの負極とＱ１のゲート端子間にはＮチャンネルＭＯＳＦＥＴＳ２、抵抗Ｒ２を備える。Ｓ１とＳ３は駆動信号Ｓｇに応じて一方がオン、他方がオフする相補型のスイッチである。Ｓ２はＡＮＤ回路３によって駆動し、ＡＮＤ回路３の入力は駆動信号Ｓｇと遅延手段２を介して伝えられる電圧検出手段の出力であり、これらの信号に応じて駆動する。

ここで、電圧検出手段は制御電源Ｖｃｃの正極とＱ１のコレクタ端子間に抵抗Ｒ４とダイオードＤＧを直列に接続し、抵抗Ｒ４とダイオードＤＧの接続箇所から出力を取り出す。Ｑ１が導通（オン）状態にあって主電流がＱ１を流れると、オン電圧は数Ｖになり、Ｖｃｃの負極を基準とする電圧検出手段の出力は、Ｑ１のオン電圧にダイオードＤＧの順電圧を加えた値になる。この電圧はＡＮＤ回路３の論理しきい値（Ｖｃｃの約１／２）に対して低く、論理レベルとしてはＬｏｗになる。一方、Ｑ１が遮断（オフ）状態にあるとダイオードＤＧのカソード電圧はＶｃｃの電圧より高くなり、ダイオードＤＧには逆バイアスが印加される。この結果、電圧検出手段の出力はほぼＶｃｃに等しくＡＮＤ回路３の論理レベルとしてはＨｉｇｈになる。Ｑ１に逆並列に接続したダイオードＤ１が導通する場合は、ダイオードＤＧのカソード電圧がＶｃｃの負極に対して約−１〜２Ｖと負値になり、この場合も電圧検出手段の出力はＬｏｗになる。このように電圧検出手段の機能はＩＧＢＴＱ１或いはダイオードＤ１の導通を判定することであり、図１の実施例の構成に限定したものではなく、コンパレータやその他の構成でも良い。

次に図１の実施例の動作を説明する。本実施例では還流ダイオードが逆回復する際のサージ電圧或いは電圧振動を抑制するので、ダイオードＤ１が導通している状態を例に説明する。また、一般的にモータ駆動用のＰＷＭ（パルス幅変調）制御では還流ダイオードが導通している状態では、そのダイオードに並列なスイッチング素子（図１ではＱ１）に制御信号を印加していることから、初期状態ではダイオードＤ１が導通し、Ｑ１の制御電圧もほぼＶｃｃの値に等しい条件を考える。ここで、駆動信号ＳｇによってＱ１の制御電圧を除去する動作が開始すると、ダイオードＤ１は導通を維持している為に電圧検出信号の出力はＬｏｗでありＡＮＤ回路３の出力もＬｏｗでＳ２はオフしたままである。一方、Ｓ１はＳｇによってオンし、制御電圧（以後、ゲート電圧と称す。）を除去してゆく。Ｑ１のゲート電圧がダイオードＤＧの順電圧総和と等しくなると、ＤＧはもはや電流を流すことができなくなり、ゲート電圧の減少が停止する。この時、ゲート電圧にはダイオードＤＧの順電圧総和にほぼ等しい電圧が残留し、この残留電圧をＶｂｉａｓと称する。

次にＰＷＭ制御によって上アームのＩＧＢＴＱ２に導通の駆動信号が与えられＱ２がオンになり主電流が流れると、Ｕ相出力電流はダイオードＤ１からＱ２へと経路を変える為、ダイオードＤ１の電流は減少しほぼゼロになるとＤ１が遮断状態に変わる。Ｄ１が導通状態から遮断状態に切り替わる時が逆回復の状態であり、ダイオードＤ１のインピーダンスが急激に増加すると共に、Ｑ１のコレクタ端子を正とする極性で高電圧が印加される。この時の電圧変化（ｄＶ／ｄｔ）によってＩＧＢＴＱ１のコレクタとゲート端子間寄生容量に変位電流が発生し、Ｑ１のゲート電圧は残留電圧Ｖｂｉａｓに変位電流による充電分が加算され、合計値がしきい値電圧を超えるとＱ１が導通する。尚、このタイミングで電圧検出手段の出力はＬｏｗからＨｉｇｈに変化するが、遅延手段２の効果でＡＮＤ回路３の出力はＬｏｗに維持されＳ２は遮断状態を保っている。

ＩＧＢＴＱ１のコレクタとゲート端子間寄生容量に変位電流が発生し、Ｑ１が導通する場合の回路動作を式で表現すると（１）式のようになる。

（１）式で電流ｉｇは変位電流であり、この変位電流は（２）式及び（３）式で表すことができる。これらの数式でＣｇはＱ１のゲートとエミッタ間容量であり、Ｃｒはコレクタとゲート間寄生容量、ＲｇはＱ１のゲートとエミッタ間に設けられた抵抗の合成値であり、図１の実施例でＳ２が導通していない状態ではＲｇは抵抗Ｒ１とダイオードＤＧの内部抵抗の和になる。また、インダクタンスＬｓはＱ１のゲートとエミッタ間に存在する配線等のインダクタンス値を表している。（２）式のｄＶ／ｄｔはダイオードＤ１が逆回復する際の電圧変化である。Ｖｇで表すゲート電圧がＱ１のしきい値を超えるとＱ１がオンして電流が流れるが、その電流は（４）式のようになる。（４）式でｇｍはＩＧＢＴのゲート増幅率（ｄＩｃｅ／ｄＶｇ）である。（１）式と（４）式を連立して解くと、その解は（５）式のようになる。ここで、Ｖｇｏはゲート電圧の初期値であり、残留電圧Ｖｂｉａｓに等しい。

（５）式の表現から次のことが分かる。
１）第一項でＶｇｏ（＝Ｖｂｉａｓ）は指数関数で減衰し、抵抗Ｒｇが小さいほど減衰は速い。
２）第二項は括弧内の指数関数は時間と共に増加するが、電圧変化（ｄＶ／ｄｔ）が無くなると第二項はゼロになる。また、抵抗Ｒｇが小さいほど第二項は小さくなる。
３）（５）式のゲート電圧が、Ｑ１のしきい値よりわずかに高くなるよう初期値Ｖｂｉａｓを設定する。Ｖｂｉａｓの適正値は、（５）式の第二項が大きい程小さい値になる。Ｖｂｉａｓが適正値以上になると、ゲート電圧の増加によって（４）式の貫通電流が過大になる。
４）制御電圧Ｖｇがしきい値を超えて貫通電流が流れると、抵抗Ｒｇを小さくしてゲート電圧の増加を抑制し、貫通電流を低減することが望ましい。

図１の構成は、上記３）と４）を基本的な考え方とした実施例である。残留電圧Ｖｂｉａｓは（５）式から適正値を予め求め、ダイオードＤＧの順電圧総和がＶｂｉａｓ適正値にほぼ等しくなるようＤＧの個数を設定する。ここで、ダイオードのビルトイン電圧（電流を通電する為に最低必要な接合電圧）が持つ温度依存性は、Ｑ１のしきい値に関する温度依存性と傾向が似ており、温度が変化した場合でも両者の誤差は抑制することができる。

貫通電流が流れた直後に抵抗Ｒｇを減少させる方法は、ＤＧとＳ１を含む第一の回路と、電圧検出手段に応じて導通するＳ２を含む第二の回路で実現させる。まず、ゲート電圧がＤＧの順電圧総和に等しいＶｂｉａｓを越えると、その差分に応じて第一の回路に電流が流れ、（５）式の第二項で表したｄＶ／ｄｔによるゲート電圧の増加を抑制する。次に、電圧検出手段の出力が時間遅延を経てＳ２を導通させると、第一の回路より低インピーダンスな状態でＱ１の制御電圧を減少させ貫通電流の増加を抑制する。

図２に本実施例の動作波形を示す。図２（ａ）は通常のダイオード逆回復時の波形であり、図２（ｂ）は本実施例による逆回復時のサージ電圧抑制を示す動作波形である。図２（ａ）ではＩＧＢＴＱ１の電圧Ｖｃｅが逆回復時に高周波で振動しているが、図２（ｂ）ではこうした電圧振動は無く、逆回復時に電圧が一旦、急激に増加するが、その後ＩＧＢＴＱ１の導通によって緩和していることが分かる。図２（ｂ）でＱ１のゲート電圧Ｖｇｅは逆回復以前にＶｂｉａｓの値で維持されており、逆回復時のｄＶ／ｄｔで増加する。逆回復以後は、前述のように抵抗によってゲート電圧Ｖｇｅを減少させる機能が働いているが、それでもｄＶ／ｄｔの影響で制御電圧Ｖｇｅが増加している。抵抗によるゲート電圧の抑制が働かなければＶｇｅは図２（ｂ）の値よりもっと高くなり、電流も増大する。

図３は本発明の貫通電流制御装置を備えたパワー半導体素子を含む電力変換装置の実施例である。３相インバータの構成は図１の実施例と同じであり、説明は省略する。また、貫通電流制御を備えた駆動装置４はＩＧＢＴＱ１〜Ｑ６にそれぞれ備えられる。

駆動装置４の内部構成として、ＰチャンネルＭＯＳＦＥＴＳ３及び抵抗Ｒ３を備えたゲート充電手段は図１と同じであり、Ｓ３は駆動信号Ｓｇに応じてオン、オフが制御されるスイッチである。ゲート放電手段はＶｃｃの負極とＱ１のゲート端子間にＮチャンネルＭＯＳＦＥＴＳ１、抵抗Ｒ１を備える。コンパレータ７はＩＧＢＴＱ１のゲート電圧と基準電圧８の電圧値を比較し、ゲート電圧が高い場合にＨｉｇｈの信号を出力する。また、ダイオードＤＣと抵抗Ｒ４からなる電圧検出手段は図１と同じ構成である。コンパレータ７の出力と電圧検出手段の出力をＯＲ回路５に入力し、いずれかの入力がＨｉｇｈであればＯＲ回路５はＨｉｇｈの信号を出力する。ＯＲ回路５の出力は遅延手段２を経てＮＡＮＤ回路６に伝え、ＮＡＮＤ回路６はこの遅延手段２の出力と駆動信号ＳｇからＮチャンネルＭＯＳＦＥＴＳ１を導通或いは遮断させる。ここで、ＩＧＢＴＱ１をオフにさせる場合で、駆動信号ＳｇがＨｉｇｈ、コンパレータ７でゲート電圧が基準電圧８以上であればＯＲ回路５とＮＡＮＤ回路６の結果としてＳ１がオン状態となる。同様に、駆動信号ＳｇがＨｉｇｈ、電圧検出回路の出力がＨｉｇｈであればＳ１がオン状態となる。次に図３の実施例の動作を、図４の各部動作波形を用いて詳細に説明する。

図４の動作波形は上からＩＧＢＴＱ１のゲート電圧Ｖｇｅ（Ｑ１）とコレクタ電圧Ｖｃｅ（Ｑ１）、ＮチャンネルＭＯＳＦＥＴＳ１のオン、オフ状態、ＩＧＢＴＱ１の電流Ｉ（Ｑ１）とダイオードＤ１の電流Ｉ（Ｄ１）、上アームＩＧＢＴＱ２の電流Ｉ（Ｑ２）、上アームＩＧＢＴＱ２のゲート電圧Ｖｇｅ（Ｑ２）とコレクタ電圧Ｖｃｅ（Ｑ２）である。

図４で、時刻Ｔ₀においてダイオードＤ１が順方向に負荷電流を還流させている状態を想定する。この時、ＰＷＭ制御ではダイオードＤ１が導通時においてもＩＧＢＴＱ１にゲート電圧を印加する指令が出されており、Ｖｇｅ（Ｑ１）はＶｃｃにほぼ等しい。次に、駆動信号ＳｇによってＱ１のゲート電圧を除去する指令が出されると、図３のコンパレータ７はＶｇｅ（Ｑ１）がＶｃｃにほぼ等しいことを検出し、Ｈｉｇｈの信号を出力し、前述のＯＲ回路５とＮＡＮＤ回路６の結果によってＳ１がオン状態になり、Ｖｇｅ（Ｑ１）が減少する。Ｖｇｅ（Ｑ１）がしきい値（Ｖｔｈ）以下になってもダイオードＤ１が負荷電流を還流させている状態は変わらない為、コレクタ電圧Ｖｃｅ（Ｑ１）は約−１〜２Ｖと低い。そして、時刻Ｔ₁においてＶｇｅ（Ｑ１）がしきい値以下に設定された基準電圧（Ｖｂｉａｓ、図３の基準電圧８に等しい）以下になると、コンパレータ７がこれを検知して出力がＬｏｗに変わり、ＯＲ回路５とＮＡＮＤ回路６の結果によってＳ１がオフ状態に変化する。

この結果、Ｖｇｅ（Ｑ１）には基準電圧（Ｖｂｉａｓ）に等しい電圧が残留する。次にデッドタイム期間の後に駆動信号によって上アームＩＧＢＴＱ２にゲート電圧が与えられＶｇｅ（Ｑ２）が増加し、しきい値（Ｖｔｈ）を越えるとオン状態になる。Ｑ２には電流Ｉ（Ｑ２）が流れ、ダイオードＤ１を還流していた負荷電流がＱ２に転流する。時刻Ｔ₂において転流が起き、ダイオードＤ１が逆回復しＩＧＢＴＱ１のコレクタ電圧Ｖｃｅ（Ｑ１）が急激に増加する。Ｖｃｅ（Ｑ１）の電圧変化（ｄＶ／ｄｔ）によってＩＧＢＴＱ１のコレクタとゲート間帰還容量が充電され、Ｑ１のゲートに充電電流が流れ込みＶｇｅ（Ｑ１）がしきい値を超えて増加し、ＩＧＢＴＱ１がオンする。この時、ＩＧＢＴＱ１の電流Ｉ（Ｑ１）は図４の破線で示すような波形になり、この電流は上下ＩＧＢＴを貫通して流れる為、ＩＧＢＴＱ２の電流Ｉ（Ｑ２）の波形にも重畳する。

時刻Ｔ₂においてＶｇｅ（Ｑ１）がしきい値を超える結果、図３のコンパレータ７がこれを検知して出力がＨｉｇｈに変わり、ＯＲ回路５とＮＡＮＤ回路６の結果によってＳ１がオン状態に変化する。この時、ＩＧＢＴＱ１のゲートには電圧変化（ｄＶ／ｄｔ）による帰還容量の変位電流が流れ込む一方、Ｓ１のオンによるゲートの放電電流が流出することになる。通常、変位電流の方が大きいためＳ１がオンしても直ぐにはＶｇｅ（Ｑ１）が減少できないが、Ｓ１がオフのままである場合に比べてゲート電圧Ｖｇｅ（Ｑ１）の増加を抑制し、過大な貫通電流が流れることを防止する。

電圧変化（ｄＶ／ｄｔ）によってＩＧＢＴＱ１がオンすると、上下ＩＧＢＴの間で電圧分担が生じ、Ｖｃｅ（Ｑ１）の電圧増加は緩和される。図３の電圧検出手段は遅延手段によって時刻Ｔ₂からやや遅れて動作し、電圧検出手段の出力はＨｉｇｈに変わり、ＯＲ回路５とＮＡＮＤ回路６の結果によってＳ１をオンさせる論理条件を作る。Ｖｃｅ（Ｑ１）はやがて電源電圧に達し電圧変化（ｄＶ／ｄｔ）が無くなるため、その後はＳ１によってＶｇｅ（Ｑ１）は指数関数的に減少する。Ｖｇｅ（Ｑ１）が基準電圧（Ｖｂｉａｓ）以下になっても電圧検出手段の働きでＳ１のオン状態は維持される。

以上はダイオードＤ１が順方向に負荷電流を還流させている場合の動作であるが、ＩＧＢＴＱ１が負荷電流を流す条件であればＶｇｅ（Ｑ１）がしきい値に達する以前にコレクタ電圧Ｖｃｅ（Ｑ１）が増加し、これを電圧検出手段が検知する為、図４のＳ１に実線で示すようにＳ１のオン状態は維持される。即ち、このように本発明はダイオードが逆回復する条件において、ゲート回路のオフ用スイッチ手段Ｓ１をオン、オフ、オンと切り替えることが特徴であり、この動作によってダイオードに並列なＩＧＢＴのゲート電圧増加を抑制し、逆回復時のサージ電圧を低減すると同時に貫通電流を抑制させることができる。

図５は本発明の貫通電流制御装置を備えたパワー半導体素子を含む電力変換装置の実施例である。３相インバータの全体構成は図１、図３の実施例と同様のため記載は省略した。本実施例ではＩＧＢＴＱ１〜Ｑ６にそれぞれ備える貫通電流制御を備えた駆動装置９について説明する。

駆動装置９の内部構成として、ＰチャンネルＭＯＳＦＥＴＳ３及び抵抗Ｒ３を備えたゲート充電手段と、Ｖｃｃの負極とＱ１のゲート端子間にＮチャンネルＭＯＳＦＥＴＳ１、抵抗Ｒ１を備えたゲート放電手段を配置する点は図１や図３と同じであり、Ｓ３は駆動信号Ｓｇに応じてオン、オフが制御されるスイッチである。本実施例はゲート電圧の検出手段と、ＩＧＢＴＱ１の主電流に比例した電流を検出する手段を備え、これらの検出結果から図３と同様にＳ３のオン、オフ状態を切り替える。

コンパレータ７−１はＩＧＢＴＱ１のゲート電圧と複数のダイオードを直列化した基準電圧Ｖｂｉａｓを比較し、ゲート電圧が高い場合にＨｉｇｈの信号を出力する。ここで、Ｖｂｉａｓは図３の実施例と同様にＩＧＢＴＱ１のゲートに残留させる電圧である。また、複数のダイオードの順電圧を総和として基準電圧を作るが、基準電圧Ｖｂｉａｓの温度依存性がＩＧＢＴＱ１のしきい値に関する温度依存性と同等になるように抵抗Ｒ６でダイオードに流す電流値を調整する。

本実施例では、ＩＧＢＴＱ１の主電流に比例した電流を検出する手段は、Ｑ１が図５に示すようにエミッタ端子を２つ備え、それぞれのエミッタ電極面積に比例した電流を通電する電流センス型デバイスを使用する。電流センス端子には抵抗Ｒｓとノイズ吸収用コンデンサＣｆを備える。この信号をコンパレータ７−２に入力し、基準電圧Ｖｒｅｆと比較する。この電流検出手段はＩＧＢＴＱ１に流れる電流が所定の電流値以下（ダイオードＤ１に還流する場合は負値であり、所定値以下になる）を検出し、コンパレータ７−２がＨｉｇｈの信号を出力する。

コンパレータ７−１と７−２の出力をＯＲ回路５に入力し、いずれかの入力がＨｉｇｈであればＯＲ回路５はＨｉｇｈの信号を出力する。ＯＲ回路５の出力は遅延手段２を経てＮＡＮＤ回路６に伝え、ＮＡＮＤ回路６はこの遅延手段の出力と駆動信号ＳｇからＮチャンネルＭＯＳＦＥＴＳ１を導通或いは遮断させる。

図５の実施例の動作は、図４に示したダイオードＤ１の電流Ｉ（Ｄ１）が負値（即ち還流）の状態において、コンパレータ７−２はＬｏｗの出力をしており、図４の時刻Ｔ₂までは前述の図３の実施例と同じである。そして、時刻Ｔ₂においてＤ１が逆回復し、その時のｄＶ／ｄｔでＱ１がオンすると、Ｑ１を流れる貫通電流をコンパレータ７−２が検出し、出力がＬｏｗからＨｉｇｈに変わる。これ以後の動作は図３の実施例と同様であり、ゲート電圧が基準電圧Ｖｂｉａｓ以上であるか、或いは電流検出用コンパレータ７−２の検出でＨｉｇｈを判定するかのいずれか一方の条件でＳ１がオン状態となり、ｄＶ／ｄｔによるゲート電圧の増加を抑制し、貫通電流を低減させるよう働く。

実施例１のインバータの全体構成と駆動装置を示す回路図である。実施例１のインバータの動作波形である。実施例２のインバータの全体構成と駆動装置を示す回路図である。実施例２のインバータの動作波形である。実施例３のインバータの駆動装置を示す回路図である。

符号の説明

１、４、９…駆動装置、２…遅延手段、３…ＡＮＤ回路、５…ＯＲ回路、６…ＮＡＮＤ回路、７…コンパレータ、８…基準電圧。

Claims

上下のアーム配置した電圧制御型パワー半導体素子と該パワー半導体素子に逆並列に接続したダイオードと、該電圧制御型パワー半導体素子の駆動回路とを備えたインバータにおいて、
前記駆動回路が、
前記電圧制御型パワー半導体素子が主電流を出力する為に必要な制御しきい値電圧より少なくとも低い値を設定電圧として、順電圧の総和が前記設定電圧とほぼ等しい複数の第二のダイオードを、前記電圧制御型パワー半導体素子をオフさせるスイッチ手段に直列に備えることを特徴とするインバータ。
請求項１記載のインバータの貫通電流制御装置において、
前記複数の第二のダイオードに並列な第二のスイッチ手段を配置し、前記電圧制御型パワー半導体素子の入力と出力端子間の電圧を検出する電圧検出手段を備え、該電圧検出手段の出力に応じて前記第二のスイッチ手段を導通することを特徴とするインバータ。