JP5169416B2 - 電力変換回路の駆動回路及び電力変換システム - Google Patents

Description

本発明は、高電位側及び低電位側の一対のスイッチング素子の直列接続体と、前記一対のスイッチング素子のそれぞれに逆並列に接続されるダイオードとを備えて且つ、前記一対のスイッチング素子の接続点に誘導負荷が接続される電力変換回路について、前記スイッチング素子をオン状態とすべくその導通制御端子に電圧を印加する電圧印加手段を備える電力変換回路の駆動回路、及び該駆動回路を備える電力変換システムに関する。

この種の電力変換回路としては、例えば３相モータの各相を直流電源の正極側及び負極側に接続する一対のスイッチング素子の直列接続体を備えるインバータが周知である。ここで、一対のスイッチング素子のそれぞれには、フリーホイールダイオードが逆並列に接続されている。ここで、一対のスイッチング素子のうちの一方に接続されるフリーホイールダイオードに順方向電流が流れる状況下、他方のスイッチング素子をオン操作すると、フリーホイールダイオードには、そのカソード側からアノード側へとリカバリ電流が流れる。リカバリ電流は、増加した後、減少しやがてゼロとなるものであるが、減少を開始するに際して、フリーホイールダイオードの両端にサージ電圧が重畳する。このサージ電圧は、ノイズ源となる。更に、リカバリ電流が流れる際には、リカバリ電流が流れるフリーホイールダイオード及び上記他方のスイッチング素子間に貫通電流が流れることとなるため、これらフリーホイールダイオードや他方のスイッチング素子の電力損失が増大する。

そこで従来は、下記特許文献１に見られるように、他方のスイッチング素子（ＩＧＢＴ）をオン操作するに際し、導通制御端子(ゲート)及びエミッタ間に並列にコンデンサを接続し、導通制御端子への充電途中でコンデンサを切り離すことも提案されている。これにより、ゲートへの充電期間の前半における充電速度を低減することでリカバリ電流を低減し、ひいてはサージを抑制することができる。

また従来は、下記特許文献２に見られるように、リカバリ電流が流れる際に、リカバリ電流が流れるフリーホイールダイオードに接続されるスイッチング素子を導通状態とすることも提案されている。これにより、フリーホイールダイオードのカソード及びアノード間を低インピーダンスとすることができ、ひいてはサージを抑制することができる。

更に従来は、下記特許文献３に見られるように、上記他方のスイッチング素子（ＩＧＢＴ）のゲートに印加する電圧を２段階で増大させるものも提案されている。このように、ＩＧＢＴがアナログ動作する電圧で立ち上げることにより電流制限を行うことで、リカバリ電流の変化率を低減することができ、ひいてはサージ電圧を抑制することができる。
特開２００６−３２４７９４号公報 特開２００７−２６７５６０号公報 特許第２７６０５９０号公報

ところで、上記特許文献１記載の技術では、上記コンデンサを接続することにより、ゲート電圧の上昇速度が低くなるために、ゲート電圧の立ち上がりまでの時間が長期化し、スイッチング素子の電力損失が増大するおそれがある。また、上記特許文献２に記載の技術では、一方のスイッチング素子を導通状態とするために、他方のスイッチング素子との間で短絡電流が流れることとなり、両スイッチング素子の導通損失が増大するおそれがある。また、上記特許文献３記載の技術では、リカバリ電流の減少によって他方のスイッチング素子においてコレクタ電流が減少することになり、このスイッチング素子のコレクタ・エミッタ間の電圧が低下するため、フリーホイールダイオードのサージ電圧を十分に抑制することが困難である。

本発明は、上記課題を解決するためになされたものであり、その目的は、高電位側及び低電位側の一対のスイッチング素子の直列接続体と、前記一対のスイッチング素子のそれぞれに逆並列に接続されるダイオードとを備えて且つ、前記一対のスイッチング素子の接続点に誘導負荷が接続される電力変換回路について、リカバリ電流に起因するサージを好適に抑制することのできる電力変換回路の駆動回路、及び該駆動回路を備える電力変換システムを提供することにある。

以下、上記課題を解決するための手段、及びその作用効果について記載する。

請求項１記載の発明は、高電位側及び低電位側の一対のスイッチング素子の直列接続体と、前記一対のスイッチング素子のそれぞれに逆並列に接続されるダイオードとを備えて且つ、前記一対のスイッチング素子の接続点に誘導負荷が接続される電力変換回路について、前記スイッチング素子をオン状態とすべくその導通制御端子に電圧を印加する電圧印加手段を備える電力変換回路の駆動回路において、前記電圧印加手段及び前記導通制御端子間に、インダクタ及びキャパシタの並列回路を備えることを特徴とする。

上記発明では、インダクタ及びキャパシタの並列回路を備えるために、スイッチング素子の導通制御端子及び出力端子間のキャパシタ成分(寄生キャパシタ等)の容量及び上記並列回路のキャパシタの静電容量に応じて定まる電圧まで、スイッチング素子の導通制御端子の電圧が高速に変化する。このため、スイッチング状態をオフ状態からオン状態へと切り替える際のスイッチング素子の損失を低減することができる。そして、上記インダクタを利用した共振現象によって、上記スイッチング素子の導通制御端子の電圧は、更に変化することとなる。このため、一方のスイッチング素子に逆並列に接続されるダイオードにリカバリ電流が流れる際、他方のスイッチング素子の導通制御端子の電圧が急速に変化する場合と比較して、スイッチング素子に流れる電流を制限することができ、これにより上記リカバリ電流を低減することができる。このため、リカバリ電流に起因するサージ電圧を好適に抑制することができる。

更に、電圧印加手段及び導通制御端子間には、通常、寄生インダクタ成分が存在する。そして、この寄生インダクタによる共振現象の生じ方によっては、リカバリ電流が減少する期間において、導通制御端子の電圧を、スイッチング素子をオフする側に変化させることも可能となる。この場合には、オン操作されるスイッチング素子の入出力端子間の電圧をこの期間において高く維持することができるため、リカバリ電流に起因するサージ電圧をいっそう好適に抑制することができる。

請求項２記載の発明は、請求項１記載の発明において、前記電圧印加手段及び前記導通制御端子間に、前記並列回路に直列接続されたインダクタを更に備えることを特徴とする。

一方のスイッチング素子に接続されるダイオードにリカバリ電流が流れる際には、他方のスイッチング素子がオン操作されている。ここで、上記直列接続されたインダクタを利用した共振現象によって、オン操作されているスイッチング素子の導通制御端子及び出力端子間の電圧をオン操作時とは逆方向に変化させることが可能となる。これにより、オン操作されるスイッチング素子の入出力端子間の電圧をリカバリ電流が減少する期間において高く維持することが可能となり、ひいてはリカバリ電流に起因するサージ電圧を好適に抑制することができる。

請求項３記載の発明は、請求項２記載の発明において、前記並列回路に直列接続されたインダクタのインダクタンスは、前記一対のスイッチング素子の一方に逆並列に接続されるダイオードに順方向電流が流れている状況下、他方のスイッチング素子をオン操作するに際して、前記順方向電流が流れていたダイオードのリカバリ電流が増加した後減少する期間において前記他方のスイッチング素子の導通制御端子の電圧を当該スイッチング素子をオフ操作する側に変化させることができるように設定されることを特徴とする。

上記発明では、上記直列接続されたインダクタのインダクタンスの設定によって、オン操作されるスイッチング素子の入出力端子間の電圧をリカバリ電流が減少する期間において高く維持することが可能となり、ひいてはリカバリ電流に起因するサージ電圧を好適に抑制することができる。

請求項４記載の発明は、請求項３記載の発明において、前記並列回路に直列接続されたインダクタのインダクタンスは、前記スイッチング素子を流れる電流が規定値以下である際に前記期間において前記導通制御端子の電圧を当該スイッチング素子をオフ操作する側に変化させることができるように設定されていることを特徴とする。

スイッチング素子をオフ状態からオン状態へと切り替える際に生じるサージは、この入出力端子間に流れる電流が増加するにつれて漸増した後漸減する傾向にある。このため、このサージが最も顕著となるのは、スイッチング素子の入出力端子間を流れる電流が最大のときではなく、比較的小さいときである。この点、上記発明では、サージが最も顕著となる際にこれを好適に低減することができる。

請求項５記載の発明は、請求項１〜４のいずれか１項に記載の発明において、前記電圧印加手段及び前記導通制御端子間に、抵抗体を更に備えることを特徴とする。

スイッチング素子の導通制御端子に電圧印加手段によって電圧を印加する場合、上記インダクタを利用した共振現象によって、導通制御端子の電圧は、スイッチング素子をオン状態とする側の電圧、及びオフ状態とする側の電圧間で振動する。ここで、この振動が減衰しないなら、スイッチング素子をオン状態に保持することを所望する期間、すなわち電圧印加手段によって電圧が印加される期間においてもスイッチング素子がオン状態とオフ状態とを不本意に繰り返すおそれがある。この点、上記発明では、抵抗体を備えることで、上記電圧の振動を適切に減衰させることができ、ひいては上記問題を回避することができる。

請求項６記載の発明は、請求項１〜５のいずれか１項に記載の発明において、前記電圧印加手段及び前記導通制御端子間に、前記スイッチング素子の導通制御端子側から前記電圧印加手段側へと進む方向を順方向とする保護用ダイオードを更に備えることを特徴とする。

上記インダクタを利用した共振現象によれば、スイッチング素子の導通制御端子及び出力端子間の電圧は、電圧印加手段によって印加される電圧を超えることがありえる。そしてこの場合、スイッチング素子の導通制御端子及び出力端子間の電圧が耐圧を超えるおそれがある。この点、上記発明では、保護用ダイオードを備えるために、スイッチング素子の導通制御端子及び出力端子間の電圧が電圧印加手段の印加電圧を大きく上回ることを好適に回避することができ、ひいては、導通制御端子及び出力端子間の電圧が耐圧を超えることを好適に回避することができる。

請求項７記載の発明は、請求項１〜６のいずれか１項に記載の電力変換回路の駆動回路と、前記電力変換回路とを備える電力変換システムである。

上記電力変換システムは、上記請求項１〜６のいずれか１項に記載の駆動回路を備えるために、簡易な構成にてサージを低減することができるシステムとなっている。

（第１の実施形態）
以下、本発明にかかる電力変換回路の駆動回路をハイブリッド車の電力変換回路の駆動回路に適用した一実施形態について、図面を参照しつつ説明する。

図１に、本実施形態のシステム構成を示す。図示されるように、車載回転機としてのモータジェネレータ１０は、インバータＩＶを介して高圧バッテリ１２に接続されている。インバータＩＶは、高電位側のパワースイッチング素子Ｓｗｐ及び低電位側のパワースイッチング素子Ｓｗｎの直列接続体が３つ並列接続されて構成されている。そして、これら各直列接続体の接続点が、モータジェネレータ１０の各相にそれぞれ接続されている。これら高電位側のパワースイッチング素子Ｓｗｐ及び低電位側のパワースイッチング素子Ｓｗｎのそれぞれの入出力端子間(コレクタ及びエミッタ間)には、高電位側のフリーホイールダイオードＦＤｐ及び低電位側のフリーホイールダイオードＦＤｎのカソード及びアノードが接続されている。

上記インバータＩＶを構成するパワースイッチング素子Ｓｗｐ，Ｓｗｎの導通制御端子(ゲート)には、いずれも駆動回路ＤＣが接続されている。これにより、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、駆動回路ＤＣ及びインターフェース１４を介して、低圧バッテリ１６を電源とするマイクロコンピュータ(マイコン２０)にて駆動される。ここで、インターフェース１４は、インバータＩＶやコンバータＣＶを備える高圧システムと、マイコン２０を備える低圧システムとを絶縁するフォトカプラ等の絶縁手段を備えて構成されるものである。マイコン２０は、図示しない各種センサの検出値等に基づき、インバータＩＶのＵ相、Ｖ相、及びＷ相のそれぞれについての、パワースイッチング素子Ｓｗｐを操作する操作信号ｇｕｐ，ｇｖｐ，ｇｗｐと、パワースイッチング素子Ｓｗｎを操作する操作信号ｇｕｎ，ｇｖｎ，ｇｗｎとを生成し出力する。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎは、駆動回路ＤＣを介してマイコン２０により操作される。なお、各相の高電位側の操作信号ｇｕｐ，ｇｖｐ，ｇｗｐのそれぞれと、低電位側の操作信号ｇｕｎ，ｇｖｎ，ｇｗｎのそれぞれとは、高電位側のスイッチング素子Ｓｗｐと低電位側のスイッチング素子Ｓｗｎとを互いに相補的に駆動するものとしてもよい。すなわち、いずれか一方の操作信号がオン状態とするための信号である期間、他方の操作信号がオフ状態とするための信号となるようにしてもよい。

上記パワースイッチング素子Ｓｗｐ，Ｓｗｎは、いずれも、入力端子及び出力端子が一義に定義されており、出力端子から入力端子への電流の流通を阻止するスイッチング素子である。詳しくは、これらは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にて構成されている。このため、高電位側のパワースイッチング素子Ｓｗｐに電流が流れ得る状況下にあっては、これをオフ状態とすることで、低電位側のパワースイッチング素子Ｓｗｎに電流が流れず、これに逆並列に接続されるフリーホイールダイオードＦＤｎに電流が流れる。また、低電位側のパワースイッチング素子Ｓｗｎに電流が流れ得る状況下にあっては、これをオフ状態とすることで、高電位側のパワースイッチング素子Ｓｗｐに電流が流れず、これに逆並列に接続されるフリーホイールダイオードＦＤｐに電流が流れる。そしてこの場合、上記パワースイッチング素子Ｓｗｐ（Ｓｗｎ）が再度オン操作される際には、フリーホイールダイオードＦＤｎ（ＦＤｐ）にリカバリ電流が流れる。そして、このリカバリ電流は、パワースイッチング素子Ｓｗｐ，Ｓｗｎをオン操作する際のサージ電圧の原因となる。以下、これについて図２を用いて更に説明する。

図２には、高電位側のパワースイッチング素子Ｓｗｐに電流が流れ得る状況を例示している。こうした状況下、図２（ａ）に示すように、高電位側のパワースイッチング素子Ｓｗｐがオフ状態であるなら、コレクタ電流ｉｃはゼロであり、低電位側のフリーホイールダイオードＦＤｎに順方向の電流ｉｄが流れる。この際、フリーホイールダイオードＦＤｎの両端の電圧ｖｄは略ゼロであるため、高電位側のパワースイッチング素子Ｓｗｐのエミッタ及びコレクタ間の電圧Ｖｃｅは、高圧バッテリ１２の電圧Ｖｄｃ程度となっている。

ここで、時刻ｔ１において、高電位側のパワースイッチング素子Ｓｗｐがオン操作されると、図２（ｂ）に示されるように、コレクタ電流ｉｃが漸増する。これに伴いフリーホイールダイオードＦＤｎを流れる電流ｉｄは、漸減してやがてゼロとなる。このとき、コレクタ及びエミッタ間の電圧Ｖｃｅは、コレクタ電流ｉｃの電流変化率とインバータＩＶの配線に存在するインダクタ成分(図中、配線インダクタＬｐと模式的に表記)の積を電源電圧Ｖｄｃから減算した値となる。

フリーホイールダイオードＦＤｎを流れる電流がゼロとなると、フリーホイールダイオードＦＤｎのキャリア蓄積効果により、逆方向の電流であるリカバリ電流が流れ始める。このとき、高電位側のスイッチング素子Ｓｗｐのコレクタ及びエミッタ間には、モータジェネレータ１０との間で授受される電流(負荷電流)に加えて、リカバリ電流が流れることとなる。そしてその後、フリーホイールダイオードＦＤｎの接合部のキャリアが減少し、リカバリ電流は漸増から漸減に転じ、やがてゼロとなる。ここで、リカバリ電流が漸増から漸減に転じる際には、リカバリ電流の電流変化率とインバータＩＶの配線に存在するインダクタ成分によって生じる電圧成分によってサージ電圧が生じる。

図３に、オン操作されるパワースイッチング素子Ｓｗｐ，Ｓｗｎのゲート電圧について、上記サージを低減するうえでの理想的な波形を示す。詳しくは、図３（ａ）は、先の図１に示したフリーホイールダイオードＦＤｎ（ＦＤｐ）の電流を示し、図３（ｂ）は、先の図１に示したパワースイッチング素子Ｓｗｐ（Ｓｗｎ）のゲート及びエミッタ間の電圧(ゲート電圧Ｖｇｅ)の推移を示す。なお、以下では、フリーホイールダイオードＦＤｎ及びパワースイッチング素子Ｓｗｐに電流が流れ得る状況を例にとって説明する。

図示されるように、期間Ｔ１において、ゲート電圧Ｖｇｅを一気に上昇させることで、パワースイッチング素子Ｓｗｐの入出力端子(コレクタ及びエミッタ)間の電圧を低下させ、パワースイッチング素子Ｓｗｐの導通損失を低減する。この際、配線インダクタＬｐ、高圧バッテリ１２の電圧Ｖｄｃ及びコレクタ電流ｉｃを用いて、上記コレクタ及びエミッタ間の電圧Ｖｃｅは、「Ｖｃｅ＝Ｖｄｃ−Ｌｐ・ｄｉｃ／ｄｔ」となる。ここで、上記のようにゲート電圧Ｖｇｅを一気に上昇させる場合には、コレクタ電流ｉｃが急増するため、電流変化率ｄｉｃ／ｄｔが大きくなり、ひいては電圧Ｖｃｅは小さくなる。

続く期間Ｔ２においては、リカバリ電流が流れ始める。このため、ゲート電圧Ｖｇｅを、期間Ｔ１よりも低下した状態で保持する。これにより、パワースイッチング素子Ｓｗｐのコレクタ及びエミッタ間を流れる電流が制限される。このため、リカバリ電流のピーク値を低減することができ、パワースイッチング素子ＳｗｐとフリーホイールダイオードＦＤｎとの損失を低減することができる。

そしてリカバリ電流が漸増から漸減に転じてからゼロとなるまでの期間Ｔ３においては、ゲート電圧Ｖｇｅを更に低下させる。ここで、フリーホイールダイオードＦＤｎのリカバリ電流が減少する際には、パワースイッチング素子Ｓｗｐのコレクタ電流も減少する。ここで、ゲート電圧Ｖｇｅを保持する場合には、図４に１点鎖線及び×印にて示されるように、パワースイッチング素子Ｓｗｐのコレクタ及びエミッタ間の電圧Ｖｃｅは、コレクタ電流ｉｃの減少に伴って低下することとなる。一方、期間Ｔ３においてフリーホイールダイオードＦＤｎに印加される電圧Ｖｄは、「Ｖｄ＝Ｖｄｃ＋Ｌｄｉｃ／ｄｔ−Ｖｃｅ」となるため、電圧Ｖｃｅが大きいほど小さくなる。このため、電圧Ｖｃｅが小さくなればなるほど、フリーホイールダイオードＦＤｎに印加される電圧Ｖｄは大きくなる。ここで、図３に示されるように、期間Ｔ３においてゲート電圧Ｖｇｅを低下させることで、図４に△印にて示すように、電圧Ｖｃｅを高く維持することができる。このため、フリーホイールダイオードＦＤｎに印加されるサージ電圧を低下させることができる。また、配線インダクタに印加される電圧を低減できるため、リカバリ電流の減少時の電流変化率を低減することもでき、ひいては電圧Ｖｄを十分に低下させることができる。

そして、リカバリ電流がゼロとなった後の期間Ｔ４においては、ゲート電圧Ｖｇｅを速やかに上昇させることで、パワースイッチング素子Ｓｗｐを完全にオン状態とし、スイッチング素子の損失の増大を防ぐ。

なお、図３に示した期間Ｔ１において、一点鎖線にて示すように、ゲート電圧Ｖｇｅを、期間Ｔ２と同一としても上記説明した効果に準じた効果を得ることができると考えられる。

本実施形態では、駆動回路ＤＣ内のうちのゲートの充電経路を工夫することで、パワースイッチング素子Ｓｗｐ、Ｓｗｎのゲートに図３に示した理想的なゲート電圧波形を近似した電圧を印加する。図５に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図５においては、パワースイッチング素子Ｓｗｐ，Ｓｗｎを総括してパワースイッチング素子Ｓｗと表記し、フリーホイールダイオードＦＤｐ、ＦＤｎを総括してフリーホイールダイオードＦＤと表記し、操作信号ｇｕｐ，ｇｖｐ，ｇｗｐ，ｇｕｎ，ｇｖｎ，ｇｗｎを操作信号ｇと表記している。

駆動ＩＣ３２は、電圧値Ｖｃｃの電源３０を電力供給源とし、操作信号ｇの立ち上がりに伴って、電圧値Ｖｃｃの電圧を出力する。パワースイッチング素子Ｓｗと駆動ＩＣ３２との間には、コイル３４及びコンデンサ３６の並列回路が接続されている。このため、駆動ＩＣ３２では、操作信号ｇの立ち上がりに伴い、上記並列回路を介してパワースイッチング素子Ｓｗのゲートに電圧値Ｖｃｃの電圧を印加することとなる。なお、図５において、駆動ＩＣ３２及びゲート間に存在する寄生インダクタ３８と、ゲート及びエミッタ間の寄生キャパシタ４０とを破線にて示している。

図６に、上記駆動回路ＤＣによるゲート電圧Ｖｇｅの波形のシミュレーション結果を示す。図６（ａ）は、コイル３４のインダクタンスＬｇ１を「０．１μＨ」として且つ、駆動ＩＣ３２及びゲート間の寄生インダクタ３８のインダクタンスＬｇ２を「０Ｈ」としている。この場合、ゲート電圧Ｖｇｅは、コンデンサ３６の静電容量Ｃと寄生キャパシタ４０の静電容量Ｃｐとを用いて、「Ｖｃｃ・Ｃ／（Ｃ＋Ｃｐ）」まで速やかに上昇する。そして、その後には、コイル３４及び寄生キャパシタ４０の共振現象によって、ゲート電圧Ｖｇｅは、漸増、漸減を繰り返す。ただし、図６（ａ）に示すタイムスケール（「１００ｎｓ」程度）は、漸増、漸減の周期よりも短いために、漸増する期間の一部のみが示されている。図６（ａ）に示したタイムスケールよりも長い期間に渡るゲート電圧波形は、先の図３に示したゲート電圧波形において、期間Ｔ３を除けば、期間Ｔ１において１点鎖線にて示した方の波形に近似した波形となる。

図６（ｂ）は、寄生インダクタ３８のインダクタンスＬｇ２が有限の値であって且つコイル３４のインダクタンスＬｇ１よりも小さい場合を示す。具体的には、ここでは、インダクタンスＬｇ２を、「２０〜３０ｎＨ」程度としている。図示されるように、この場合、ゲート電圧Ｖｇｅは、上昇、低下、上昇を繰り返す。ここで、上昇した後低下し、再度上昇を開始するまでの期間Ｔｒは、寄生インダクタ３８のインダクタンスＬｇ２に依存して定まるものである。一方、上昇、低下、上昇の３ステップを有するゲート電圧Ｖｇｅの波形は、先の図３（ｂ）の期間Ｔ１〜Ｔ４を模擬している。したがって、図６（ｂ）の期間Ｔｒが、先の図３（ｂ）における期間Ｔ１〜Ｔ３の和程度となるなら、先の図３（ｂ）に示したゲート電圧波形に近似した波形を実現することができると考えられる。なお、図６（ｂ）では、ゲート電圧Ｖｇｅが再上昇した後、また大きく低下している。この現象は、パワースイッチング素子Ｓｗをオン状態に保持する観点からは望ましくないものである。しかし、駆動ＩＣ３２及びパワースイッチング素子Ｓｗのゲート間の実際の充電経路には、抵抗成分が含まれるため、実際のゲート電圧波形は、図６(ｂ)に示したものと比較すると振動が減衰したものとなる。このため、パワースイッチング素子Ｓｗをオン状態に保つうえで適切なゲート電圧Ｖｇｅに保つことは可能である。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間に、コイル３４及びコンデンサ３６の並列回路を備えた。これにより、パワースイッチング素子Ｓｗのゲート及びエミッタ間のキャパシタ成分(寄生キャパシタ４０)及びコンデンサ３６の静電容量に応じて定まる電圧まで、パワースイッチング素子Ｓｗのゲートを高速に充電することができる。このため、パワースイッチング状態をオフ状態からオン状態へと切り替える際のスイッチング素子の損失を低減することができる。更に、パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間の寄生インダクタ３８による共振現象の生じ方によっては、リカバリ電流が減少する期間において、寄生キャパシタの電圧を低減させることも可能となる。この場合には、オン操作されるパワースイッチング素子Ｓｗのコレクタ及びエミッタ間の電圧Ｖｃｅをこの期間において高く維持することができるため、リカバリ電流に起因してフリーホイールダイオードに印加されるサージ電圧をいっそう好適に抑制することができる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図７に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図７において、先の図５に示した部材に対応する部材については、便宜上同一を符号を付している。

図示されるように、本実施形態では、パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間の充電経路において、コイル３４及びコンデンサ３６の並列回路に直列にコイル３８ａを備える。これにより、コイル３８ａのインダクタンスＬｇ２を自由に調節することが可能となる。このため、先の図６（ｂ）に示した期間Ｔｒを自由に調節することができ、ひいては、ゲート電圧Ｖｇｅが一旦上昇した後低下し極小値近傍となるタイミングと、リカバリ電流が漸増した後漸減するタイミングとを高精度に同期させることができる。

詳しくは、パワースイッチング素子Ｓｗのコレクタ電流が規定電流以下である場合に、上記同期を取ることができるように、コイル３８ａのインダクタンスＬｇ２を調節している。これは、パワースイッチング素子Ｓｗをオフ状態からオン状態へと切り替える際に生じるサージ電圧が、コレクタ電流が増加するにつれて漸増した後漸減する傾向にあることに鑑みた設定である。これにより、サージ電圧が最も顕著となる状況下、これを低減することができる。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）に準じた効果に加えて、更に以下の効果が得られるようになる。

（２）パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間の充電経路において、コイル３４及びコンデンサ３６の並列回路に直列にコイル３８ａを備えた。このコイル３８ａのインダクタンスＬｇ２を調節することで、パワースイッチング素子Ｓｗの入出力端子間の電圧をリカバリ電流が減少する期間において高く維持することが可能となり、ひいてはリカバリ電流に起因するサージ電圧を好適に抑制することができる。

（３）フリーホイールダイオードＦＤのリカバリ電流が増加した後減少する期間においてパワースイッチング素子Ｓｗのゲートの電荷を引き抜くことができるように、コイル３８ａのインダクタンスＬｇ２を設定した。これにより、リカバリ電流に起因するサージ電圧を好適に抑制することができる。

（４）パワースイッチング素子Ｓｗを流れる電流が規定値以下である際に、上記期間において電荷の引き抜きができるようにコイル３８ａのインダクタンスＬｇ２を設定した。これにより、サージ電圧が最も顕著となる際にこれを好適に低減することができる。

（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図８に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図８において、先の図５に示した部材に対応する部材については、便宜上同一を符号を付している。

図示されるように、本実施形態では、パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間の充電経路において、コイル３４及びコンデンサ３６の並列回路に直列に抵抗体４２を備える。この抵抗体４２は、周知の線形素子である。

図９に、上記駆動回路ＤＣによるゲート電圧Ｖｇｅの波形のシミュレーション結果を示す。図９（ａ）は、コイル３４のインダクタンスＬｇ１を「０．１μＨ」として且つ、駆動ＩＣ３２及びゲート間の寄生インダクタ３８のインダクタンスＬｇ２を「０Ｈ」としている。この場合、ゲート電圧Ｖｇｅは、コンデンサ３６の静電容量Ｃと寄生キャパシタ４０の静電容量Ｃｐとに応じて定まる電圧まで速やかに上昇する。この上昇速度は、先の第１の実施形態よりは低下するものの、スイッチング損失を低減できるように十分に大きく設定されている。そして、その後には、コイル３４及び寄生キャパシタ４０の共振現象によって、ゲート電圧Ｖｇｅは、漸増、漸減を繰り返す。ただし、図９（ａ）に示すタイムスケール（「１００ｎｓ」程度）は、漸増、漸減の周期よりも短いために、漸増する期間の一部のみが示されている。ここで、図９（ａ）と先の図６（ａ）との相違点は、抵抗体４２に起因したゲート電圧Ｖｇｅの振動の減衰の有無である。

図９（ｂ）は、寄生インダクタ３８のインダクタンスＬｇ２が有限の値であって且つコイル３４のインダクタンスＬｇ１よりも小さい場合を示す。具体的には、ここでは、インダクタンスＬｇ２を、「２０〜３０ｎＨ」程度としている。この場合、先の図６（ｂ）に示したものと比較して、ゲート電圧Ｖｇｅの振動が適切に減衰している。このため、ゲート電圧Ｖｇｅは、上昇、低下、上昇の３ステップを有しつつも、それ以降の目立った低下は生じなくなっている。このため、図３（ｂ）に示した理想的なゲート電圧波形をより適切に模擬することができる。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）に準じた効果に加えて、更に以下の効果が得られるようになる。

（５）パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間の充電経路に、抵抗体４２を備えた。これにより、充電経路内のインダクタ成分（コイル３４、寄生インダクタ３８）を利用した共振現象に起因するゲート電圧Ｖｇｅの振動を適切に減衰させることができる。

（第４の実施形態）
以下、第４の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。

図１０に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図１０において、先の図８に示した部材に対応する部材については、便宜上同一を符号を付している。

図示されるように、本実施形態では、パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間の充電経路において、コイル３４及びコンデンサ３６の並列回路に直列にコイル３８ａを備える。

図１１（ａ）に、本実施形態にかかるゲート電圧Ｖｇｅ波形を示し、図１１（ｂ）に、本実施形態にかかるフリーホイールダイオードＦＤの電流の推移を示す。詳しくは、図中、実線にて本実施形態にかかる駆動回路ＤＣを用いた場合を示しており、１点鎖線にて、コイル３８ａのインダクタンスＬｇ２が「０Ｈ」である場合を示しており、破線にて、パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間を抵抗値「２Ω」の抵抗体にて接続した従来例を示している。

図示されるように、ゲート抵抗を用いた場合(破線)と比較して、コイル３４及びコンデンサ３６の並列回路と抵抗体４２とを用いる場合には、リカバリ電流の最大値を低減することができる。更に、本実施形態のように、コイル３８ａを更に備えることで、リカバリ電流が漸減する期間におけるパワースイッチング素子Ｓｗの入出力端子間の電圧Ｖｃｅを高くすることもでき、ひいてはサージを適切に低減することができる。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）の効果に準じた効果や、先の第２の実施形態の上記（２）〜（４）の効果、更には、第３の実施形態の上記（５）の効果が得られるようになる。

（第５の実施形態）
以下、第５の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。

図１２に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図１２において、先の図８に示した部材に対応する部材については、便宜上同一を符号を付している。

図示されるように、本実施形態では、パワースイッチング素子Ｓｗのゲート側から駆動ＩＣ３２の出力端子側へと進む方向を順方向とする保護用ダイオード４４を備えている。この保護用ダイオード４４は、パワースイッチング素子Ｓｗのゲート及びエミッタ間の電圧Ｖｃｅが過度に高くなることを回避するためのものである。すなわち、パワースイッチング素子Ｓｗのゲート及びエミッタ間の電圧が、駆動ＩＣ３２の出力電圧よりも高くなる場合(より正確には、出力電圧よりも保護用ダイオード４４の電圧降下量以上高くなる場合)、保護用ダイオード４４には順方向電流が流れる。これにより、パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間のキャパシタ成分とインダクタ成分とを利用した共振現象によって、ゲート電圧Ｖｇｅが駆動ＩＣ３２の出力電圧よりも高くなり得る状況下、ゲート電圧Ｖｇｅが上記出力電圧を過度に上回ることを好適に回避することができる。このため、上記共振現象に起因したパワースイッチング素子Ｓｗのゲート及びエミッタ間の絶縁破壊を好適に回避することができる。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）の効果に準じた効果や、第３の実施形態の上記（５）の効果に加えて、更に以下の効果が得られるようになる。

（６）パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間に、保護用ダイオード４４を備えた。これにより、パワースイッチング素子Ｓｗのゲート及びエミッタ間の電圧が耐圧を超えることを好適に回避することができる。

（第６の実施形態）
以下、第６の実施形態について、先の第５の実施形態との相違点を中心に図面を参照しつつ説明する。

図１３に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図１３において、先の図１２に示した部材に対応する部材については、便宜上同一を符号を付している。

図示されるように、本実施形態では、パワースイッチング素子Ｓｗのゲート及び駆動ＩＣ３２間の充電経路において、コイル３４及びコンデンサ３６の並列回路に直列にコイル３８ａを備える。

図１４に、本実施形態にかかるサージ電圧についての実機を用いた実測結果を示す。詳しくは、図１４（ａ）に、パワースイッチング素子Ｓｗのコレクタ及びエミッタ間の電圧Ｖｃｅ及びフリーホイールダイオードＦＤの両端の電圧Ｖｄを示し、図１４（ｂ）に、フリーホイールダイオードＦＤの電流ｉｄ及び、その変化率ｄｉｄ／ｄｔの推移を示す。

図示されるように、本実施形態では、リカバリ電流（ｉｄ＜０）がピーク値から減少する期間において、コレクタ及びエミッタ間の電圧Ｖｃｅを高く維持している。このため、サージを低減することができる。

図１５に、本実施形態及び従来例のサージ電圧の実機を用いた実測結果を示す。詳しくは、図１５（ａ１）及び図１５（ａ２）に、フリーホイールダイオードＦＤの電流ｉｄ及びその変化率ｄｉｄ／ｄｔの推移を示し、図１５（ｂ１）及び図１５（ｂ２）に、フリーホイールダイオードＦＤに印加される電圧Ｖｄの推移を示す。ただし、図１５（ａ１）及び図１５（ｂ１）が本実施形態にかかる駆動回路ＤＣを用いた場合であり、図１５（ａ２）及び図１５（ｂ２）がパワースイッチング素子Ｓｗのゲート及び駆動ＩＣ間にゲート抵抗を接続した従来例の場合である。図示されるように、本実施形態によれば、フリーホイールダイオードＦＤのリカバリ電流の変化率ｄｉｄ／ｄｔのピーク値が減少している。このため、フリーホイールダイオードＦＤの両端に印加される電圧Ｖｄを低減することができる。更に、フリーホイールダイオードＦＤのリカバリ電流のピーク値が減少するために、パワースイッチング素子とフリーホイールダイオードとの損失を低減することもできる。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）の効果に準じた効果や、先の第２の実施形態の上記（２）〜（４）の効果、第３の実施形態の上記（５）の効果、先の第５の実施形態の上記(６)の効果が得られるようになる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・上記第２、第４、第６の実施形態において、コイル３４及びコンデンサ３６の並列接続体と駆動ＩＣ３２との間に、コイル３８ａを接続するようにしてもよい。

・上記第３〜第６の実施形態において、コイル３４及びコンデンサ３６の並列接続体とスイッチング素子Ｓｗのゲートとの間に、抵抗体４２を接続してもよい。更に、第４、第６の実施形態において、スイッチング素子Ｓｗのゲート及びコイル３８ａ間に抵抗体４２を接続してもよい。

・スイッチング素子Ｓｗの導通制御端子(ゲート)を充電するための回路としては、上記各実施形態で例示したものに限らない。例えば、図１６に示すように、コイル３４及びコンデンサ３６に並列に、ダイオード４４を接続してもよい。この図１６では、コイル３８ａを備えない構成としたが、コイル３４及び駆動ＩＣ３２間や、スイッチング素子Ｓｗのゲート及びコイル３４間にコイル３８ａを備えてもよい。また、図１６では、抵抗体４２を備えない構成としてが、コイル３４及び駆動ＩＣ３２間や、スイッチング素子Ｓｗのゲート及びコイル３４間に抵抗体４２を備えてもよい。

また、図１７に示すように、抵抗体４２を備えない構成において、スイッチング素子Ｓｗのゲート側から駆動ＩＣ３２側へと進む方向を順方向とするダイオード４４を設けてもよい。図１７では、コイル３８ａを備える構成としたが、これを備えることなく寄生インダクタ３８によって代用してもよい。

更に、図１８に示すように、コイル３４に直列に抵抗体４２ａを接続するとともにコンデンサ３６に直列に抵抗体４２ｂを接続して且つこれらを並列接続するようにしてもよい。この場合、抵抗体４２ａ，４２ｂの抵抗値を相違させることで、ゲート電圧の挙動を調節するための自由度を向上させることができる。

・スイッチング素子Ｓｗの導通制御端子(ゲート)及び出力端子(エミッタ)間のキャパシタ成分として、寄生キャパシタ４０を利用する代わりに、コンデンサを接続してもよい。これによれば、スイッチング素子Ｓｗの導通制御端子及び出力端子間の静電容量をより高精度に設定することができる。

・スイッチング素子Ｓｗとしては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。

・上記実施形態では、インバータＩＶを構成する高電位側及び低電位側の一対のスイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体の駆動回路に本発明を適用したがこれに限らない。例えば、一対のスイッチング素子の直列接続体の接続点をコイルを介して直流電源に接続する昇圧回路について、上記一対のスイッチング素子の駆動回路に本発明を適用してもよい。ここで、こうした電力変換回路が車載システムであるなら、大電力を扱うパワーデバイスであるため、サージ電圧等の影響も深刻なものとなりやすいため、本発明の適用が特に有効である。

第１の実施形態にかかるシステム構成を示す図。 リカバリ電流に起因するサージの生成を説明するためのタイムチャート。 本実施形態で理想とするゲート電圧波形を示すタイムチャート。 上記ゲート電圧波形の効果を説明するための図。 上記実施形態にかかる駆動回路の回路構成を示す回路図。 同実施形態におけるゲート電圧波形のシミュレーション結果を示すタイムチャート。 第２の実施形態にかかる駆動回路の回路構成を示す回路図。 第３の実施形態にかかる駆動回路の回路構成を示す回路図。 同実施形態におけるゲート電圧波形のシミュレーション結果を示すタイムチャート。 第４の実施形態にかかる駆動回路の回路構成を示す回路図。 同実施形態の効果を示すタイムチャート。 第５の実施形態にかかる駆動回路の回路構成を示す回路図。 第６の実施形態にかかる駆動回路の回路構成を示す回路図。 同実施形態の効果を示すタイムチャート。 同実施形態の効果を示すタイムチャート。 上記各実施形態の変形例にかかる駆動回路の回路構成を示す回路図。 上記各実施形態の変形例にかかる駆動回路の回路構成を示す回路図。 上記各実施形態の変形例にかかる駆動回路の回路構成を示す回路図。

符号の説明

１０…モータジェネレータ（誘導負荷の一実施形態）、１２…高圧バッテリ、３４…コイル、３６…コンデンサ、４０…寄生キャパシタ、３２…駆動ＩＣ（電圧印加手段の一実施形態）、ＩＶ…インバータ、ＤＣ…駆動回路。

Claims (7)

1. 高電位側及び低電位側の一対のスイッチング素子の直列接続体と、前記一対のスイッチング素子のそれぞれに逆並列に接続されるダイオードとを備えて且つ、前記一対のスイッチング素子の接続点に誘導負荷が接続される電力変換回路について、前記スイッチング素子をオン状態とすべくその導通制御端子に電圧を印加する電圧印加手段を備える電力変換回路の駆動回路において、
   前記電圧印加手段及び前記導通制御端子間に、インダクタ及びキャパシタの並列回路を備えることを特徴とする電力変換回路の駆動回路。
2. 前記電圧印加手段及び前記導通制御端子間に、前記並列回路に直列接続されたインダクタを更に備えることを特徴とする請求項１記載の電力変換回路の駆動回路。
3. 前記並列回路に直列接続されたインダクタのインダクタンスは、前記一対のスイッチング素子の一方に逆並列に接続されるダイオードに順方向電流が流れている状況下、他方のスイッチング素子をオン操作するに際して、前記順方向電流が流れていたダイオードのリカバリ電流が増加した後減少する期間において前記他方のスイッチング素子の導通制御端子の電圧を当該スイッチング素子をオフ操作する側に変化させることができるように設定されることを特徴とする請求項２記載の電力変換回路の駆動回路。
4. 前記並列回路に直列接続されたインダクタのインダクタンスは、前記スイッチング素子を流れる電流が規定値以下である際に前記期間において前記導通制御端子の電圧を当該スイッチング素子をオフ操作する側に変化させることができるように設定されていることを特徴とする請求項３記載の電力変換回路の駆動回路。
5. 前記電圧印加手段及び前記導通制御端子間に、抵抗体を更に備えることを特徴とする請求項１〜４のいずれか１項に記載の電力変換回路の駆動回路。
6. 前記電圧印加手段及び前記導通制御端子間に、前記スイッチング素子の導通制御端子側から前記電圧印加手段側へと進む方向を順方向とする保護用ダイオードを更に備えることを特徴とする請求項１〜５のいずれか１項に記載の電力変換回路の駆動回路。
7. 請求項１〜６のいずれか１項に記載の電力変換回路の駆動回路と、
   前記電力変換回路とを備えることを特徴とする電力変換システム。

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