JP3375893B2 - スイッチング電源用ドライブ回路 - Google Patents
スイッチング電源用ドライブ回路Info
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
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- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
用ドライブ回路に関し、詳しくは、ドライブ用のトラン
スを介してメインスイッチング素子にドライブ信号を供
給するスイッチング電源用ドライブ回路に関するもので
ある。
用ドライブ回路に関し、詳しくは、ドライブ用のトラン
スを介してメインスイッチング素子にドライブ信号を供
給するスイッチング電源用ドライブ回路に関するもので
ある。
【０００２】
【従来の技術】この種のドライブ回路を有するスイッチ
ング電源装置として、図６に示す電源装置４１が従来か
ら知られている。この電源装置４１は、スイッチング信
号ＳSを生成するコントロール回路２と、スイッチング
信号ＳS を電力増幅するドライブ回路４２と、ドライブ
回路４２から出力されるドライブ信号ＳD に同期してス
イッチングを行うことにより直流電圧Ｖｏを生成するメ
イン回路４とを備えて構成されている。
ング電源装置として、図６に示す電源装置４１が従来か
ら知られている。この電源装置４１は、スイッチング信
号ＳSを生成するコントロール回路２と、スイッチング
信号ＳS を電力増幅するドライブ回路４２と、ドライブ
回路４２から出力されるドライブ信号ＳD に同期してス
イッチングを行うことにより直流電圧Ｖｏを生成するメ
イン回路４とを備えて構成されている。
【０００３】ドライブ回路４２は、コンプリメンタリ回
路を形成する１対のｎｐｎ型のトランジスタ１１および
ｐｎｐ型のトランジスタ１２と、プルアップ用の抵抗１
３と、直流カット用のコンデンサ１４と、一次巻線１５
ａおよび二次巻線１５ｂが１：１の巻数比で形成された
ドライブ用のトランス１５とから構成されている。ま
た、メイン回路４は、メインスイッチング素子であるｎ
チャネルＭＯＳ型のＦＥＴ２１と、バイアス用の抵抗２
２，２３と、スイッチング用のトランス２４と、整流平
滑回路２５とを備えて構成されている。
路を形成する１対のｎｐｎ型のトランジスタ１１および
ｐｎｐ型のトランジスタ１２と、プルアップ用の抵抗１
３と、直流カット用のコンデンサ１４と、一次巻線１５
ａおよび二次巻線１５ｂが１：１の巻数比で形成された
ドライブ用のトランス１５とから構成されている。ま
た、メイン回路４は、メインスイッチング素子であるｎ
チャネルＭＯＳ型のＦＥＴ２１と、バイアス用の抵抗２
２，２３と、スイッチング用のトランス２４と、整流平
滑回路２５とを備えて構成されている。
【０００４】この電源装置４１では、コントロール回路
２が、メイン回路４側から出力されるフィードバック信
号ＳF を入力すると、そのフィードバック信号ＳF に応
じたパルス幅（または周波数）のスイッチング信号ＳS
を出力する。次いで、トランジスタ１１，１２が、スイ
ッチング信号ＳS に同期して交互に作動してスイッチン
グ信号ＳS を電力増幅することによりドライブ信号ＳD
を生成し、そのドライブ信号ＳD をコンデンサ１４を介
してトランス１５の一次巻線１５ａに出力する。これに
より、トランス１５の二次巻線１５ｂに誘起したドライ
ブ信号ＳD がＦＥＴ２１に供給される。この場合、スイ
ッチング信号ＳS のデューティー比が５０％であるとす
れば、ＦＥＴ２１のゲート−ソース間の電圧ＶGSは、図
５（ａ）に示すように、スイッチング信号ＳS のオン期
間ＴONでは、ＶCC／２の電圧となり、オフ期間ＴOFF で
は、−ＶCC／２の電圧となる。したがって、ＦＥＴ２１
は、しきい値電圧Ｖthを超えるオン期間ＴONにオン状態
に制御され、その際に、同図（ｂ）に示すドレイン電流
ＩD をトランス２４の一次巻線２４ａに出力する。次い
で、整流平滑回路２５が、トランス２４における二次巻
線２４ｂの誘起電圧を整流および平滑することにより直
流電圧Ｖｏを生成する。
２が、メイン回路４側から出力されるフィードバック信
号ＳF を入力すると、そのフィードバック信号ＳF に応
じたパルス幅（または周波数）のスイッチング信号ＳS
を出力する。次いで、トランジスタ１１，１２が、スイ
ッチング信号ＳS に同期して交互に作動してスイッチン
グ信号ＳS を電力増幅することによりドライブ信号ＳD
を生成し、そのドライブ信号ＳD をコンデンサ１４を介
してトランス１５の一次巻線１５ａに出力する。これに
より、トランス１５の二次巻線１５ｂに誘起したドライ
ブ信号ＳD がＦＥＴ２１に供給される。この場合、スイ
ッチング信号ＳS のデューティー比が５０％であるとす
れば、ＦＥＴ２１のゲート−ソース間の電圧ＶGSは、図
５（ａ）に示すように、スイッチング信号ＳS のオン期
間ＴONでは、ＶCC／２の電圧となり、オフ期間ＴOFF で
は、−ＶCC／２の電圧となる。したがって、ＦＥＴ２１
は、しきい値電圧Ｖthを超えるオン期間ＴONにオン状態
に制御され、その際に、同図（ｂ）に示すドレイン電流
ＩD をトランス２４の一次巻線２４ａに出力する。次い
で、整流平滑回路２５が、トランス２４における二次巻
線２４ｂの誘起電圧を整流および平滑することにより直
流電圧Ｖｏを生成する。
【０００５】
【発明が解決しようとする課題】ところが、この従来の
電源装置４１には、以下の問題点がある。すなわち、こ
の電源装置４１では、コントロール回路２の作動時にお
いて、スイッチング信号ＳS のデューティー比が例えば
５０％の場合には、ＦＥＴ２１のゲート−ソース間に±
ＶCC／２の電圧が供給されている。したがって、トラン
ス１５が１：１の巻数比で形成されている結果、コンデ
ンサ１４の両端には、ＶCC／２の電圧が常時加えられて
おり、これはコンデンサ１４がエネルギーを常時蓄積し
ていることを意味する。このため、コントロール回路２
の作動停止時には、コンデンサ１４の蓄積エネルギーが
放出され、この際には、コンデンサ１４、一次巻線１５
ａ、並びにトランジスタ１２のエミッタおよびコレクタ
から形成される閉回路内において、コンデンサ１４の容
量と、トランス１５における一次巻線１５ａの励磁イン
ダクタンスとで決定される直列共振現象が発生する。こ
の場合、直列共振現象における直列共振周波数ｆは、コ
ンデンサ１４の容量を値Ｃとし、一次巻線１５ａの励磁
インダクタンスを値Ｌとすれば、下記の式で表され
る。 ｆ＝１／（２・π・（Ｌ・Ｃ）０．５ ）・・・・式
電源装置４１には、以下の問題点がある。すなわち、こ
の電源装置４１では、コントロール回路２の作動時にお
いて、スイッチング信号ＳS のデューティー比が例えば
５０％の場合には、ＦＥＴ２１のゲート−ソース間に±
ＶCC／２の電圧が供給されている。したがって、トラン
ス１５が１：１の巻数比で形成されている結果、コンデ
ンサ１４の両端には、ＶCC／２の電圧が常時加えられて
おり、これはコンデンサ１４がエネルギーを常時蓄積し
ていることを意味する。このため、コントロール回路２
の作動停止時には、コンデンサ１４の蓄積エネルギーが
放出され、この際には、コンデンサ１４、一次巻線１５
ａ、並びにトランジスタ１２のエミッタおよびコレクタ
から形成される閉回路内において、コンデンサ１４の容
量と、トランス１５における一次巻線１５ａの励磁イン
ダクタンスとで決定される直列共振現象が発生する。こ
の場合、直列共振現象における直列共振周波数ｆは、コ
ンデンサ１４の容量を値Ｃとし、一次巻線１５ａの励磁
インダクタンスを値Ｌとすれば、下記の式で表され
る。 ｆ＝１／（２・π・（Ｌ・Ｃ）０．５ ）・・・・式
【０００６】したがって、この直列共振時には、図５
（ａ）に示す電圧波形Ｗ１１の直列共振電圧がトランス
１５の二次巻線１５ｂに誘起され、この電圧波形Ｗ１１
がＦＥＴ２１のゲート−ソース間に印加される。この場
合、直列共振周波数ｆの周期は、一次巻線１５ａの励磁
インダクタンスが大きいため、スイッチング信号ＳS の
周期（ＴS ）と比較して極めて長い時間である。このた
め、電圧波形Ｗ１１がしきい値電圧Ｖthを超える時間ｔ
１１〜時間ｔ１２、および時間ｔ１３〜時間ｔ１４の期
間において、それぞれ電流波形Ｗ１２，Ｗ１３が示すよ
うに、過大なドレイン電流ＩD がＦＥＴ２１に流れる。
この結果、トランス２４が磁気飽和し、これによって、
さらに過大なドレイン電流ＩD が流れるなどの悪循環を
引き起こす。このように、従来の電源装置４１には、コ
ントロール回路２の作動停止時に発生する直列共振現象
に起因してＦＥＴ２１やトランス２４が破損するおそれ
があるという問題点がある。また、従来の電源装置４１
では、上記した悪循環を避けるために、スイッチング信
号ＳS のデューティー比を５０％以下の範囲で制御する
ことによりコンデンサ１４の蓄積エネルギーを低減さ
せ、これにより、直列共振時の共振エネルギーを低減さ
せている。このため、従来の電源装置４１には、スイッ
チング信号ＳS のデューティー比を５０％以上に制御で
きない結果、スイッチングの制御範囲が狭いという問題
点もある。
（ａ）に示す電圧波形Ｗ１１の直列共振電圧がトランス
１５の二次巻線１５ｂに誘起され、この電圧波形Ｗ１１
がＦＥＴ２１のゲート−ソース間に印加される。この場
合、直列共振周波数ｆの周期は、一次巻線１５ａの励磁
インダクタンスが大きいため、スイッチング信号ＳS の
周期（ＴS ）と比較して極めて長い時間である。このた
め、電圧波形Ｗ１１がしきい値電圧Ｖthを超える時間ｔ
１１〜時間ｔ１２、および時間ｔ１３〜時間ｔ１４の期
間において、それぞれ電流波形Ｗ１２，Ｗ１３が示すよ
うに、過大なドレイン電流ＩD がＦＥＴ２１に流れる。
この結果、トランス２４が磁気飽和し、これによって、
さらに過大なドレイン電流ＩD が流れるなどの悪循環を
引き起こす。このように、従来の電源装置４１には、コ
ントロール回路２の作動停止時に発生する直列共振現象
に起因してＦＥＴ２１やトランス２４が破損するおそれ
があるという問題点がある。また、従来の電源装置４１
では、上記した悪循環を避けるために、スイッチング信
号ＳS のデューティー比を５０％以下の範囲で制御する
ことによりコンデンサ１４の蓄積エネルギーを低減さ
せ、これにより、直列共振時の共振エネルギーを低減さ
せている。このため、従来の電源装置４１には、スイッ
チング信号ＳS のデューティー比を５０％以上に制御で
きない結果、スイッチングの制御範囲が狭いという問題
点もある。
【０００７】本発明は、かかる問題点を解決すべくなさ
れたものであり、スイッチングの制御範囲を拡大しつ
つ、メインスイッチング素子の破損を防止し得るスイッ
チング電源用ドライブ回路を提供することを主目的とす
る。
れたものであり、スイッチングの制御範囲を拡大しつ
つ、メインスイッチング素子の破損を防止し得るスイッ
チング電源用ドライブ回路を提供することを主目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成すべく請
求項１記載のスイッチング電源用ドライブ回路は、メイ
ンスイッチング素子をドライブするためのドライブ信号
を生成するドライブ素子と、容量性素子を介して一次巻
線に入力したドライブ信号を二次巻線からメインスイッ
チング素子に対して出力するトランスとを備え、容量性
素子はドライブ素子と一次巻線との間に接続されている
スイッチング電源用ドライブ回路において、少なくとも
一次巻線の励磁インダクタンスよりも小さいインダクタ
ンス値を有すると共に一次巻線に並列接続されて容量性
素子と直列共振可能な誘導性素子を備えていることを特
徴とする。
求項１記載のスイッチング電源用ドライブ回路は、メイ
ンスイッチング素子をドライブするためのドライブ信号
を生成するドライブ素子と、容量性素子を介して一次巻
線に入力したドライブ信号を二次巻線からメインスイッ
チング素子に対して出力するトランスとを備え、容量性
素子はドライブ素子と一次巻線との間に接続されている
スイッチング電源用ドライブ回路において、少なくとも
一次巻線の励磁インダクタンスよりも小さいインダクタ
ンス値を有すると共に一次巻線に並列接続されて容量性
素子と直列共振可能な誘導性素子を備えていることを特
徴とする。
【０００９】請求項２記載のスイッチング電源用ドライ
ブ回路は、請求項１記載のスイッチング電源用ドライブ
回路において、容量性素子および誘導性素子は、両者に
よる共振の共振周波数がドライブ信号の周波数に対して
１／５倍を超える素子定数をそれぞれ有していることを
特徴とする。
ブ回路は、請求項１記載のスイッチング電源用ドライブ
回路において、容量性素子および誘導性素子は、両者に
よる共振の共振周波数がドライブ信号の周波数に対して
１／５倍を超える素子定数をそれぞれ有していることを
特徴とする。
【００１０】請求項３記載のスイッチング電源用ドライ
ブ回路は、請求項１または２記載のスイッチング電源用
ドライブ回路において、容量性素子および誘導性素子
は、共振周波数がドライブ信号の周波数を超える素子定
数をそれぞれ有していることを特徴とする。
ブ回路は、請求項１または２記載のスイッチング電源用
ドライブ回路において、容量性素子および誘導性素子
は、共振周波数がドライブ信号の周波数を超える素子定
数をそれぞれ有していることを特徴とする。
【００１１】請求項４記載のスイッチング電源用ドライ
ブ回路は、請求項１から３のいずれかに記載のスイッチ
ング電源用ドライブ回路において、誘導性素子は、一次
巻線に並列接続されていることを特徴とする。
ブ回路は、請求項１から３のいずれかに記載のスイッチ
ング電源用ドライブ回路において、誘導性素子は、一次
巻線に並列接続されていることを特徴とする。
【００１２】請求項５記載のスイッチング電源用ドライ
ブ回路は、請求項１から３のいずれかに記載のスイッチ
ング電源用ドライブ回路において、誘導性素子とダンパ
ー用抵抗との直列回路を一次巻線に並列接続したことを
特徴とする。
ブ回路は、請求項１から３のいずれかに記載のスイッチ
ング電源用ドライブ回路において、誘導性素子とダンパ
ー用抵抗との直列回路を一次巻線に並列接続したことを
特徴とする。
【００１３】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係るスイッチング電源用ドライブ回路をスイッチン
グ電源装置に適用した実施の形態について説明する。な
お、電源装置４１と同一の構成要素については同一の符
号を付して重複した説明を省略する。
明に係るスイッチング電源用ドライブ回路をスイッチン
グ電源装置に適用した実施の形態について説明する。な
お、電源装置４１と同一の構成要素については同一の符
号を付して重複した説明を省略する。
【００１４】最初に、図１を参照して電源装置１の構成
について説明する。電源装置１は、同図に示すように、
従来の電源装置４１と同一構成のコントロール回路２お
よびメイン回路４を備えるほか、ドライブ回路４２に代
えてドライブ回路３を備えている。このドライブ回路３
は、従来の電源装置４１と同一構成のトランジスタ１
１，１２、抵抗１３、本発明における容量性素子に相当
するコンデンサ１４、ドライブ用のトランス１５に加え
て、トランス１５の一次巻線１５ａに並列接続され本発
明における誘導性素子に相当するインダクタ１６を備え
ている。
について説明する。電源装置１は、同図に示すように、
従来の電源装置４１と同一構成のコントロール回路２お
よびメイン回路４を備えるほか、ドライブ回路４２に代
えてドライブ回路３を備えている。このドライブ回路３
は、従来の電源装置４１と同一構成のトランジスタ１
１，１２、抵抗１３、本発明における容量性素子に相当
するコンデンサ１４、ドライブ用のトランス１５に加え
て、トランス１５の一次巻線１５ａに並列接続され本発
明における誘導性素子に相当するインダクタ１６を備え
ている。
【００１５】この場合、コンデンサ１４の容量値Ｃおよ
びインダクタ１６のインダクタンス値Ｌ16は、以下の条
件を満たすように規定されている。すなわち、まず、コ
ンデンサ１４の容量値Ｃについては、コントロール回路
２の作動停止時における蓄積エネルギーが極力小さく、
かつ本発明におけるメインスイッチング素子に相当する
ＦＥＴ２１のゲート−ソース間にしきい値電圧Ｖthより
も十分に高い電圧ＶGSが供給されるように、下記の式
に示す範囲内で規定する。なお、同式における値Ｃiss
は、ＦＥＴ２１の入力容量を意味する。 ２０・Ｃiss ≦Ｃ≦１００・Ｃiss ・・・・・式
びインダクタ１６のインダクタンス値Ｌ16は、以下の条
件を満たすように規定されている。すなわち、まず、コ
ンデンサ１４の容量値Ｃについては、コントロール回路
２の作動停止時における蓄積エネルギーが極力小さく、
かつ本発明におけるメインスイッチング素子に相当する
ＦＥＴ２１のゲート−ソース間にしきい値電圧Ｖthより
も十分に高い電圧ＶGSが供給されるように、下記の式
に示す範囲内で規定する。なお、同式における値Ｃiss
は、ＦＥＴ２１の入力容量を意味する。 ２０・Ｃiss ≦Ｃ≦１００・Ｃiss ・・・・・式
【００１６】一方、インダクタ１６のインダクタンス値
Ｌ16については、コンデンサ１４の容量値Ｃを上記の範
囲内で所定値に規定した後、直列共振に起因してのＦＥ
Ｔ２１のオン期間ＴONがスイッチング信号ＳS の周期Ｔ
S の５０％以下になるように、下記の式に従って規定
する。この式に従って規定されるインダクタンス値Ｌ
16は、トランス１５の一次巻線１５ａの励磁インダクタ
ンス値Ｌと比較して、十分に小さな値となる。具体的に
は、例えば、一次巻線１５ａの励磁インダクタンス値Ｌ
を１ｍＨとすれば、インダクタ１６のインダクタンス値
Ｌ16は、１０μＨ程度になる。なお、同式における値ｆ
SWは、スイッチング信号ＳS の周波数を意味する。 ２・π・（Ｌ16・Ｃ）０．５≦１／ｆSW・・・・式
Ｌ16については、コンデンサ１４の容量値Ｃを上記の範
囲内で所定値に規定した後、直列共振に起因してのＦＥ
Ｔ２１のオン期間ＴONがスイッチング信号ＳS の周期Ｔ
S の５０％以下になるように、下記の式に従って規定
する。この式に従って規定されるインダクタンス値Ｌ
16は、トランス１５の一次巻線１５ａの励磁インダクタ
ンス値Ｌと比較して、十分に小さな値となる。具体的に
は、例えば、一次巻線１５ａの励磁インダクタンス値Ｌ
を１ｍＨとすれば、インダクタ１６のインダクタンス値
Ｌ16は、１０μＨ程度になる。なお、同式における値ｆ
SWは、スイッチング信号ＳS の周波数を意味する。 ２・π・（Ｌ16・Ｃ）０．５≦１／ｆSW・・・・式
【００１７】ただし、発明者の実験によれば、下記の
式に規定される範囲内でインダクタンス値Ｌ16を規定す
れば、過電流に起因してのＦＥＴ２１およびトランス２
４の破損が防止されることが実証されており、以下、
式に従って規定した例について説明する。 ２・π・（Ｌ16・Ｃ）０．５≦５／ｆSW・・・・式
式に規定される範囲内でインダクタンス値Ｌ16を規定す
れば、過電流に起因してのＦＥＴ２１およびトランス２
４の破損が防止されることが実証されており、以下、
式に従って規定した例について説明する。 ２・π・（Ｌ16・Ｃ）０．５≦５／ｆSW・・・・式
【００１８】なお、上記の式の理論的な根拠を以下に
説明する。すなわち、式は、インダクタ１６とコンデ
ンサ１４とによる直列共振時の共振周期を、スイッチン
グ信号ＳS の周期ＴS の５倍以下に規定する必要がある
ことを意味する。一方、トランス１５の磁束密度は、ス
イッチング信号ＳS のオン時間（つまり、周期ＴS ）に
比例して大きくなる。また、トランス１５に用いられる
フェライトコアの飽和磁束密度は、一般的には、最大で
も５０００ガウスである反面、実際の電源装置では、ス
イッチング信号ＳS に従っての通常のスイッチング動作
時における実働磁束密度を１０００ガウス以下に抑える
ように規定している。このため、直列共振時の共振周期
を、スイッチング信号ＳS の周期ＴS の５倍以下に規定
することにより、直列共振時におけるトランス１５の磁
束密度を実働磁束密度の５倍以下に抑えることができ
る。したがって、直列共振現象が発生している状態下で
あっても、５０００ガウス以下でトランス１５を作動さ
せることができる結果、磁気飽和を確実に防止すること
ができる。以上が理論的な根拠である。
説明する。すなわち、式は、インダクタ１６とコンデ
ンサ１４とによる直列共振時の共振周期を、スイッチン
グ信号ＳS の周期ＴS の５倍以下に規定する必要がある
ことを意味する。一方、トランス１５の磁束密度は、ス
イッチング信号ＳS のオン時間（つまり、周期ＴS ）に
比例して大きくなる。また、トランス１５に用いられる
フェライトコアの飽和磁束密度は、一般的には、最大で
も５０００ガウスである反面、実際の電源装置では、ス
イッチング信号ＳS に従っての通常のスイッチング動作
時における実働磁束密度を１０００ガウス以下に抑える
ように規定している。このため、直列共振時の共振周期
を、スイッチング信号ＳS の周期ＴS の５倍以下に規定
することにより、直列共振時におけるトランス１５の磁
束密度を実働磁束密度の５倍以下に抑えることができ
る。したがって、直列共振現象が発生している状態下で
あっても、５０００ガウス以下でトランス１５を作動さ
せることができる結果、磁気飽和を確実に防止すること
ができる。以上が理論的な根拠である。
【００１９】次に、電源装置１の動作、特にコントロー
ル回路２の作動停止時における動作を中心にして、図２
を参照して説明する。
ル回路２の作動停止時における動作を中心にして、図２
を参照して説明する。
【００２０】この電源装置１では、メイン回路４側から
出力されるフィードバック信号ＳFに応じたパルス幅
（または周波数）のスイッチング信号ＳS がコントロー
ル回路２から出力されると、トランジスタ１１，１２
が、スイッチング信号ＳS に同期して交互に作動してス
イッチング信号ＳS を電力増幅することによりドライブ
信号ＳD を生成する。この場合、ドライブ信号ＳD は、
コンデンサ１４を介してトランス１５の一次巻線１５ａ
に出力されることにより二次巻線１５ｂに誘起し、この
誘起したドライブ信号ＳD がＦＥＴ２１のゲートに供給
される。この場合にも、スイッチング信号ＳS のデュー
ティー比が例えば５０％であるとすれば、ＦＥＴ２１の
ゲート−ソース間の電圧ＶGSは、図２（ａ）に示すよう
に、スイッチング信号ＳS のオン期間ＴONでは、ＶCC／
２の電圧となり、オフ期間ＴOFF では、−ＶCC／２の電
圧となる。これにより、ＦＥＴ２１は、しきい値電圧Ｖ
thを超えるオン期間ＴONにオン状態に制御され、その際
に、同図（ｂ）に示すドレイン電流ＩD をトランス２４
の一次巻線２４ａに出力する。次いで、整流平滑回路２
５が、トランス２４における二次巻線２４ｂの誘起電圧
を整流および平滑することにより直流電圧Ｖｏを生成す
る。これらの一連の動作は、従来の電源装置４１と同様
にして行われる。
出力されるフィードバック信号ＳFに応じたパルス幅
（または周波数）のスイッチング信号ＳS がコントロー
ル回路２から出力されると、トランジスタ１１，１２
が、スイッチング信号ＳS に同期して交互に作動してス
イッチング信号ＳS を電力増幅することによりドライブ
信号ＳD を生成する。この場合、ドライブ信号ＳD は、
コンデンサ１４を介してトランス１５の一次巻線１５ａ
に出力されることにより二次巻線１５ｂに誘起し、この
誘起したドライブ信号ＳD がＦＥＴ２１のゲートに供給
される。この場合にも、スイッチング信号ＳS のデュー
ティー比が例えば５０％であるとすれば、ＦＥＴ２１の
ゲート−ソース間の電圧ＶGSは、図２（ａ）に示すよう
に、スイッチング信号ＳS のオン期間ＴONでは、ＶCC／
２の電圧となり、オフ期間ＴOFF では、−ＶCC／２の電
圧となる。これにより、ＦＥＴ２１は、しきい値電圧Ｖ
thを超えるオン期間ＴONにオン状態に制御され、その際
に、同図（ｂ）に示すドレイン電流ＩD をトランス２４
の一次巻線２４ａに出力する。次いで、整流平滑回路２
５が、トランス２４における二次巻線２４ｂの誘起電圧
を整流および平滑することにより直流電圧Ｖｏを生成す
る。これらの一連の動作は、従来の電源装置４１と同様
にして行われる。
【００２１】一方、コントロール回路２の作動停止時に
は、コンデンサ１４、一次巻線１５ａおよびインダクタ
１６の並列回路、並びにトランジスタ１２のエミッタお
よびコレクタから形成される閉回路内で直列共振現象が
発生する。この場合、インダクタ１６のインダクタンス
値Ｌ16が一次巻線１５ａの励磁インダクタンス値Ｌと比
較して十分に小さいため、直列共振周波数は、コンデン
サ１４の容量と、インダクタ１６のインダクタンス値Ｌ
16とで決定され、その直列共振周波数ｆ１は、下記の
式で表される。 ｆ１＝１／（２・π・（Ｌ16・Ｃ）０．５）・・式
は、コンデンサ１４、一次巻線１５ａおよびインダクタ
１６の並列回路、並びにトランジスタ１２のエミッタお
よびコレクタから形成される閉回路内で直列共振現象が
発生する。この場合、インダクタ１６のインダクタンス
値Ｌ16が一次巻線１５ａの励磁インダクタンス値Ｌと比
較して十分に小さいため、直列共振周波数は、コンデン
サ１４の容量と、インダクタ１６のインダクタンス値Ｌ
16とで決定され、その直列共振周波数ｆ１は、下記の
式で表される。 ｆ１＝１／（２・π・（Ｌ16・Ｃ）０．５）・・式
【００２２】この直列共振時には、図２（ａ）に示す電
圧波形Ｗ１の直列共振電圧がトランス１５の二次巻線１
５ｂに誘起され、この電圧波形Ｗ１がＦＥＴ２１のゲー
ト−ソース間に印加される。この場合、直列共振周波数
ｆ１の周期は、スイッチング信号ＳS の周期ＴS の１〜
５倍の範囲内であるため、電圧波形Ｗ１がしきい値電圧
Ｖthを超える時間ｔ１〜時間ｔ２、および時間ｔ３〜時
間ｔ４の期間は、従来の電源装置４１における直列共振
時の時間ｔ１１〜時間ｔ１２および時間ｔ１３〜時間ｔ
１４と比較して、十分に短い期間となる。したがって、
時間ｔ１〜時間ｔ２、および時間ｔ３〜時間ｔ４の期間
においてＦＥＴ２１を流れるドレイン電流ＩD の最大値
は、同図（ｂ）の電流波形Ｗ２，Ｗ３が示すように、通
常のスイッチング時と比較して若干多めになるだけで、
過大なドレイン電流ＩD の導通が防止されている。
圧波形Ｗ１の直列共振電圧がトランス１５の二次巻線１
５ｂに誘起され、この電圧波形Ｗ１がＦＥＴ２１のゲー
ト−ソース間に印加される。この場合、直列共振周波数
ｆ１の周期は、スイッチング信号ＳS の周期ＴS の１〜
５倍の範囲内であるため、電圧波形Ｗ１がしきい値電圧
Ｖthを超える時間ｔ１〜時間ｔ２、および時間ｔ３〜時
間ｔ４の期間は、従来の電源装置４１における直列共振
時の時間ｔ１１〜時間ｔ１２および時間ｔ１３〜時間ｔ
１４と比較して、十分に短い期間となる。したがって、
時間ｔ１〜時間ｔ２、および時間ｔ３〜時間ｔ４の期間
においてＦＥＴ２１を流れるドレイン電流ＩD の最大値
は、同図（ｂ）の電流波形Ｗ２，Ｗ３が示すように、通
常のスイッチング時と比較して若干多めになるだけで、
過大なドレイン電流ＩD の導通が防止されている。
【００２３】以上のように、この電源装置１によれば、
コントロール回路２の作動停止時に発生する直列共振の
周期がスイッチング信号ＳS の周期と比較して５倍以下
に（より好ましくは、スイッチング信号ＳS の周期より
も短く）抑えることができるため、過大なドレイン電流
ＩD の導通を防止することができる。この結果、トラン
ス２４の磁気飽和も確実に阻止することができ、これに
より、直列共振現象に起因してのＦＥＴ２１やトランス
２４の破損を確実に防止することができる。なお、直列
共振周波数ｆ１の周期をスイッチング信号ＳS の周期Ｔ
S よりも短く規定すれば、共振電圧波形がしきい値電圧
Ｖthを超える期間が、より短くなる。このため、ＦＥＴ
２１がオン状態になりにくく、オン状態になったとして
も、流れるドレイン電流ＩD の最大値がより小さくなる
結果、直列共振現象に起因してのＦＥＴ２１やトランス
２４の破損を確実に防止することができる。
コントロール回路２の作動停止時に発生する直列共振の
周期がスイッチング信号ＳS の周期と比較して５倍以下
に（より好ましくは、スイッチング信号ＳS の周期より
も短く）抑えることができるため、過大なドレイン電流
ＩD の導通を防止することができる。この結果、トラン
ス２４の磁気飽和も確実に阻止することができ、これに
より、直列共振現象に起因してのＦＥＴ２１やトランス
２４の破損を確実に防止することができる。なお、直列
共振周波数ｆ１の周期をスイッチング信号ＳS の周期Ｔ
S よりも短く規定すれば、共振電圧波形がしきい値電圧
Ｖthを超える期間が、より短くなる。このため、ＦＥＴ
２１がオン状態になりにくく、オン状態になったとして
も、流れるドレイン電流ＩD の最大値がより小さくなる
結果、直列共振現象に起因してのＦＥＴ２１やトランス
２４の破損を確実に防止することができる。
【００２４】また、コンデンサ１４の容量値Ｃを適切な
値に規定し、コントロール回路２の作動停止時における
コンデンサ１４の蓄積エネルギーを極力小さくすること
により、直列共振エネルギー自体を減少させることがで
き、これにより、ＦＥＴ２１およびトランス２４の破損
を確実に防止することができる。したがって、従来の電
源装置４１とは異なり、スイッチング信号ＳS のデュー
ティー比を５０％以上に制御することができるため、ス
イッチングの制御範囲を拡大することができる。
値に規定し、コントロール回路２の作動停止時における
コンデンサ１４の蓄積エネルギーを極力小さくすること
により、直列共振エネルギー自体を減少させることがで
き、これにより、ＦＥＴ２１およびトランス２４の破損
を確実に防止することができる。したがって、従来の電
源装置４１とは異なり、スイッチング信号ＳS のデュー
ティー比を５０％以上に制御することができるため、ス
イッチングの制御範囲を拡大することができる。
【００２５】次に、図３を参照して、電源装置１の構成
を一部変更した電源装置３１の構成および動作について
説明する。なお、電源装置１の構成要素と同一のものに
ついては同一の符号を付して重複した機能および動作に
ついての説明を省略する。
を一部変更した電源装置３１の構成および動作について
説明する。なお、電源装置１の構成要素と同一のものに
ついては同一の符号を付して重複した機能および動作に
ついての説明を省略する。
【００２６】同図に示すように、電源装置３１における
ドライブ回路５は、電源装置１とは異なり、インダクタ
１６と、ダンパー用の抵抗１７との直列回路がトランス
１５の一次巻線１５ａに並列接続されている。
ドライブ回路５は、電源装置１とは異なり、インダクタ
１６と、ダンパー用の抵抗１７との直列回路がトランス
１５の一次巻線１５ａに並列接続されている。
【００２７】この電源装置３１では、コントロール回路
２の作動停止時には、コンデンサ１４、インダクタ１６
および抵抗１７の直列回路と一次巻線１５ａとの並列回
路、並びにトランジスタ１２のエミッタおよびコレクタ
から形成される閉回路内で直列共振現象が発生する。こ
の場合、コンデンサ１４の蓄積エネルギーは、直列共振
時において抵抗１７によって損失する。このため、図４
（ａ）に示すように、直列共振時におけるＦＥＴ２１の
ゲート−ソース間の電圧ＶGSの電圧波形Ｗ４は、電源装
置１における電圧波形Ｗ１と比較して、その周期が同一
であるものの、速やかに減衰する特性を有している。こ
のため、電圧波形Ｗ４がしきい値電圧Ｖthを超えるの
は、時間ｔ５〜時間ｔ６の期間に限られ、また、その期
間は、電源装置１における直列共振時の時間ｔ１〜時間
ｔ２と比較しても短い期間となる。したがって、時間ｔ
５〜時間ｔ６の期間においてはＦＥＴ２１がオン状態に
なりにくく、また、ＦＥＴ２１を流れるドレイン電流Ｉ
D の最大値も、同図（ｂ）の電流波形Ｗ５が示すよう
に、通常のスイッチング時と比較しても同程度または少
な目になる。この結果、この電源装置３１においても、
過大なドレイン電流ＩDの導通が確実に防止されてい
る。
２の作動停止時には、コンデンサ１４、インダクタ１６
および抵抗１７の直列回路と一次巻線１５ａとの並列回
路、並びにトランジスタ１２のエミッタおよびコレクタ
から形成される閉回路内で直列共振現象が発生する。こ
の場合、コンデンサ１４の蓄積エネルギーは、直列共振
時において抵抗１７によって損失する。このため、図４
（ａ）に示すように、直列共振時におけるＦＥＴ２１の
ゲート−ソース間の電圧ＶGSの電圧波形Ｗ４は、電源装
置１における電圧波形Ｗ１と比較して、その周期が同一
であるものの、速やかに減衰する特性を有している。こ
のため、電圧波形Ｗ４がしきい値電圧Ｖthを超えるの
は、時間ｔ５〜時間ｔ６の期間に限られ、また、その期
間は、電源装置１における直列共振時の時間ｔ１〜時間
ｔ２と比較しても短い期間となる。したがって、時間ｔ
５〜時間ｔ６の期間においてはＦＥＴ２１がオン状態に
なりにくく、また、ＦＥＴ２１を流れるドレイン電流Ｉ
D の最大値も、同図（ｂ）の電流波形Ｗ５が示すよう
に、通常のスイッチング時と比較しても同程度または少
な目になる。この結果、この電源装置３１においても、
過大なドレイン電流ＩDの導通が確実に防止されてい
る。
【００２８】このように、この電源装置３１によれば、
インダクタ１６と抵抗１７とからなる直列回路を一次巻
線１５ａに並列接続したことにより、直列共振時におけ
るＦＥＴ２１のドレイン電流ＩD を、より低減でき、こ
れにより、トランス２４の磁気飽和がより確実に阻止さ
れる結果、直列共振現象に起因してのＦＥＴ２１やトラ
ンス２４の破損をさらに確実に防止することができる。
インダクタ１６と抵抗１７とからなる直列回路を一次巻
線１５ａに並列接続したことにより、直列共振時におけ
るＦＥＴ２１のドレイン電流ＩD を、より低減でき、こ
れにより、トランス２４の磁気飽和がより確実に阻止さ
れる結果、直列共振現象に起因してのＦＥＴ２１やトラ
ンス２４の破損をさらに確実に防止することができる。
【００２９】なお、本発明は、上記した発明の実施の形
態に示した構成に限定されず、適宜変更が可能である。
例えば、本発明の実施の形態に係る電源装置１，３１で
は、本発明におけるメインスイッチング素子としてＦＥ
Ｔを使用した例について説明したが、本発明は、これに
限定されず、トランジスタなど種々のスイッチング素子
を用いることができる。また、本発明における誘導性素
子およびダンパー用抵抗の接続位置についても、等価的
にトランスの一次巻線に並列接続されていればよい。さ
らに、本発明におけるドライブ素子は、本発明の実施の
形態で示したコンプリメンタリ回路に限定されず、プッ
シュプル回路やＳＥＰＰ（Single EndedPush Pull）回
路で構成することもできる。
態に示した構成に限定されず、適宜変更が可能である。
例えば、本発明の実施の形態に係る電源装置１，３１で
は、本発明におけるメインスイッチング素子としてＦＥ
Ｔを使用した例について説明したが、本発明は、これに
限定されず、トランジスタなど種々のスイッチング素子
を用いることができる。また、本発明における誘導性素
子およびダンパー用抵抗の接続位置についても、等価的
にトランスの一次巻線に並列接続されていればよい。さ
らに、本発明におけるドライブ素子は、本発明の実施の
形態で示したコンプリメンタリ回路に限定されず、プッ
シュプル回路やＳＥＰＰ（Single EndedPush Pull）回
路で構成することもできる。
【００３０】
【発明の効果】以上のように、請求項１，４記載のスイ
ッチング電源用ドライブ回路によれば、少なくとも一次
巻線の励磁インダクタンスよりも小さいインダクタンス
値を有すると共に一次巻線に並列接続されて容量性素子
と直列共振可能な誘導性素子を備えたことにより、電源
生成動作停止時において、容量性素子と誘導性素子とに
起因して発生する共振現象の共振周波数が高い周波数に
なる結果、メインスイッチング素子のオン状態時間を短
縮することができ、これにより、メインスイッチング素
子およびメインスイッチング素子に接続されるスイッチ
ング用トランスの破損を防止することができる。また、
スイッチング信号のデューティー比を大きくすることが
できるため、スイッチングの制御範囲を拡大することも
できる。
ッチング電源用ドライブ回路によれば、少なくとも一次
巻線の励磁インダクタンスよりも小さいインダクタンス
値を有すると共に一次巻線に並列接続されて容量性素子
と直列共振可能な誘導性素子を備えたことにより、電源
生成動作停止時において、容量性素子と誘導性素子とに
起因して発生する共振現象の共振周波数が高い周波数に
なる結果、メインスイッチング素子のオン状態時間を短
縮することができ、これにより、メインスイッチング素
子およびメインスイッチング素子に接続されるスイッチ
ング用トランスの破損を防止することができる。また、
スイッチング信号のデューティー比を大きくすることが
できるため、スイッチングの制御範囲を拡大することも
できる。
【００３１】また、請求項２記載のスイッチング電源用
ドライブ回路によれば、容量性素子および誘導性素子の
素子定数を、両者による共振の共振周波数がドライブ信
号の周波数に対して１／５倍を超えるように規定するこ
とにより、メインスイッチング素子のオン状態時間を、
より短縮することができ、これにより、メインスイッチ
ング素子に接続されるスイッチング用トランスの磁気飽
和を確実に防止することができると共に、メインスイッ
チング素子およびスイッチング用トランスの破損を確実
に防止することができる。
ドライブ回路によれば、容量性素子および誘導性素子の
素子定数を、両者による共振の共振周波数がドライブ信
号の周波数に対して１／５倍を超えるように規定するこ
とにより、メインスイッチング素子のオン状態時間を、
より短縮することができ、これにより、メインスイッチ
ング素子に接続されるスイッチング用トランスの磁気飽
和を確実に防止することができると共に、メインスイッ
チング素子およびスイッチング用トランスの破損を確実
に防止することができる。
【００３２】さらに、請求項３記載のスイッチング電源
用ドライブ回路によれば、容量性素子および誘導性素子
の素子定数を、共振周波数がドライブ信号の周波数を超
えるように規定することにより、メインスイッチング素
子のオン状態時間を、さらに短縮することができ、これ
により、メインスイッチング素子に接続されるスイッチ
ング用トランスの磁気飽和をさらに確実に防止すること
ができると共に、メインスイッチング素子およびスイッ
チング用トランスの破損をより確実に防止することがで
きる。
用ドライブ回路によれば、容量性素子および誘導性素子
の素子定数を、共振周波数がドライブ信号の周波数を超
えるように規定することにより、メインスイッチング素
子のオン状態時間を、さらに短縮することができ、これ
により、メインスイッチング素子に接続されるスイッチ
ング用トランスの磁気飽和をさらに確実に防止すること
ができると共に、メインスイッチング素子およびスイッ
チング用トランスの破損をより確実に防止することがで
きる。
【００３３】また、請求項５記載のスイッチング電源用
ドライブ回路によれば、誘導性素子とダンパー用抵抗と
の直列回路を一次巻線に並列接続したことにより、容量
性素子と誘導性素子とに起因して発生する共振現象を素
早く抑制することができ、これにより、メインスイッチ
ング素子およびメインスイッチング素子に接続されるス
イッチング用トランスの破損を、より確実に防止するこ
とができる。
ドライブ回路によれば、誘導性素子とダンパー用抵抗と
の直列回路を一次巻線に並列接続したことにより、容量
性素子と誘導性素子とに起因して発生する共振現象を素
早く抑制することができ、これにより、メインスイッチ
ング素子およびメインスイッチング素子に接続されるス
イッチング用トランスの破損を、より確実に防止するこ
とができる。
【図１】本発明の実施の形態に係る電源装置１の回路図
である。
である。
【図２】本発明の実施の形態に係る電源装置１の動作を
説明するための図であって、（ａ）はＦＥＴ２１のゲー
ト−ソース間における電圧ＶGSの電圧波形図、（ｂ）は
ＦＥＴ２１のドレイン電流ＩD の電流波形図である。
説明するための図であって、（ａ）はＦＥＴ２１のゲー
ト−ソース間における電圧ＶGSの電圧波形図、（ｂ）は
ＦＥＴ２１のドレイン電流ＩD の電流波形図である。
【図３】本発明の他の実施の形態に係る電源装置３１の
回路図である。
回路図である。
【図４】本発明の他の実施の形態に係る電源装置３１の
動作を説明するための図であって、（ａ）はＦＥＴ２１
のゲート−ソース間における電圧ＶGSの電圧波形図、
（ｂ）はＦＥＴ２１のドレイン電流ＩD の電流波形図で
ある。
動作を説明するための図であって、（ａ）はＦＥＴ２１
のゲート−ソース間における電圧ＶGSの電圧波形図、
（ｂ）はＦＥＴ２１のドレイン電流ＩD の電流波形図で
ある。
【図５】従来の電源装置４１の動作を説明するための図
であって、（ａ）はＦＥＴ２１のゲート−ソース間にお
ける電圧ＶGSの電圧波形図、（ｂ）はＦＥＴ２１のドレ
イン電流ＩD の電流波形図である。
であって、（ａ）はＦＥＴ２１のゲート−ソース間にお
ける電圧ＶGSの電圧波形図、（ｂ）はＦＥＴ２１のドレ
イン電流ＩD の電流波形図である。
【図６】従来の電源装置４１の回路図である。
１ 電源装置
３ ドライブ回路
４ メイン回路
５ ドライブ回路
１１ トランジスタ
１２ トランジスタ
１４ コンデンサ
１５ トランス
１５ａ 一次巻線
１５ｂ 二次巻線
１６ インダクタ
１７ 抵抗
２１ ＦＥＴ
３１ 電源装置
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−255169（ＪＰ，Ａ)
特開 平７−337014（ＪＰ，Ａ)
特開 平５−176531（ＪＰ，Ａ)
特開 昭61−293167（ＪＰ，Ａ)
特開 平７−46836（ＪＰ，Ａ)
実開 平７−16594（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/00 - 3/44
H03K 17/00 - 17/70
Claims (5)
- 【請求項１】 メインスイッチング素子をドライブする
ためのドライブ信号を生成するドライブ素子と、容量性
素子を介して一次巻線に入力した前記ドライブ信号を二
次巻線から前記メインスイッチング素子に対して出力す
るトランスとを備え、前記容量性素子は前記ドライブ素
子と前記一次巻線との間に接続されているスイッチング
電源用ドライブ回路において、 少なくとも前記一次巻線の励磁インダクタンスよりも小
さいインダクタンス値を有すると共に前記一次巻線に並
列接続されて前記容量性素子と直列共振可能な誘導性素
子を備えていることを特徴とするスイッチング電源用ド
ライブ回路。 - 【請求項２】 前記容量性素子および前記誘導性素子
は、当該両者による共振の共振周波数が前記ドライブ信
号の周波数に対して１／５倍を超える素子定数をそれぞ
れ有していることを特徴とする請求項１記載のスイッチ
ング電源用ドライブ回路。 - 【請求項３】 前記容量性素子および前記誘導性素子
は、前記共振周波数が前記ドライブ信号の周波数を超え
る素子定数をそれぞれ有していることを特徴とする請求
項１または２記載のスイッチング電源用ドライブ回路。 - 【請求項４】 前記誘導性素子は、前記一次巻線に並列
接続されていることを特徴とする請求項１から３のいず
れかに記載のスイッチング電源用ドライブ回路。 - 【請求項５】 前記誘導性素子とダンパー用抵抗との直
列回路を前記一次巻線に並列接続したことを特徴とする
請求項１から３のいずれかに記載のスイッチング電源用
ドライブ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24303098A JP3375893B2 (ja) | 1998-08-28 | 1998-08-28 | スイッチング電源用ドライブ回路 |
| EP99940486A EP1028519A4 (en) | 1998-08-28 | 1999-08-26 | PILOT CIRCUIT FOR SWITCHING ELECTRICAL SUPPLY |
| PCT/JP1999/004596 WO2000013301A1 (fr) | 1998-08-28 | 1999-08-26 | Circuit pilote de commutation d'alimentation electrique |
| US09/508,100 US6282102B1 (en) | 1998-08-28 | 1999-08-26 | Drive circuit for switching power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24303098A JP3375893B2 (ja) | 1998-08-28 | 1998-08-28 | スイッチング電源用ドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=17097829
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24303098A Expired - Fee Related JP3375893B2 (ja) | 1998-08-28 | 1998-08-28 | スイッチング電源用ドライブ回路 |
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|---|---|
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| EP (1) | EP1028519A4 (ja) |
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|---|---|---|---|---|
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