JP2001275361A - スイッチング電源における整流回路、スイッチング電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 低損失のスイッチング電源の整流回路を提供
する。 【解決手段】 ピークホールド回路１４１、１４３とリ
セット回路１４２、１４４で、ＭＯＳ−ＦＥＴ１３３，
１３４のオンオフを制御することにより、可飽和コア１
３１、１３２とＭＯＳ−ＦＥＴが同時オンとなることを
防止し、貫通電流による損失を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、安定した直流電圧
を出力するスイッチング電源の出力整流の低損失回路に
係り、特にマグアンプ方式の電源における低損失技術に
関する。

【０００２】

【従来の技術】従来のスイッチング電源における整流回
路の一例を、図面を参照して説明する。

【０００３】図７に示す整流回路は、センタ・タップを
有するトランス５２０の二次巻線５０１と５０２にそれ
ぞれマグアンプ（磁気増幅器）の可飽和コア５０３と５
０４（可飽和コアを制御する制御部は省略してある）を
接続し、さらに、整流用のダイオード５０５と５０６と
５０７と、平滑用コイル５０８および平滑用コンデンサ
５０９を接続した構成となっている。

【０００４】図１０は、従来の整流回路の動作波形を示
す図である。

【０００５】トランス５２０の一次側（図示せず）に図
１０（ａ）に示すようなスイッチング電圧を入力する
と、トランス５２０の二次巻線５０１と５０２に矩形波
の二次巻線電圧が誘起される。この二次巻線電圧を二次
巻線５０１から可飽和コア５０３に、二次巻線５０２か
ら可飽和コア５０４に印加させると、磁気飽和特性から
可飽和コア５０３の電圧は図１０（ｂ）に示すように、
時間τにＨｉインピーダンス状態で電圧がかかり、続く
時間Ｔ_ONは、Ｌｏインピーダンス状態で電圧はかからな
い。可飽和コア５０４の電圧は図１０（ｄ）示すよう
に、可飽和コア５０３の電圧と逆極性となる。また、可
飽和コア電流は、飽和状態であるＴ_ONの間に流れるた
め、可飽和コア５０３の電流は図１０（Ｃ）に示すよう
になり、可飽和コア５０４の電流は図１０（ｅ）に示す
ようになる。

【０００６】可飽和コア電流は、それぞれダイオード５
０５と５０６とを流れる。図７に示す整流回路は、これ
らの電流とフライホイール用のダイオード５０７からの
電流（図１０（ｆ））を、平滑用コイル５０８および平
滑用コンデンサ５０９により平滑し、所定の直流電圧を
端子５１０−端子５１１間から出力する。

【０００７】図８に示す回路は従来の他例で、図７にお
ける２個のダイオード５０５と５０６とに代えてＭＯＳ
−ＦＥＴ５２５と５２６とを使用するとともに、このＭ
ＯＳ−ＦＥＴ５２５と５２６の各ゲート−ソース間にト
ランス５３０の２次側に設けた補助巻線５２１と５２４
とからゲート駆動電圧を供給する構成としている。

【０００８】図９は、図８の回路におけるダイオード５
０７をＭＯＳ−ＦＥＴ５２７に代えた回路を示す図であ
る。なお、図８と同様の部分は省略してある。

【０００９】

【発明が解決しようとする課題】図７に示す回路の場
合、低電力出力で大電流用には、ダイオード５０５、５
０６、５０７として、一般に、ショットキーバリアダイ
オードが使用される。このショットキーバリアダイオー
ドの順方向電圧降下は約０．５Ｖ程度である。このた
め、出力電流をI₀（Ａ）とした場合、これらダイオード
５０５、５０６、５０７で合計約０．５Ｖ×I₀（Ｗ）の
損失が発生することとなる（図１０（ｇ））。

【００１０】一方、図８に示す同期整流方式回路の場
合、ＭＯＳ−ＦＥＴ５２５、５２６はオン時にＬｏイン
ピーダンスとなるため、導通状態の時間Ｔ_ONでも低損失
になる。しかし、可飽和コアが非飽和でＨｉインピーダ
ンス状態の時間τ（図１０（ｂ）、（ｄ））では、フラ
イホイール用のダイオード５０７が導通となり、損失が
発生する（図１０（ｈ））。

【００１１】さらに、トランス５３０の２次側巻線の引
出し端子（補助巻線５２１、５２４）の増加により、ト
ランス５３０の製作が困難になったり、トランス５３０
の寸法を大きくしなければならないという問題点があっ
た。

【００１２】また、図９に示す回路のように、図８のフ
ライホイール用のダイオード５０７をＭＯＳ−ＦＥＴ５
２７に代えた場合には、ＭＯＳ−ＦＥＴ５２７が導通状
態の時間τの損失は減少することになる。しかし、ＭＯ
Ｓ−ＦＥＴ５２５から５２７に、５２７から５２６に
と、オンオフのスイッチングするとき、ＭＯＳ−ＦＥＴ
５２５と５２７、またはＭＯＳ−ＦＥＴ５２６と５２７
が同時オンの状態が発生する。このとき短絡電流が流
れ、損失が生じる。これはＭＯＳ−ＦＥＴがゲート時定
数を持ち、オンからオフ、オフからオンへのスイッチン
グに一定の時間を要することに起因するものである。こ
の損失は、スイッチング期間に生じるため、スイッチン
グの高周波化にしたがって増加する。

【００１３】本発明の目的は、スイッチング電源の整流
回路において損失低減効果を発揮できるようにする技術
を提供することにある。

【００１４】

【課題を解決するための手段】前記課題を解決するた
め、本発明のスイッチング電源の整流回路は、ピークホ
ールド回路とリセット回路で、整流素子であるＭＯＳ−
ＦＥＴのオンオフを制御することを特徴とする。

【００１５】

【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。

【００１６】図１は本発明のスイッチング電源回路の構
成を示すものである。本回路はマグアンプ方式の電源回
路で、入力端子１０１、１０２間に印加されるスイッチ
ング電圧を制御して、出力端子１０３、１０４間に定電
圧を出力するものである。

【００１７】図１において、トランス１２０の二次巻線
１２１の端子が、入力端子１０１と１０２に接続され
る。

【００１８】入力端子１０１には、可飽和コアＭａ１３
１の一端とピークホールド回路Ｈａ１４１の一端とリセ
ット回路Ｒａ１４２の一端とチョークコイルＬａ１１１
の一端とが接続される。可飽和コアＭａ１３１の他端に
はＭＯＳ−ＦＥＴＱａ１３３のソースが接続される。Ｍ
ＯＳ−ＦＥＴ１３３ＱａのゲートにはピークホールドＨ
ａ回路１４１の他端とリセットＲａ回路１４２の他端と
が接続される。

【００１９】入力端子１０２には、可飽和コアＭｂ１３
２の一端とピークホールドＨｂ回路１４３の一端とリセ
ット回路Ｒｂ１４４の一端とチョークコイルＬｂ１１２
の一端とが接続される。可飽和コアＭｂ１３２の他端に
はＭＯＳ−ＦＥＴＱｂ１３４のソースが接続される。Ｍ
ＯＳ−ＦＥＴＱｂ１３４のゲートにはピークホールド回
路Ｈｂ１４４の他端とリセット回路Ｒｂ１４２の他端が
接続される。

【００２０】チョークコイルＬａ１１１とＬｂ１１２の
他端同士は接続され、出力端子１０４となる。

【００２１】ＭＯＳ−ＦＥＴＱａ１３３とＱｂ１３４の
ドレイン同士は接続され、出力端子１０３となる。出力
端子１０４と出力端子１０３間にはコンデンサＣ１３５
が接続される。

【００２２】トランス１２０は、一次側（図示せず）に
印加されたスイッチング電圧を二次側１２１に伝送す
る。可飽和コアＭａ１３１とＭｂ１３２は、いわゆるマ
グアンプであり、可飽和コアの飽和領域と不飽和領域を
利用した磁気的なスイッチングを構成し、パルス幅変調
により電圧制御を行う。Ｌａ１１１とＬｂ１１２は、平
滑用のチョークコイルであり、Ｃ１３５は、平滑用のコ
ンデンサーである。ともに、交流電圧を平滑して直流電
圧に変換するために用いられる。ＭＯＳ−ＦＥＴＱａ１
３３とＱｂ１３４は整流用素子として用いられ、順方向
損失が低減される。

【００２３】ピークホールド回路Ｈａ１４１は、チョー
クコイルＬａ１１１の電圧のピーク値をホールドし、Ｍ
ＯＳ−ＦＥＴＱａ１３３のゲートに印加することによ
り、ＭＯＳ−ＦＥＴＱａ１３３をオンにさせる。リセッ
ト回路Ｒａ１４２は、チョークコイルＬａ１１１の電圧
により、ＭＯＳ−ＦＥＴＱａ１３３のゲート電圧を低下
させることにより、ＭＯＳ−ＦＥＴＱａ１３３をオフに
させる。

【００２４】同様に、ピークホールド回路Ｈｂ１４２
は、チョークコイルＬｂ１１２の電圧のピーク値をホー
ルドし、ＭＯＳ−ＦＥＴＱｂ１３４のゲートに印加する
ことにより、ＭＯＳ−ＦＥＴＱｂ１３４をオンにさせ
る。リセット回路Ｒｂ１４３は、チョークコイルＬｂ１
１２の電圧により、ＭＯＳ−ＦＥＴＱｂ１３４のゲート
電圧を低下させることにより、ＭＯＳ−ＦＥＴＱｂ１３
４をオフにさせる。

【００２５】このように、ピークホールド回路とリセッ
ト回路は、ＭＯＳ−ＦＥＴのオンオフを制御する機能を
有する。

【００２６】トランス１２０の二次巻線１２１に誘起さ
れる電圧は入力端子１０１と１０２に印加される。この
ようにトランス１２０は補助巻線およびセンタタップを
必要としないので、本発明による整流回路は小型化する
ことが可能となる。

【００２７】次に、本回路の動作について説明する。図
２は本回路の動作波形を示すもので、時刻を最下段に示
してある。

【００２８】図２（ａ）はトランス１２０の二次巻線１
２１に誘起される入力端子１０１、１０２間の矩形波電
圧V_Nを示したものである。V_Nは入力端子１０２を基準点
として、±Ｅの振幅を有する。

【００２９】V_Nの立ち上がり時刻ｔ₀において、可飽和
コアＭａ１３１とＭＯＳ−ＦＥＴＱａ１３３は非導通状
態で、可飽和コアＭｂ１３２とＭＯＳ−ＦＥＴＱｂ１３
４は導通状態である。出力電圧１０３、１０４間をＶ₀
とし、チョークコイルＬｂ１１２の電圧をＶ_Lbとすれ
ば、 Ｖ_Lb＝Ｖ₀＋Ｒ_ON・Ｉ_b …式（１） となる。ここで、Ｒ_ONはＭＯＳ−ＦＥＴＱａ１３３とＱ
ｂ１３４のオン抵抗である。Ｉ_bはオン状態のＭＯＳ−
ＦＥＴＱｂ１３４を流れる電流である。電圧の基準は出
力端子１０４を０Ｖとした。

【００３０】チョークコイルＬａ１１１の電圧をＶ_Laと
すると、 Ｖ_La＝V_N＋Ｖ_Lb …式（２） の関係がある。出力電流Ｉ₀は、すべてＱ_bを通っている
ためＩ₀＝Ｉ_bであるから、式（１）と式（２）より Ｖ_La＝Ｅ＋Ｖ₀＋Ｒ_ON・Ｉ₀ …式（3） となる。

【００３１】このとき、ピークホールド回路Ｈａが、式
（３）の電圧Ｖ_LaをＭＯＳ−ＦＥＴＱａ１３３のゲート
にピークホールドする。ＭＯＳ−ＦＥＴＱａ１３３のゲ
ートにこの電圧が印加されるとＭＯＳ−ＦＥＴＱａ１３
３はオンとなり、ソースとドレイン間がＬｏインピーダ
ンスのＲ_ONの抵抗となる。しかし、可飽和コアＭａ１３
１は非飽和であるから電流はまだ流れない。

【００３２】次に、時刻ｔ₁で、可飽和コアＭａ１３１
は磁気飽和してＬｏインピーダンス、すなわち導通状態
になる。そこで、可飽和コアＭａ１３１→ＭＯＳ−ＦＥ
ＴＱａ１３３を通り、出力側に電流が流れ始める。この
ときの電圧Ｖ_Laは、可飽和コアＭａ１３１、ＭＯＳ−Ｆ
ＥＴＱａ１３３共にＬｏインピーダンスで導通状態であ
るから、 Ｖ_La＝Ｖ₀＋Ｒ_ON・Ｉ₀ …式（４） となる（図２（ｂ））。

【００３３】Ｖ_Laが式（４）となると、式（２）より、 Ｖ_Lb＝−Ｅ＋Ｖ₀＋Ｒ_ON・Ｉ₀ …式（５） となる（図２（ｃ））。

【００３４】リセット回路Ｒｂ１４４は、この電圧Ｖ_Lb
で、ＭＯＳ−ＦＥＴＱｂ１３４のゲート電圧を低下させ
る。ゲート電圧が低下したＭＯＳ−ＦＥＴＱｂ１３４
は、ソースとドレイン間がＨｉインピーダンスとなり、
非導通状態となる。

【００３５】ＭＯＳ−ＦＥＴＱｂ１３４が非導通状態の
オフになると、今まで流れていたチョークコイルＬｂ１
１２の電流Ｉ_Lbは、チョークコイルＬｂ１１２→入力端
子１０２→二次巻線１２１→入力端子１０１→可飽和コ
アＭａ１３１→ＭＯＳ−ＦＥＴＱａ１３３を通り、出力
側に流れる。

【００３６】このため、出力側の電流Ｉ₀はすべてＭＯ
Ｓ−ＦＥＴＱａ１３３を流れ、Ｉ₀＝Ｉ_aとなって、 Ｉ₀＝Ｉ_La＋Ｉ_Lb …式（６） となる（図２（ｇ））。

【００３７】ｔ₂はＶ_Nの電圧が反転し、−Ｅになる時刻
である。可飽和コアＭｂ１３２は、ｔ₁〜ｔ₂間で、図示
していないマグアンプ制御部のリセット電流により、非
飽和にリセットされている。このため、ｔ₂で可飽和コ
アＭｂ１３２は非飽和のＨｉインピーダンスであるか
ら、Ｖ_Laは式（４）を維持する。したがって、Ｖ_Lbは、
式（２）と式（４）より、 Ｖ_Lb＝Ｅ＋Ｖ₀＋Ｒ_ON・Ｉ₀ …式（７） となる。

【００３８】このとき、ピークホールド回路Ｈｂ１４３
が式（７）の電圧Ｖ_LbをＭＯＳ−ＦＥＴＱｂ１３４のゲ
ートにピークホールドする。ＭＯＳ−ＦＥＴＱｂ１３４
のゲートにこの電圧が印加されるとＭＯＳ−ＦＥＴＱｂ
１３４はオンとなり、ソースとドレイン間がＬｏインピ
ーダンスのＲ_ONの抵抗となる。しかし、ＭＯＳ−ＦＥＴ
Ｑｂ１３４は非飽和であるから電流はまだ流れない。

【００３９】次に、時刻ｔ₃で、可飽和コアＭｂ１３２
は磁気飽和してＬｏインピーダンス、すなわち導通状態
になる。そこで、可飽和コアＭｂ１３２→ＭＯＳ−ＦＥ
ＴＱｂ１３４を通り、出力側に電流が流れ始める。この
ときの電圧Ｖ_Lbは、可飽和コアＭｂ１３２、ＭＯＳ−Ｆ
ＥＴＱｂ１３４共にＬｏインピーダンスで導通状態であ
るから、 Ｖ_Lb＝Ｖ₀＋Ｒ_ON・Ｉ₀ …式（８） となる。

【００４０】Ｖ_Lbが式（８）となると、式（２）より、 Ｖ_La＝−Ｅ＋Ｖ₀＋Ｒ_ON・Ｉ₀ …式（９） となる（図２（ｂ））。

【００４１】リセット回路Ｒａ１４２は、この電圧Ｖ_La
で、ＭＯＳ−ＦＥＴＱａ１３３のゲート電圧を低下させ
る。ゲート電圧が低下したＭＯＳ−ＦＥＴＱａ１３３
は、ソースとドレイン間がＨｉインピーダンスとなり、
非導通状態となる。

【００４２】ＭＯＳ−ＦＥＴＱａ１３３が非導通状態の
オフになると、今まで流れていたチョークコイルＬａ１
１１の電流Ｉ_Laは、チョークコイルＬａ１１１→入力端
子１０１→二次巻線１２１→入力端子１０２→可飽和コ
アＭｂ１３２→ＭＯＳ−ＦＥＴＱｂ１３４を通り、出力
側に流れる。このため、出力側の電流Ｉ₀はすべてＭＯ
Ｓ−ＦＥＴＱｂ１３４を流れ、Ｉ₀＝Ｉ _bとなり、式
（６）と同様に、 Ｉ₀＝Ｉ_La＋Ｉ_Lb …式（１０） となる（図２（ｇ））。

【００４３】ｔ₄はＶ_Nの電圧がＥになる時刻である。可
飽和コアＭａ１３１は、ｔ₃〜ｔ₄間で、図示していない
マグアンプ制御部のリセット電流により、非飽和にリセ
ットされている。このため、ｔ₄で可飽和コアＭａ１３
１は非飽和のＨｉインピーダンスであるから、Ｖ_Lbは式
（８）を維持する。したがって、Ｖ_Laは式（２）と式
（８）より、 Ｖ_La＝Ｅ＋Ｖ₀＋Ｒ_ON・Ｉ₀ …式（１１） となる。これは時刻ｔ₀の式（３）と同じであり、Ｖ_Nの
一周期ｔ₀〜ｔ₄の動作を終える。以後ｔ₄からはｔ₀と同
じ動作を繰り返す。

【００４４】図３は、以上の動作説明を、時刻と関連付
けて図表にまとめたものである。

【００４５】次に、本実施の形態における、ＭＯＳ−Ｆ
ＥＴＱａ１３３とＭＯＳ−ＦＥＴＱｂ１３４の立上がり
・立下り時間遅れによる影響と、ＭＯＳ−ＦＥＴＱａ１
３３とＭＯＳ−ＦＥＴＱｂ１３４の同時オンによる短絡
電流に関し説明する。

【００４６】ＭＯＳ−ＦＥＴの立ち上がり遅れ時間をｔ
_rとすれば、ＭＯＳ−ＦＥＴＱａ１３３はｔ₀からｔ_r遅
れた時刻でＬｏインピーダンスのＲ_ONになる。ここで、
ｔ₁−ｔ₀≧ｔ_rとなるように設計することにより、ｔ₀か
らｔ_rの間は、可飽和コアＭａ１３１はＨｉインピーダ
ンス状態を保っている。したがって、この間にＭＯＳ−
ＦＥＴＱａ１３３がＨｉインピーダンスからＬｏインピ
ーダンスに変化しても、ＭＯＳ−ＦＥＴＱａ１３３に電
流は流れず、立ち上がり遅れ時間ｔ_rによる損失は低減
される。同様に、Ｑ_bの立上がり遅れ時間による損失に
ついても低減される。

【００４７】ＭＯＳ−ＦＥＴの立下り時間遅れをｔ_fと
すれば、ＭＯＳ−ＦＥＴＱａ１３３はｔ₃からｔ_f遅れた
時刻で、Ｈｉインピーダンスになる。ｔ₃は可飽和コア
Ｍｂ１３２が磁気飽和し、Ｌｏインピーダンスとなる時
刻である。また、ＭＯＳ−ＦＥＴＱｂ１３４はｔ₃では
ＬｏインピーダンスのＲ_ONになっている。したがってｔ
₃時点前にＭＯＳ−ＦＥＴＱａ１３３を流れていた電流
Ｉ₀が、ｔ₃で急速に可飽和コアＭａ１３１→ＭＯＳ−Ｆ
ＥＴＱｂ１３４の方向に流れることになる。

【００４８】このため、ＭＯＳ−ＦＥＴＱａ１３３の立
下り遅れ時間ｔ_fによる損失は、ほぼ発生しない状態で
ある。ＭＯＳ−ＦＥＴＱｂ１３４の立下り遅れ時間ｔ_f
による損失についても同様である。

【００４９】ＭＯＳ−ＦＥＴＱａ１３３とＭＯＳ−ＦＥ
ＴＱｂ１３４が、同時オンでＬｏインピーダンスとなる
時間ｔ₀〜ｔ₁とｔ₂〜ｔ₃については、時間帯ｔ₀〜ｔ₁は
可飽和コアＭａ１３１が非飽和であり、時間帯ｔ₂〜ｔ₃
は可飽和コアＭｂ１３２が非飽和であるため、短絡電流
はほとんど流れず、損失は低減される。

【００５０】また、電流がＭＯＳ−ＦＥＴＱｂ１３４→
ＭＯＳ−ＦＥＴＱａ１３３、ＭＯＳ−ＦＥＴＱａ１３３
→ＭＯＳ−ＦＥＴＱｂ１３４に変化する時刻ｔ₁とｔ₃に
ついては、ｔ₁は可飽和コアＭａ１３１がすでに非飽和
にリセットされており、ｔ₃は可飽和コアＭｂ１３２が
ｔ₁〜ｔ₂間で非飽和にリセットされている。したがっ
て、ＭＯＳ−ＦＥＴＱａ１３３とＭＯＳ−ＦＥＴＱｂ１
３４の立上がり、立下り時間遅れなどにより、ＭＯＳ−
ＦＥＴＱａ１３３とＭＯＳ−ＦＥＴＱｂ１３４とが同時
オンの状態になったとしても、可飽和コアＭａ１３１ま
たは可飽和コアＭｂ１３２が非飽和となっているため、
短絡電流はほとんど流れず、損失は低減される。

【００５１】以上のように本回路は、短絡防止用の回路
が不用であり、設計が容易となる。

【００５２】次に図１に示す本発明による低損失整流回
路と、図６と図７図に示した従来の回路との、電流素子
の損失の比較を行う。

【００５３】ＭＯＳ−ＦＥＴのオン抵抗Ｒ_ONを０．０１
Ωとし、出力電流Ｉ₀を１０Ａとした場合において、ダ
イオードの順方向電圧降下Ｖ_Fを０．５Ｖとすると、図
６に示す回路のダイオード５０５、５０６、５０７の合
計での損失はＶ_F×Ｉ₀であるから、 ０．５Ｖ×１０Ａ＝５Ｗ となる。

【００５４】図７に示す回路の場合、Ｄ＝Ｔ_ON／Ｔ＝
０．７とした場合（ここで、ＤはＤｕｔｙ比、Ｔ_ONはＭ
ＯＳ−ＦＥＴ５２５、５２６のオン時間、Ｔは１周期の
時間である）、ＭＯＳ−ＦＥＴ５２５、５２６とダイオ
ード５０７の合計の損失は、Ｒ _ON・Ｉ₀ ²・Ｄ＋Ｖ_F（１
−Ｄ）であるから、 ０．０１Ω×１０²Ａ×０．７＋０．５Ｖ×１０Ａ×
（１−０．７）＝２．２Ｗ となる。

【００５５】図１に示す本発明回路の場合は、ＭＯＳ−
ＦＥＴＱａ１３３とＱｂ１３４との合計の損失はＲ_ON・
Ｉ₀ ²であるから、 ０．０１Ω×１０²Ａ＝１Ｗ となって、損失が低減されていることがわかる。

【００５６】また、本回路において、トランス１２０の
二次巻線１２１、チョークコイルＬａ１１１、Ｌｂ１１
２のそれぞれに流れる電流は、出力電流の１／２となる
ため、これらの部品を小型化することが可能である。

【００５７】図４に示す回路は、本発明の実施例とし
て、ピークホールド回路Ｈａ１４１をダイオードＤa₁１
５１で、ピークホールド回路Ｈｂ１４３をダイオードＤ
ｂ₁１５３で構成し、リセット回路Ｒａ１４２をダイオ
ードＤａ₂１５２とトランジスタＴａ１５５と抵抗Ｒａ
１５７とコンデンサＣａ１５８で、リセット回路Ｒｂ１
４４をダイオードＤｂ₂１５４とトランジスタＴｂ１５
６と抵抗Ｒｂ１５９とコンデンサＣｂ１６０とで構成し
たものである。

【００５８】本回路において、図２のｔ₀時点でのチョ
ークコイルＬａ１１１の電圧Ｖ_LaがダイオードＤa₁１５
１を通してＭＯＳ−ＦＥＴＱａ１３３のゲート電圧に印
加される。この印可した電圧の保持は、ＭＯＳ−ＦＥＴ
Ｑａ１３３自体の入力容量Ｃ _igs（一般的に数１００ｐ
Ｆ〜数１０００ｐＦ）によって行われる。

【００５９】図２のｔ₃時点で、チョークコイルＬａ１
１１の電圧Ｖ_Laが低下すると、トランジスタＴａ１５５
のベース電圧（≒Ｖ₀）を基準として、ＭＯＳ−ＦＥＴ
Ｑａ１３３のゲートに蓄積されている電荷を、トランジ
スタＴａ１５５のコレクタ→エミッタからダイオードＤ
ａ₂１５２を通し、放電させてＭＯＳ−ＦＥＴＱａ１３
３をオフさせる。ここでダイオードＤａ₂１５２はトラ
ンジスタＴａ１５５のエミッタとベース間の逆電圧防止
用として作用し、コンデンサＣａ１５８はトランジスタ
Ｔａ１５５動作のスピードアップ用として作用させてい
る。

【００６０】もう一方のＭＯＳ−ＦＥＴＱｂ１３４の動
作についても、ダイオードＤｂ₁１５３・ダイオードＤ
ｂ₂１５４・トランジスタＴｂ１５６・抵抗Ｒｂ１５８
・コンデンサＣｂ１５９で同じ作用を行う。その他の動
作は、図1で動作説明した内容と同一である。

【００６１】図5は、本発明の他の実施例を示した図で
ある。本例においては、ＭＯＳ−ＦＥＴのゲートとソー
ス間に規定値の電圧以上印加されないように、一方に、
ツェナ・ダイオード１６１、１６２と抵抗１６５とを、
もう一方に、ツェナ・ダイオード１６３、１６４と抵抗
１６６とを追加し、リセット回路のＲａ１５７、Ｃａ１
５８と、Ｒｂ１５９、Ｃｂ１６０の基準点を出力端子１
０４に接続した回路である。その他は図４と同じであ
る。本回路の動作は、リセット回路Ｔａ１５５とＴｂ１
５６のベース電圧を、ほぼ０Ｖにしたのみで、図１およ
び図２の動作と同じである。

【００６２】図６は、本発明のさらなる他の実施例を示
した図である。本例においては、リセット回路Ｒａ１４
２をＭＯＳ−ＦＥＴＱ₁１７１で、リセット回路Ｒｂ１
４４をＭＯＳ−ＦＥＴ₂１７２で構成している。また、
ピークホールド回路Ｈａ１４１はＭＯＳ−ＦＥＴＱ₁１
７１のボデイダイオードＤ₁１７３で、ピークホールド
回路Ｈｂ１４２はＭＯＳ−ＦＥＴＱ₂１７２のボデイダ
イオードＤ₂１７４で構成している。すなわち、リセッ
ト回路としてＭＯＳ−ＦＥＴを使用し、ピークホールド
回路は、リセット回路として使用したＭＯＳ−ＦＥＴの
ボデイダイオードを利用した回路である。動作は、図１
での説明と同じである。

【００６３】

【発明の効果】上述したように、本発明によれば、損失
低減効果を得ることができるスイッチング電源の整流回
路を実現することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態を示す回路図。

【図２】 本発明の動作波形を示す図。

【図３】 本発明の動作と時刻の関係を説明する図。

【図４】 本発明の実施例を示す回路図。

【図５】 本発明の実施例を示す回路図。

【図６】 本発明の実施例を示す回路図。

【図７】 従来の整流回路を示す回路図。

【図８】 従来の整流回路を示す回路図。

【図９】 従来の整流回路を示す回路図。

【図１０】 従来の整流回路動作波形を示す図。

【符号の説明】

１１１，１１２…チョークコイル １３１、１３２…可飽和コア １３３、１３４…ＭＯＳ−ＦＥＴ １３５…コンデンサ １４１、１４３…ピークホールド回路 １４２、１４４…リセット回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】チョークコイルおよび整流素子を有するマ
   グアンプ方式のスイッチング電源の整流回路において、
   チョークコイルの電圧により、整流素子のオンオフを制
   御することを特徴とする整流回路。
2. 【請求項２】前記オンオフの制御は、チョークコイルに
   接続した、ピークホールド回路とリセット回路により行
   われることを特徴とする請求項１記載の整流回路。
3. 【請求項３】チョークコイルおよび整流素子を有するマ
   グアンプ方式のスイッチング電源回路において、第1の
   入力端子には、第１の可飽和コアと第１のチョークコイ
   ルと第１のピークホールド回路と第１のリセット回路と
   が並列に接続され、 前記第１の可飽和コアの他端には第１のＦＥＴのソース
   が接続され、該第１のＦＥＴのゲートには前記第１のピ
   ークホールド回路の他端と前記第１のリセット回路の他
   端とが並列に接続され、 第２の入力端子には、第２の可飽和コアと第２のチョー
   クコイルと第２のピークホールド回路と第２のリセット
   回路とが並列に接続され、 前記第２の可飽和コアの他端には第２のＦＥＴのソース
   が接続され、該第２のＦＥＴのゲートには前記第２のピ
   ークホールド回路の他端と前記第２のリセット回路の他
   端とが並列に接続され、 前記第１のＦＥＴと前記第２のＦＥＴのドレイン同士が
   接続され、かつ、前記第１のチョークコイルの他端と、
   前記第２のチョークコイルの他端とが接続されているこ
   とを特徴とするスイッチング電源回路。
4. 【請求項４】前記ピークホールド回路は、ダイオードと
   前記ＦＥＴ自体の入力容量とから構成されていることを
   特徴とする請求項３記載のスイッチング電源回路。
5. 【請求項５】前記リセット回路は、ダイオードと、この
   ダイオードにエミッタが接続されたトランジスタと、こ
   のトランジスタのベースに並列に接続された抵抗とコン
   デンサとから構成されていることを特徴とする請求項３
   記載のスイッチング電源回路。
6. 【請求項６】前記リセット回路は、ダイオードと、この
   ダイオードにエミッタが接続されたトランジスタと、こ
   のトランジスタのベースに並列に接続された抵抗とコン
   デンサとから構成されており、かつ、前記並列に接続さ
   れた抵抗とコンデンサの他端が、前記第１のチョークコ
   イルと前記第２のチョークコイルとの交点に接続されて
   いることを特徴とする請求項３記載のスイッチング電源
   回路。
7. 【請求項７】前記リセット回路は、ＦＥＴにより構成さ
   れ、前記ピークホールド回路は該ＦＥＴのボデイダイオ
   ードにより構成されることを特徴とする請求項３記載の
   スイッチング電源回路。