JPH11262263A

JPH11262263A - スイッチング電源装置

Info

Publication number: JPH11262263A
Application number: JP10074930A
Authority: JP
Inventors: Haruo Watanabe; 晴夫渡辺; Haruhiko Hatakeyama; 治彦畠山
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 1998-03-09
Filing date: 1998-03-09
Publication date: 1999-09-24
Anticipated expiration: 2018-03-09
Also published as: US6064580A; EP0942519B1; DE69901918D1; CA2264443A1; HK1022218A1; JP3673075B2; DE69901918T2; CA2264443C; EP0942519A1

Abstract

(57)【要約】【課題】スイッチング電源のトランスの二次側の整流回
路に、低耐圧の整流素子を用いることを可能にし、とく
に同期整流MOS・FETを用いた場合、これをスイッチング
期間全体で導通させ、高効率なスイッチング電源を実現
させる回路を提供する。【解決手段】直流電圧を受ける入力端子と、一次巻線お
よび二次巻線を有するトランスと、前記入力端子間に接
続される第一のチョークコイルと第一のスイッチ素子と
の第一の直列回路と、前記第一のスイッチ素子の端子間
に接続される前記トランスの一次巻線と第一のコンデン
サとの第二の直列回路と、前記トランスの一次巻線の端
子間に接続される第二のスイッチ素子と第二のコンデン
サの第三の直列回路と、第一と第二の整流MOS-FETで構
成され、前記トランスの二次巻線に接続される整流回路
と、フィルタ回路と、出力端子と、制御回路を有するス
イッチング電源装置。

Description

【発明の詳細な説明】

（３）

【０００１】

【発明の属する分野】本発明はスイッチング電源装置の
高効率化に関するものである。

【０００２】

【従来技術】図１０に第一の従来回路例、図１１に第二
の従来回路例を示す。図１０は一般的なフォワード方式
であり、この回路を用いて高効率なスイッチング電源を
構成する場合（特に出力が5Vとか 3.3Vというように低
電圧で大電流の場合）、トランスの二次巻線側の整流ダ
イオード（すなわち、図１０のD101、D102）での電力損
失が多いため、これらの代わりに同期整流MOS・FETを用
いることが多く、高効率なスイッチング電源を作るため
には、この同期整流MOS・FETをどのように駆動するかと
いうことが重要な問題の一つである。そこで図１１は、
前記の整流ダイオードの代わりに、同期整流MOS・FET
（図１１のQ102、Q103）を用いた従来回路例を示す。こ
こで整流回路として整流ダイオードを使った図１０の回
路の問題点は、前記の同期整流MOS・FETを使った場合
の、同期整流MOS・FETをどのように駆動するかというこ
と以外の問題と共通の問題であるので、従来の技術の説
明は、同期整流MOS・FETを使った図１１について行う。

【０００３】図１２は、図１１の回路の各部の電圧と電
流の波形であり、図１３は図１１の回路のデューテイサ
イクル（スイッチ素子Q101の動作周期に対するオン期間
の比率）に対する出力電圧の特性図である。図１２にお
いて、T1はスイッチ素子Q101の動作周期であり、Ton１
はオン期間、Toff１とToff２はオフ期間である。Vgs（Q
101）、Id(Q101）、Vds（Q101）は、それぞれスイッチ
素子Q101のゲート駆動電圧、ドレイン電流、ドレイン・
ソース間電圧であり、V(N11)はトランスT101の一次巻線
N11の端子間電圧である。（４） V(N11)に注目すると、Toff１の期間に発生している電圧
V(h1)は、スイッチ素子Q101がオンの期間にトランスT10
1が励磁された分だけリセットするために発生してお
り、これはオン期間の電圧の時間積分値が、オフ期間の
電圧時間積分値に等しくなるように動作する。

【０００４】電圧V(N11)のToff１期間の波形は、トラン
スT101の励磁インダクタンスやスイッチ素子Q101の出力
端子間容量などによって決定されるが、入力電源Vinの
電圧や負荷への出力電流が変化した時、出力電圧を一定
に保つためにスイッチ素子Q101のデューテイサイクルが
変化すると同時に、 V(h1)の電圧値やToff１、Toff２の
時間も変化する。そこで、どのような入出力条件の時に
も、トランスT101がオン期間に励磁された量だけ、オフ
期間にリセットさせるためには、トランスT101のリセッ
トが終了し、その一次巻線N11の端子間電圧が零ボルト
であるToff２の期間を常に余裕をもって設けておくこと
が必要である。（後述するが、このToff2を大きくする
必要があるということが大きな問題である。）

【０００５】ここで図12のVds（Q102）は、同期整流MOS
・FET（Q102）のドレイン・ソース間電圧であり、 Vds
（Q103）は、同期整流MOS・FET（Q103）のドレイン・ソ
ース間電圧である。これらの電圧はトランスT101の一次
巻線N11の端子間電圧V(N11)の、オフ期間とオン期間の
電圧が、それぞれトランスの一次巻線と二次巻線の巻数
比で変換された電圧である。

【０００６】図１１の回路で、高効率なスイッチング電
源装置を実現しようとする時に、第一に問題となるの
は、図12のVds(Q102)に示すように、同期整流MOS・FE
T、Q102のドレイン・ソース間電圧が大きいためにオン
抵抗の小さいものが使用できず、そこでの電力損失が大
きくなり、スイッチング電源の効率が低下するという問
題である。すなわち、スイッチング電源の高効率化を図
るために、この同期整流MOS・FET、Q102としては、オン
抵抗の小さいものを使用したいが、 MOS・FETの一般（５）的な傾向として、ドレイン・ソース間の耐圧の高いもの
ほどオン抵抗は大きくなる。トランスT101の一次巻線N1
1の端子間電圧V(N11)のオフ期間の電圧は、トランスT10
1の励磁インダクタンスやスイッチ素子Q101のト゛レイン
・ソース間容量の共振波形であるために正弦波の曲線と
なっており、そのために電圧の最大値が大きくなってい
る。さらに、この電圧は入出力条件で大きく変化するた
め、この同期整流MOS・FET（Q102）としては、大きな耐
圧でオン抵抗は大きなものを使わざるをえない。この問
題は、この同期整流MOS・FET、Q102の代わりに整流ダイ
オードD101を使用した図10の従来回路例でも同じ問題で
ある。

【０００７】この同期整流MOS・FET、Q102の耐圧の問題
は、同時に、スイッチ素子Q101の耐圧の問題でもある。
この電圧をある電圧に制限するための従来の方法として
は、第一に、トランスT101の一次巻線N11の端子間にダ
イオードとコンデンサと抵抗で構成されるクランプ回路
を用いる方法があるが、この方法では、電圧は所定の値
にクランプされるが、トランスT101の励磁エネルギーが
クランプ回路の抵抗で消費されるため、その分だけ効率
が低下するという問題がある。また、この電圧をクラン
プする従来の第二の方法としては、トランスT101に三次
巻線を設け、ダイオードを介して入力電源Vinに接続す
ることにっよってクランプ回路を構成する方法がある。
この方法だと、トランスの励磁エネルギーの大部分は入
力電源Vinに回生されるが、それでもその回生電流が、
このクランプ回路のダイオードを流れる時に、その電圧
ドロップによる電力消費が発生して、その分だけ効率が
低下し、それにもましてトランスの巻線が増え、トラン
スが大きく複雑になり、トランスの三次巻線での導通損
失が増えるという問題がある。

【０００８】次に図１１で、高効率なスイッチング電源
装置を実現しようとする時に第二に問題となるのは、図
12のToff２の期間があるために、スイッチ素子Q101がオ
フしている全期間に渡って同期整流MOS・FET、Q103を駆
動することができず、スイッチング電源の効率が低下す
るという問題である。（これは同期整流MOS・FETを使っ（６）た時の特有の問題であり、高効率電源を作る時の最も重
要な問題である。）図１１の回路において、スイッチ素子Q101のオン期間に
は、同期整流MOS・FET、Q103はオフしてQ102がオンし、
チョークコイルL10の電流はこのQ102を流れる。一方、
スイッチ素子Q101のオフ期間には、同期整流MOS・FET、
Q102はオフして、Q103がオンし、チョークコイルL10の
電流は、このQ103を流れる。ここで、同期整流MOS・FE
T、Q102とQ103のゲート端子は、それぞれトランスT101
の二次巻線N12の電圧によって駆動される。すなわち、
それぞれの同期整流MOS・FETは、一方がオンする時、そ
のためのゲート駆動電圧は、オフしている他方の同期整
流MOS・FETのドレイン・ソース間電圧を用いている。

【０００９】そこで、スイッチ素子Q101のオフの期間は
Toff１とToff２とで構成されているが、図１２のVds（Q
102）の波形からわかるように、Toff１の期間には、Vds
(Q102）の電圧がある値を持っているために、同期整流M
OS・FET、Q103を駆動することが可能であるが、Toff２
の期間には、 Vds(Q102）の電圧が零ボルトであるため
に、Q103を駆動することができない。そこでこのToff２
の期間にはQ103はオフしており、この間、チョークコイ
ルL10の電流は、Q103のボディダイオード（MOSFETの素
子構造のため、ソース端子からドレイン端子に向かって
寄生的に入っているダイオードである）を流れる。この
時このボディダイオードでの電圧ドロップは同期整流MO
S・FET、Q103がオンしている時の電圧ドロップに比べて
格段に大きため、このToff２の期間の電力損失が増大し
てスイッチング電源の効率を低下させてしまう。

【００１０】第三に問題となるのは、出力リプル電圧が
大きいために出力フィルタのチョークコイルが大きくな
ってしまい、これは言い替えると、一定の大きさのチョ
ークコイルで出力リプル電圧を規定の値に抑えようとす
ると、そのチョークコイルの鉄損や銅損が増加して、間
接的にスイッチング電源装置の効率を低下させてしまう
という問題である。（７）図１２において、Vds(Q103）は図１１の同期整流MOS・F
ET、Q103のドレイン・ソース間の電圧を示しており、こ
れは図１１のP点の電圧V(P)でもあり、この電圧を出力
フィルタ（L10,C10）で平均化し、交流成分を除いた電
圧が出力電圧となる。Vds(Q103)のなかでVoutで示した
のが出力電圧である。すなわち、このVds(Q103)の電圧
と出力電圧（コンデンサC10の端子間電圧）が、それぞ
れ出力フィルタのチョークコイルL10の端子間に印加さ
れ、この差電圧によって、I（L10)で示すような、チョ
ークコイルL10を流れる電流のリプル電流成分が決定さ
れ、このリプル電流と、出力フィルタのコンデンサC10
の等価直列抵抗との積で出力リプル電圧のおおよその値
が決定される。

【００１１】図１３は図１１の回路のデューティサイク
ルに対する出力電圧の特性図であるが、この特性図から
わかるように、出力電圧がテューティサイクルに比例す
るので、一般的に入出力条件が定格の所で、デューテイ
サイクルを0.5に近く設定する。図12のVds(Q103)の波形
において、零ボルトの期間（すなわちToff１の期間とTo
ff２の期間の和）が全体の周期（すなわちT１の期間）
と比べて約50％程度あるため、出力リプル電圧が大きく
なり、これは言い替えると、一定の大きさのチョークコ
イルで出力リプル電圧を規定の値に抑えようとすると、
そのチョークコイルの鉄損や銅損が増加して、間接的に
スイッチング電源装置の効率を低下させてしまうという
問題になる。

【００１２】

【発明が解決しようとする課題】高効率なスイッチング
電源を構成しようとした場合、前記の従来の技術の項で
説明した様に、トランスの二次側の整流回路を構成して
いる整流素子での電力損失が特に多く、この電力損失を
いかに減らすかということが、大きな課題である。特に
最近では、この整流素子として、同期整流MOS・FETを用
いてその導通損失を減らす手法が多く用いられるが、こ
の場合にも、この同期整流MOS・FETをいかに効果的に駆
動させるかということが重要な問題である。（８）そこで本発明回路の目的は、この電力損失の少ない低耐
圧の整流素子を用いることを可能にし、とくに整流素子
として同期整流MOS・FETを用いた場合、これを全期間に
渡って駆動し、高効率なスイッチング電源装置を実現さ
せる回路を提供することである。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めの本発明のスイッチング電源装置は直流電圧を受ける
入力端子と、少なくとも一次巻線および二次巻線を有す
るトランスと、前記入力端子間に接続される第一のチョ
ークコイルと第一のスイッチ素子との第一の直列回路
と、前記第一のスイッチ素子の端子間に接続される前記
トランスの一次巻線と第一のコンデンサとの第二の直列
回路と、前記第一のスイッチ素子がオフの期間に、前記
第一のチョークコイルの電流の一部を流す経路を構成す
るための第二のスイッチ素子と第二のコンデンサとの第
三の直列回路と、前記トランスの二次巻線に接続される
整流回路と、前記整流回路に接続されるフィルタ回路
と、前記フィルタ回路に接続され負荷に直流電圧を出力
する出力端子と、前記出力端子の出力電圧を検出して、
前記第一と第二のスイッチ素子を、一方がオンの時に他
方がオフであるように交互にオンさせて、第一のスイッ
チ素子のオンとオフの期間の比率を変化させることによ
って、前記出力端子の出力電圧を一定にするように制御
する制御回路を有することを特徴とする。

【００１４】本発明の第二の特徴は図１に示すようにト
ランスの一次側スイッチ素子としてMOS・FETを使用し、
又二次側整流回路を同期整流回路としたことである。

【００１５】第三の特徴は第二のスイッチ素子と第二の
コンデンサとの第三の直列回路をトランスの一次巻線間
に接続した点にある。

【００１６】本発明の第四の特徴は図６に示すように、
第三の直列回路を第一のスイッチ素子（９）の端子間に接続したことである。

【００１７】本発明の第五の特徴は図８に示すように、
第三の直列回路をトランスの二次巻線の端子間に接続し
たことである。

【００１８】本発明の第６の特徴は図９に示すようにト
ランスに三次巻線を設け、第三の直列回路をこの三次巻
線間に接続した点にある。

【００１９】

【発明の実施の形態】以下図面を用いて本発明の実施の
形態について説明する。図１は本発明回路の第一の実施
例である。図２は図１の回路の各部の電圧と電流の波形
であり、図３は図１の回路のデューティサイクル（スイ
ッチ素子Q1の動作周期に対するオン期間の比率）に対す
る出力電圧の特性図であり、図4は、その動作説明のた
めの図である。

【００２０】図１において、Vinは、入力電源であり、2
a、2bは入力端子であり、L１は第一のチョークコイルで
あり、Q１とQ２は、それぞれ第一と第二のスイッチ素子
であり、C１とC２は、それぞれ第一と第二のコンデンサ
であり、TとN１とNa とNbは、それぞれトランスと、そ
の一次巻線、第一の二次巻線部分、第二の二次巻線部分
であり、Q３とQ４は、それぞれ第一の同期整流MOS・FE
T、第二の同期整流MOS・FETであり,L2とCoutは、それぞ
れ出力フィルタを構成している第二のチョークコイルと
第三のコンデンサであり、16a、16bは出力端子であり、
17は負荷であり、18は制御回路である。

【００２１】次に、図１の回路動作を、その各部の電圧
と電流の波形である図２を用いて説明する。図２におい
て、T31はスイッチ素子の動作周期、Ton31は第一のスイ
ッチ素子Q１がオンの期間、 Ton32は第二のスイッチ素
子Q2がオンの期間、Toff31とTof （１０） f32は第一と第二のスイッチ素子の両方がオフの期間で
あるが、このToff31とToff32は、スイッチ素子Q1とQ2と
が同時にオンして第一と第二のコンデンサC1とC2の直列
回路が短絡するのを防ぐための期間であり、スイッチ素
子Q1とQ2のスイッチング時の遅れ時間などを考慮して、
必要最小限の値で良い。また、Vgs(Q1)とVgs(Q2)は、そ
れぞれスイッチ素子Q１とQ２のゲート駆動電圧波形であ
る。これらの波形からわかるように、第一のスイッチ素
子Q１と第二のスイッチ素子Q２は、Toff31とToff32の短
い期間を除いて、一方がオンの期間に他方はオフし、他
方がオンの期間に一方はオフするように制御し、動作周
期T31に対する一方のスイッチ素子のオン期間の比率
（デューティサイクル）を変化させることによって、出
力電圧Voutの定電圧制御を行なう。

【００２２】次に図２において、I(L1)は第一のチョー
クコイルL1を流れる電流であり、I(N1)とV(N1)は、それ
ぞれトランスTの一次巻線N1を流れる電流と、その端子
間電圧であり、I(Q1)とI(Q2)は、それぞれ第一と第二の
スイッチ素子Q1とQ2を流れる電流であり、Vds(Q3)とVds
(Q4)は、それぞれ第一と第二の同期整流MOS・FET、Q3と
Q4のドレイン・ソース間電圧であり、V(R)はR点の電圧
であり、I(L2)は出力フィルタの第二のチョークコイルL
２を流れる電流である。

【００２３】次に図２の各部の電圧電流波形について説
明する前に、その理解を助けるために、図４(a)(b)(c)
を用いて図１の回路の概要を説明する。すなわち図１の
回路は、図４の(a)と(b)に示す回路の両方の動作を兼ね
ていると考えることができる。ここで、図１の回路にお
いて、第二のスイッチ素子Q２は、第一のスイッチ素子Q
１がオンの期間にオフし、第一のスイッチ素子Q1がオフ
の期間にオンするので、この第二のスイッチ素子Q２の
動作は、図４(c)に示す昇圧チョッパ回路の転流ダイオ
ードD21の動作と同じである。そこで、図４(a)の回路
は、図４(c)の回路に置き換えて考えることができる。
すなわち、図４(a)の回路は、昇圧チョッパ回路の構成
といえる。一方図４(b)の回路における第一と第二のコ
ンデンサC１とC２との直列回路は、C1とC2の値を十分に
大きくすると、常に、ある直流電圧を持（１１）つので、その端子間を入力電源とするハーフブリッジ回
路と考えることができる。

【００２４】図１の回路の動作は、図４(a)で示す昇圧
チョッパ回路の動作で、入力電源Vinから、第一と第二
のコンデンサC１とC２との直列回路に電力を送り、それ
と同時に、図(b)で示すハーフブリッジ回路の動作で、
この第一と第二のコンデンサC１とC２との直列回路か
ら、負荷（17）に電力を供給していると考えられる。
（定量的な解析は後述する。）ここで、前述したように
第一と第二のコンデンサC１とC２は、図４(a)の回路で
示すような昇圧チョッパ動作によって、常に、ある直流
電圧を持って動いている。また、図(b)で示したハーフ
ブリッジ回路は、動作周期T31に対する第一のスイッチ
素子Q１のオン期間の比率を変えて制御している。

【００２５】次に、図２の各部の電圧電流波形について
説明をする。まず、第一のスイッチ素子Q１がオンの期
間(Ton31)には、第一のチョークコイルL１には、I(L1)
で示すような電流が入力電源Vinから第一のスイッチ素
子Q１に向かって流れている。この電流の傾きは、入力
電源Vinの電圧をVa、第一のチョークコイルL１のインダ
クタンスをLaとすると、Va／Laの値を持つ。一方トラン
スTの一次巻線N1には、I(N1)で示すような電流が、第一
のコンデンサC1から、第一のスイッチ素子Q１に向かっ
て流れている。（この期間に流れる電流の向きをプラス
とする。）このトランスTの一次巻線N1を流れる電流の
値は、出力フィルタの第二のチョークコイルL2を流れる
電流を、トランスTの巻数比でトランスの一次側に換算
した値の電流に、トランスTの励磁電流を加えたもので
ある。そこで第一のスイッチ素子Q１には、前記の第一
のチョークコイルL１を流れる電流と、トランスTの一次
巻線N1を流れる電流の和の電流が流れる。これは、図２
のI(Q1)に示すような電流波形となる。

【００２６】次に、第二のスイッチ素子Q2がオンの期間
(Ton32)には、第一のチョークコイルL （１２）１に、I(L1)で示すような電流が入力電源Vinから第二の
スイッチ素子Q2に向かって流れている。（これは、図４
(c)の昇圧チョッパ回路で、第一のスイッチ素子Q１がオ
フして、第一のチョークコイルL１を流れる電流が、ダ
イオードD21を流れることに相当する。）この電流の傾
きは、入力電源Vinの電圧をVa、第一のチョークコイルL
１のインダクタンスをLa、第一と第二のコンデンサC１
とC２との直列回路の持つ電圧をVbとすると、(Va−Vb)
／Laの値を持つ。また、この時に、第一のチョークコイ
ルL１を流れる電流は、第二のスイッチ素子Q2を通り、
第二のコンデンサC２、第一のコンデンサC１、入力電源
Vinを通って、第一のチョークコイルL１に戻る経路で流
れる。

【００２７】一方、この第二のスイッチ素子Q2がオンの
期間(Ton32)には、トランスTの一次巻線N1に、I(N1)で
示すような電流が流れている。これは、第二のコンデン
サC2から、第二のスイッチ素子Q2を通り、トランスTの
一次巻線N1を通って、第二のコンデンサC2に戻る経路で
流れている。このトランスTの一次巻線N1を流れる電流
の値は、第一のスイッチ素子Q１がオンの期間(Ton31)と
同じように、出力フィルタのチョークコイルL2を流れる
電流を、トランスTの巻数比でトランスの一次側に換算
した電流に、トランスTの励磁電流を加えたものであ
る。そこで、第二のスイッチ素子Q2がオンの期間には、
第一のチョークコイルL１を流れる電流I(L1)は、第二の
スイッチ素子Q2のソース端子からドレイン端子に向かっ
て流れ、トランスTの一次巻線N1を流れる電流I(N1)は、
前記のI(L1)と逆向きに、第二のスイッチ素子Q2のドレ
イン端子からソース端子に向かって流れるので、第二の
スイッチ素子Q2には、前記の第一のチョークコイルL１
を流れる電流I(L1)と、トランスTの一次巻線N1を流れる
電流I(N1)の差の電流が流れる。これは、図2のI(Q2)に
示すような電流波形となる。

【００２８】次に、図２のV(N1)はトランスTの一次巻線
N1の端子間電圧を示しているが、この波形の、Ton31の
期間の電圧は、第一のスイッチ素子Q1がオンしているの
で第一（１３）のコンデンサC1の端子間電圧に相当し、 Ton32 の期間
の電圧は第二のスイッチ素子Q2がオンしているので第二
のコンデンサC2の端子間電圧に相当する。Vds(Q3)とVde
(Q4)は、それぞれ図1の同期整流MOS・FET、Q3とQ4のド
レイン・ソース間電圧であり、これらの電圧は、それぞ
れ他方の同期整流MOS・FETのゲート駆動電圧となってい
る。また、V（R）はR点の電圧波形であり、I(L2)は出力
フィルタの第二のチョークコイルL2を流れる電流波形で
ある。また、これらのVds(Q3)とVde(Q4)の波形は、それ
ぞれTon31の期間とTon32 の期間のトランスTの一次巻線
N1の端子間電圧V(N1)を、トランスTの一次巻線N1と第一
の二次巻線部分Na（または第二の二次巻線部分Nb）の巻
数比で変換した電圧であり、R点の電圧V(R)は、前記 Vd
s(Q3)とVde(Q4)の電圧波形を加えた波形である。

【００２９】V(R)の波形の中で、Voutは出力端子(16a、
16b)での出力電圧を示しており、このR点の電圧V(R)と
出力電圧Voutが、出力フィルタの第二のチョークコイル
L2の端子間に印加されて、I(L2)に示すようなリプル電
流が流れ、そのリプル電流値と、出力フィルタの第三の
コンデンサCoutの等価直列抵抗との積で、およそ決定さ
れる値のリプル電圧が、出力電圧に発生する。

【００３０】以上の説明から明らかなように、図１の第
一の実施例は、図２のVds(Q3)とVde(Q4)で示すところ
の、同期整流MOS・FET、Q3とQ4のドレイン・ソース間電
圧が、Toff31とToff32の短い期間を除いて、常にどちら
か一方に発生しているので、同期整流MOS・FETを駆動で
きない期間が長くなってしまうという問題が無い。ま
た、Vds(Q3)とVde(Q4)の波形からもわかるように、同期
整流MOS・FET、Q3とQ4に印加される電圧波形は矩形であ
るために、その電圧は異常に上昇することが無く（従来
の回路例では、共振波形であるために問題になった）、
低耐圧でオン抵抗の小さい同期整流MOS・FETを使うこと
ができる。

【００３１】次に、図３に示すところの、図１のデュー
ティサイクル（主スイッチ素子Q1の動（１４）作周期に対するオン期間の比率）に対する出力電圧の特
性について説明する。図１において、入力電源Vinの電
圧をVa、第一と第二のスイッチ素子、Q1とQ2のデューテ
ィサイクル（スイッチ素子の動作周期に対するオン期間
の比率）をそれぞれD、１−Dとし、第一と第二のコンデ
ンサC１とC２の端子間電圧をそれぞれV(C1)、V(C2)と
し、トランスTの一次巻線N1と第一の二次巻線部分Na
(または第二の二次巻線部分Nb )との巻数比をn：1と
し、第一と第二の同期整流MOS・FET、Q３とQ４のそれぞ
れのドレイン・ソース間電圧を、Vds(Q3)、Vds(Q4)と
し、出力端子(16a、16b)での出力電圧をVoutとすると、
図４(a)で示す昇圧チョッパの回路構成から、次式が成
り立つ。（ただし、これ以降の数値解析において、第一
と第二のスイッチ素子Q1,Q2および、第一と第二の同期
整流MOS・FET、Q３とQ４での導通時の電圧降下と、第一
と第二のスイッチ素子Q1,Q2がともにオフしているToff3
1とToff32の期間は、非常に小さいものとして無視す
る。）

【００３２】

【数１】

【００３３】また、トランスTのコア（磁性体）の動作
に関して、第一のスイッチ素子Q１がオンの期間に励磁
される量は、第二のスイッチ素子Q２がオンの期間にリ
セットされる量と等しいので、次式が成り立つ。

【００３４】

【数２】

【００３５】数１と数２から次式が導かれる。

【００３６】

【数３】

【００３７】

【数４】（１５）

【００３８】また、第一と第二の同期整流MOS・FET、Q
３とQ４の、オフしている時のドレイン・ソース間電圧
は、それぞれ第一と第二のコンデンサC１とC２の端子間
電圧を、トランスTの巻数比で変換した電圧であるので
次式が成り立つ。

【００３９】

【数５】

【００４０】

【数６】

【００４１】また、出力端子(16a、16b)での出力電圧
は、R点の電圧を出力フィルタで平均化した値であり、
このR点の電圧は、前記の第一と第二の同期整流MOS・FE
T、Q３とQ４のドレイン・ソース端子間電圧であるVds(Q
3)とVds(Q4)とを加えた電圧であるので、スイッチング
周期をToとすると次式が成り立つ。

【００４２】

【数７】

【００４３】数７より、図１の回路においては、出力電
圧Voutは、デューティサイクルD （スイッチ素子Q1の動
作周期に対するオン期間の比率）に比例することがわか
り、これを図示すると図３のようになる。

【００４４】ここで、図３の出力特性は、比例特性とな
っているので、入出力が定格の条件でデューティサイク
ルを0.5に設定することが可能であり、この時、第一と
第二の同期整流MOS・FET、Q３とQ４のドレイン・ソース
間電圧であるVds(Q3)とVds(Q4)は、数５と数６からとも
に Va ／ n になることがわかる。そこで、入出力
条件の変化に対しても、矩形波のままで、この値を中心
として変化するので、従来回路例のように、同期整流MO
S・FETとして特に耐圧が大きくオン抵抗の大きいものを
使う必要が無い。（１６）さらに、 Vds(Q3)とVds(Q4)の電圧が同じであるという
ことは（実際にはトランスTの巻数が整数であるので若
干ずれる）、R点での電圧V(R)の変化が非常に小さいと
いうことであり、Ton31の期間の電圧と、Ton32の期間の
電圧が、同じか、または異なっていても、その差が非常
に小さいために、その結果として、出力フィルタの第二
のチョークコイルL2が小さくなり、そのチョークコイル
L2での電力損失が少なくなって、スイッチング電源の効
率を高くすることができる。（実際には入出力条件の変
動も見込んで出力フィルタを設計するが、それでもかな
り小さくすることができる。）以上の解析結果は、実験
によっても、その妥当性が確認されている。

【００４５】又、図２のI(N1) は、トランスTの一次巻
線N1を流れる電流を示しいるが、一般的にトランスTは
漏れインダクタンスを持っているため、両方のスイッチ
素子がオフしている期間であるToff31とToff32とを適当
に調整することによって、この漏れインダクタンスを流
れていた電流が、一方のスイッチ素子がオフしたあと
で、他方のスイッチ素子がオンする前に、この他方のス
イッチ素子のドレイン・ソース間の寄生容量を放電さ
せ、いわゆるZVSの動作をさせることができる。その結
果、スイッチ素子のドレイン・ソース間の寄生容量に蓄
えられたエネルギーを回収することができて、スイッチ
ング電源の効率を上げることができる。

【００４６】以上の説明から明らかなように、図１の回
路においては、同期整流MOS・FET、Q3とQ4を、 Toff31
とToff32の短い期間を除いて、常にどちらか一方を駆動
しており（出力フィルタの第二のチョークコイルL2を流
れる電流が流れる側の同期整流MOS・FETを駆動してい
る）、それらのドレイン・ソース間電圧が低いので、耐
圧が小さくオン抵抗が小さいものを使用でき、出力フィ
ルタは小さくできるので、そこでの電力損失も少ない。
その結果として高効率のスイッチング電源装置を作るこ
とができる。

【００４７】（１７）又、図１の回路において、第一と第二のスイッチ素子Q
１とQ２は、NチャネルMOS・FETを用いているが、これら
はどちらか一方、又は両方ともPチャネルMOS・FETを用
いた場合にも、回路動作はまったく同じである。

【００４８】又、前記の第一と第二のスイッチ素子Q１
とQ２は、MOS・FETに限定することなく、たとえばIGBT
を用いても、回路動作はまったく同じである。

【００４９】又、図１の回路において、第一と第二のス
イッチ素子Q１とQ２は対称な位置関係）にあるので、入
力電源Vinと第一のチョークコイルL1の直列回路を、第
一のスイッチ素子Q１のドレイン・ソース端子間ではな
く、第二のスイッチ素子Q２のドレイン・ソース端子間
に接続しても、Q１とQ２の役割は入れ替わるが、その他
の回路動作は同じである。

【００５０】又、図１の回路において、トランスTの二
次巻線Na又はNbに接続される整流回路は整流素子２個に
よる全波整流回路になっているが、これはこの構成に限
定されるものではなく、２個の整流素子のうちの１個を
フリーホイル用として用いた半波整流回路でも同様の効
果が得られるし、又、整流素子４個でブリッジ型に構成
した全波整流回路でも同様の効果が得られる。

【００５１】次に、図１の回路において、第一と第二の
同期整流MOS・FET、Q3とQ4のドライブ方法について述べ
る。図１の回路における第一と第二の同期整流MOS・FE
T、Q3とQ4は、それぞれ他方の同期整流MOS・FETのドレ
イン・ソース間電圧によってゲート端子を駆動している
が、このゲート端子の駆動方法は、図１に示した方法に
限らず、トランスTの巻線から得られる電圧であれば、
同様な効果が得られる。同期整流MOS・FETの他の駆動方
法の一例を図５に示す。ここで、同期整流MOS・FETの駆
動方法に関して、図５の回路動作は、図１の回路動作
と、まったく等価である。（１８）

【００５２】次に、第二のスイッチ素子Q2と第二のコン
デンサC2との第三の直列回路の接続場所について述べ
る。図１の回路の第一の実施例では、トランスTの一次
巻線N1の端子間に接続されているが、図６の本発明回路
の第二の実施例では、第一のスイッチ素子Q1の端子間に
接続されている。この違いを図７の説明図によって説明
する。図７において、(イ)と(ロ)は、どちらもハーフブ
リッジ回路で、それぞれ本発明回路の第一の実施例と第
二の実施例に対応するが、ここで、第二のスイッチ素子
と第二のコンデンサの直列回路は、それぞれ、Q2とC2、
およびQ52とC52であり、ここで、(ロ)に示すC100を想定
すると、(ロ)のC52を(イ)のC1とC2との直列回路と等価
な容量値を持つコンデンサとすれば、(ロ)のコンデンサ
C52はC2と同じ容量値のコンデンサC100と置き換が可能
である。すなわち、第二の実施例である図６は、図１の
第一の実施例と同じ効果が得られると言える。

【００５３】次に、図８と図９は、それぞれ前記の第二
のスイッチ素子Q62と第二のコンデンサC62との直列回路
を、トランスの二次巻線の端子間に接続した場合の第三
の実施例と、トランスTの三次巻線N3の端子間に接続し
た場合の第四の実施例であるが、これらはどちらもトラ
ンスの巻数比で、トランスの一次側に変換することが可
能であり、等価回路では、図1の本発明の第一の実施例
と同じになる。すなわち、図８と図９に示す第三と第四
の実施例は、図１の第一の実施例と同じ効果が得られる
と言える。

【００５４】

【発明の効果】以上の説明から明らかなように、本発明
回路においては、同期整流MOS・FET、Q3とQ4を、Toff31
とToff32の短い期間を除いて、常に駆動することが可能
であり、同期整流MOS・FET、Q3とQ4としては耐圧が小さ
くオン抵抗が小さいものを使用でき、出力フィルタも小
さくすることができる。その結果として高効率のスイッ
チング電源装置を作ることができる。これは、通信等で
出力電圧が低く（たとえば（１９）５Vとか3.3V出力）出力電流の大きい高効率なスイッチ
ング電源を作る時に特に効果が大きい。

【図面の簡単な説明】

【図１】本発明の第一の実施例である。

【図２】図１の回路の各部の電圧と電流の波形である。

【図３】図１の回路のデューテイサイクル（スイッチ素
子Q1の動作周期に対するオン期間の比率）に対する出力
電圧の特性図である。

【図４】図１の回路の動作説明図である。

【図５】本発明の同期整流MOF・FETの他の駆動方法の説
明図である。

【図６】本発明の第二の実施例である。

【図７】図６の回路の説明図である。

【図８】本発明の第三の実施例である。

【図９】本発明の第四の実施例である。

【図１０】第一の従来回路例である。

【図１１】第二の従来回路例である。（２０）

【図１２】図１１の回路の各部の電圧と電流の波形であ
る。

【図１３】図１１の回路のデューテイサイクル（スイッ
チ素子Q101の動作周期に対するオン期間の比率）に対す
る出力電圧の特性図である。

【符号の説明】

2a、2b … 入力端子 16a、16b … 出力端子 17 … 負荷 18 … 制御回路 C1 … 第一のコンデンサ C2 … 第二のコンデンサ C10、C22、 C62、C52、C100 … コンデンサ Cout … 出力フィルタの第三のコンデンサ D21 … ダイオード D101、D102 … 整流ダイオード L1 … 第一のチョークコイル L2 … 出力フィルタの第二のチョークコイル L10 … チョークコイル Q1 … 第一のスイッチ素子 Q2 … 第二のスイッチ素子 Q52、Q62、 Q101 … スイッチ素子 Q3、Q4、Q102、Q103 … 同期整流MOS・FET T、T101 … トランス N1 … トランスTの一次巻線 Na … トランスTの第一の二次巻線部分 Nb … トランスTの第二の二次巻線部分（２１） N11 … トランスT101の一次巻線 N12 … トランスT101の二次巻線 Vin … 入力電源 V(R) … R点の電圧 V(P) … P点の電圧

Claims

【特許請求の範囲】

【請求項１】直流電圧を受ける入力端子と、少なくとも
一次巻線および二次巻線を有するトランスと、前記入力
端子間に接続される第一のチョークコイルと第一のスイ
ッチ素子との第一の直列回路と、前記第一のスイッチ素
子の端子間に接続される前記トランスの一次巻線と第一
のコンデンサとの第二の直列回路と、前記第一のスイッ
チ素子がオフの期間に、前記第一のチョークコイルの電
流の一部を流す経路を構成するための第二のスイッチ素
子と第二のコンデンサとの第三の直列回路と、前記トラ
ンスの二次巻線に接続される整流回路と、前記整流回路
に接続されるフィルタ回路と、前記フィルタ回路に接続
され負荷に直流電圧を出力する出力端子と、前記出力端
子の出力電圧を検出して、前記第一と第二のスイッチ素
子を、一方がオンの時に他方がオフであるように交互に
オンさせて、第一のスイッチ素子のオンとオフの期間の
比率を変化させることによって、前記出力端子の出力電
圧を一定にするように制御する制御回路を有することを
特徴とするスイッチング電源装置。
【請求項２】制御回路の動作周波数を一定にしたことを
特徴とする請求項１のスイッチング電源装置。
【請求項３】第一のスイッチ素子及び第二のスイッチ素
子としてMOS・FETを用いたことを特徴とする請求項１又
は請求項２のスイッチング電源装置。
【請求項４】トランスの二次巻線が第一の二次巻線部分
と第二の二次巻線部分から成ることを特徴とする請求項
１、請求項２又は請求項３のスイッチング電源装置。
【請求項５】（２）トランスに三次巻線を設けたことを特徴とする請求項
１、請求項２、請求項３又は請求項４のスイッチング電
源装置。
【請求項６】整流回路をトランスの第一の二次巻線部分
と第二の二次巻線部分に夫々接続された同期整流用MOS
・FETで構成し、且つ前記MOS・FETはトランスの二次巻
線の誘起電圧によってそれに対応して交互にオンし、前
記トランスの二次巻線の出力を全波整流するように接続
されていることを特徴とする請求項４又は請求項５のス
イッチング電源装置。
【請求項７】整流回路をトランスの第一の二次巻線部分
と第二の二次巻線部分に夫々接続された整流用ダイオー
ドで構成し、且つ第一と第二のスイッチ素子が交互にオ
ンする時に、それに対応して交互にオンし、前記トラン
スの二次巻線の出力を全波整流するように接続されてい
ることを特徴とする請求項４又は請求項５のスイッチン
グ電源装置。
【請求項８】第三の直列回路をトランスの一次巻線間に
接続したことを特徴とする請求項６又は請求項７のスイ
ッチング電源装置。
【請求項９】第三の直列回路を第一のスイッチ素子の端
子間に接続したことを特徴とする請求項６又は請求項７
のスイッチング電源装置。
【請求項１０】第三の直列回路をトランスの二次巻線間
に接続したことを特徴とする請求項６又は請求項７のス
イッチング電源装置。
【請求項１１】第三の直列回路をトランスの三次巻線間
に接続したことを特徴とする請求項６又は請求項７のス
イッチング電源装置。