JP2005020948A

JP2005020948A - Ｄｃ−ｄｃコンバータ

Info

Publication number: JP2005020948A
Application number: JP2003184973A
Authority: JP
Inventors: Fujio Nomura; 富二夫野村; Yugo Arima; 雄吾有馬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-06-27
Filing date: 2003-06-27
Publication date: 2005-01-20

Abstract

【課題】本発明の課題は、スイッチング素子を減少して小型化を可能にし、またスイッチング損失を低減でき、さらに出力および入力のノイズを低減できるＤＣ−ＤＣコンバータを提供することにある。
【解決手段】本発明は、直流電圧源に接続され交流に変換する２対のＦＥＴ１２，１３と１５，１６を１８０°ずつ位相をずらしてオン・オフし、各々１対のＦＥＴ１２と１３、１５と１６を互いに逆相でオン・オフし、トランス１４，１７で昇圧した後、整流・平滑するものである。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばレーダ装置や、コンピュータのＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等の低電圧、大電流機器用として使用されるＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
従来の技術では２０Ａを超えるような大電流のＤＣ−ＤＣコンバータは出力を平滑するために、大型のチョークコイル、大型のコンデンサを必要とした。これにより、ＤＣ−ＤＣコンバータ自体が大型化し、質量が増大していた。これを解決するために、スイッチング周波数を上げた場合、チョークコイルおよび、コンデンサは小型化されるが、スイッチング損失が増加し、それを放熱するための放熱器が大きくなり、ＤＣ−ＤＣコンバータ自体の小型化、軽量化は難しくなる。また、共振のために外部にコンデンサやインダクタンスを追加して、ゼロ電圧スイッチング回路を構成し、スイッチング損失を低減する方法もあるが、回路が複雑になり、共振用素子に過大なストレスがかかるためにそれを実現することが困難であった。
【０００３】
なお、ゼロ電圧スイッチング回路を用いた共振型ＤＣ−ＤＣコンバータにつき述べた文献として、下記の非特許文献１がある。この文献には、パルス幅変調（ＰＷＭ：ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）技術を用いた出力固定型のＤＣ−ＤＣコンバータが記載されている。この文献に記載のＤＣ−ＤＣコンバータは１２個のスイッチング素子を備え、各スイッチング素子をオン／オフする矩形波状の駆動信号のデューティーは固定値である。また、ＬとＣの共振によりゼロ電圧スイッチを構成するものとなっている。
【０００４】
【非特許文献１】
Ｗ．Ａ．Ｒｅａｓｓｅｔ．ａｌ「ＯＰＥＲＡＴＩＯＮＡＬＲＥＳＵＬＴＳＯＦＴＨＥＳＰＡＬＬＡＴＩＯＮＮＥＵＴＯＲＮＳＯＵＲＣＥ（ＳＮＳ）ＰＯＬＹＰＨＡＳＥＣＯＮＶＥＲＴＥＲ−ＭＯＤＵＬＡＴＯＲＦＯＲＴＨＥ１４０ＫＶＫＬＹＳＴＲＯＮＲＦＳＹＳＴＥＭ」Ｐｒｏｃｅｅｄｉｎｇｏｆｔｈｅ２００１ＰａｒｔｉｃｌｅＡｃｃｅｌｅｒａｔｏｒＣｏｎｆｅｒｅｎｃｅ，ＣｈｉｃａｇｏＰ．１０２９−１０３１
【０００５】
【発明が解決しようとする課題】
本発明は上記の事情に鑑みてなされたもので、スイッチング素子を減少して小型化を可能にし、またスイッチング損失を低減でき、さらに出力および入力のノイズを低減できるＤＣ−ＤＣコンバータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明は、直流電圧源の供給電圧を電圧変換するＤＣ−ＤＣコンバータであって、直流電圧源の正極と負極間に直列に接続された第１のハイサイドスイッチおよび第１のローサイドスイッチと、前記直流電圧源の正極と負極間に直列に接続された第２のハイサイドスイッチおよび第２のローサイドスイッチと、前記第１のハイサイドスイッチと前記第１のローサイドスイッチの接続点に１次巻線の一方端が接続された第１のトランスと、前記第２のハイサイドスイッチと前記第２のローサイドスイッチの接続点に１次巻線の一方端が接続され、１次巻線の他方端が前記第１のトランスの１次巻線の他方端に接続された第２のトランスと、前記第１のトランスの２次巻線に接続される第１の整流器と、前記第２のトランスの２次巻線に接続される第２の整流器と、前記第１の整流器および前記第２の整流器の出力端に接続される平滑回路と、前記第１のハイサイドスイッチと前記第２のハイサイドスイッチを所定のスイッチング周波数のもとで互いに位相を１８０°ずらして順次オン／オフし、且つ前記前記第１のハイサイドスイッチと前記第１のローサイドスイッチを互いに逆相でオン／オフすると共に前記第２のハイサイドスイッチと前記第２のローサイドスイッチを互いに逆相でオン／オフするスイッチング制御手段とを具備することを特徴とするものである。
【０００７】
また本発明は、前記ＤＣ−ＤＣコンバータにおいて、入力電圧をＶｉｎ、第１のトランスもしくは第２のトランスの励磁電流をＩｍ、第１のハイサイドスイッチと第１のローサイドスイッチの寄生容量もしくは第２のハイサイドスイッチと第２のローサイドスイッチの寄生容量をＣｓ、第１のトランスもしくは第２のトランスの１次側の漏れインダクタンスと配線のインダクタンスの合計をＬｓとし、Ｃｓ・Ｖｉｎ^２＜Ｌｓ・Ｉｍ^２であるとき、スイッチング制御手段として、第１のハイサイドスイッチもしくは第２のハイサイドスイッチがそれぞれオンする直前に、それぞれ直列に接続された第１のローサイドスイッチもしくは第２のローサイドスイッチをオフするスイッチング制御手段を用いることを特徴とするものである。
【０００８】
また本発明は、前記ＤＣ−ＤＣコンバータにおいて、スイッチング制御手段として、出力電圧を可変するようにハイサイドスイッチおよびローサイドスイッチの時比率を変えるスイッチング制御手段を用いることを特徴とするものである。
【０００９】
また本発明は、前記ＤＣ−ＤＣコンバータにおいて、スイッチング制御手段として、出力電圧をスイッチング制御手段に帰還して出力電圧を安定化させるスイッチング制御手段を用いることを特徴とするものである。
【００１０】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態例を詳細に説明する。
【００１１】
図１は本発明の実施形態例に係るＤＣ−ＤＣコンバータを示す回路図である。すなわち、直流電圧源１１の正極には第１のハイサイドスイッチ例えばＦＥＴ１２のドレインが接続され、ＦＥＴ１２のソースは第１のローサイドスイッチ例えばＦＥＴ１３のドレインに接続されると共に第１のトランス１４の１次巻線の一方端に接続される。前記直流電圧源１１の正極には第２のハイサイドスイッチ例えばＦＥＴ１５のドレインが接続され、ＦＥＴ１５のソースは第２のローサイドスイッチ例えばＦＥＴ１６のドレインに接続されると共に第２のトランス１７の１次巻線の一方端に接続される。前記ＦＥＴ１３のソースおよび前記ＦＥＴ１６のソースは共通にして直流電圧源１１の負極に接続され、前記第１のトランス１４の１次巻線の他方端は前記第２のトランス１７の１次巻線の他方端に接続される。前記第１のトランス１４の２次巻線の一方端は第１の整流器例えばダイオード１８のアノードに接続され、ダイオード１８のカソードは平滑回路例えばコンデンサ１９の一端に接続されると共に一方の出力端子２０に接続される。前記第２のトランス１７の２次巻線の一方端は第２の整流器例えばダイオード２１のアノードに接続され、ダイオード２１のカソードは平滑回路例えばコンデンサ１９の一端に接続されると共に一方の出力端子２０に接続される。前記トランス１４の２次巻線の他方端および前記トランス１７の２次巻線の他方端は共通にしてコンデンサ１９の他端に接続されると共に他方の出力端子２２に接続される。
【００１２】
前記ＦＥＴ１２のゲートには駆動信号ＤＲＶＡが供給され、前記ＦＥＴ１３のゲートには駆動信号ＤＲＶＢが供給され、前記ＦＥＴ１５のゲートには駆動信号ＤＲＶＣが供給され、前記ＦＥＴ１６のゲートには駆動信号ＤＲＶＤが供給される。前記駆動信号ＤＲＶＡ〜Ｄは図示しないスイッチング制御手段より供給され、ＦＥＴ１２とＦＥＴ１５を所定のスイッチング周波数のもとで互いに位相を１８０°ずらして順次オン／オフし、且つＦＥＴ１２とＦＥＴ１３を互いに逆相でオン／オフすると共にＦＥＴ１５とＦＥＴ１６を互いに逆相でオン／オフするようにスイッチング制御される。
【００１３】
図１において、２３はＤＣ−ＤＣコンバータ、Ｖｉｎは直流電圧源１１から供給される入力電圧、＋Ｖｏｕｔ，−Ｖｏｕｔは出力端子２０，２２に抽出される出力電圧である。
【００１４】
ここで、入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、トランス１４，１７の１次巻線と２次巻線の巻数比ｎ：１、時比率Ｄを
Ｄ＝Ｔｏｎ／Ｔｓ………………………………………………………………（１）
Ｔｓ＝Ｔｏｎ＋Ｔｏｆｆ
Ｄ：０〜０．５
Ｔｏｎ：ハイサイドスイッチＦＥＴ１２，１５のオン時間
Ｔｏｆｆ：ハイサイドスイッチＦＥＴ１２，１５のオフ時間
としたときの、出力電圧の式（１）は下式となる。
【００１５】
Ｖｏｕｔ＝Ｄ・Ｖｉｎ／ｎ……………………………………………………（２）
これより、スイッチング制御手段で時比率Ｄを変えることにより、出力電圧Ｖｏｕｔを可変することができる。
【００１６】
また、出力電圧Ｖｏｕｔをスイッチング制御手段に帰還して、スイッチング制御手段により出力電圧を安定化することができる。
【００１７】
また、時比率Ｄは０〜０．５について説明しているが０．５〜１についても同様の効果が得られる。
【００１８】
尚、整流器例えばダイオードは第１のトランス１４の２次巻線の他方端および第２のトランス１７の２次巻線の他方端にそれぞれ逆極性に接続しても同様の効果が得られる。また、第１のトランス１４の２次巻線および第２のトランス１７の２次巻線にインダクタンス素子を挿入しても同様の効果が得られる。また、コンデンサ１９の代わりにインダクタンス素子およびコンデンサで構成されたローパスフィルタを設けても同様の効果が得られる。
【００１９】
図２は図１のＤＣ−ＤＣコンバータの各状態の等価回路図であり、図３は図１のＤＣ−ＤＣコンバータの各状態の各部波形を示す波形図である。
【００２０】
すなわち、ＦＥＴ１２，１３，１５，１６の駆動信号であるＤＲＶＡがハイレベル（ＦＥＴ１２がオン）、ＤＲＶＢがローレベル（ＦＥＴ１３がオフ）、ＤＲＶＣがローレベル（ＦＥＴ１５がオフ）、ＤＲＶＤがハイレベル（ＦＥＴ１６がオン）の状態を状態▲１▼、ＤＲＶＡがローレベル（ＦＥＴ１２がオフ）、ＤＲＶＢがハイレベル（ＦＥＴ１３がオン）、ＤＲＶＣがローレベル（ＦＥＴ１５がオフ）、ＤＲＶＤがハイレベル（ＦＥＴ１６がオン）の状態を状態▲２▼、ＤＲＶＡがローレベル（ＦＥＴ１２がオフ）、ＤＲＶＢがハイレベル（ＦＥＴ１３がオン）、ＤＲＶＣがハイレベル（ＦＥＴ１５がオン）、ＤＲＶＤがローレベル（ＦＥＴ１６がオフ）の状態を状態▲３▼、ＤＲＶＡがローレベル（ＦＥＴ１２がオフ）、ＤＲＶＢがハイレベル（ＦＥＴ１３がオン）、ＤＲＶＣがローレベル（ＦＥＴ１５がオフ）、ＤＲＶＤがハイレベル（ＦＥＴ１６がオン）の状態を状態▲４▼とし、ＦＥＴ１２，１３，１５，１６の駆動信号ＤＲＶＡ〜Ｄは状態▲１▼→状態▲２▼→状態▲３▼→状態▲４▼→状態▲１▼…を繰り返す。図３において、Ｖｔ１は第１のトランス１４の１次側に印加される電圧、Ｉｐ１は第１のトランス１４の１次側に流れる電流（点線は第１のトランスの励磁電流）、Ｉｓ１は第１のトランス１４の２次側に流れる電流である。
【００２１】
また、第１のトランス１４、第２のトランス１７の１次巻線と２次巻線の巻数比をｎ：１とする。
【００２２】
なお、以降の説明では簡略化のため、第１のトランス１４、第２のトランス１７の１次側のＦＥＴおよび配線分の電圧降下、２次側のダイオードおよび配線分の電圧降下を無視し、第１のトランス１４、第２のトランス１７の結合は１とする。
【００２３】
状態▲１▼のときは、第１のトランス１４はトランスとして働き１次側には巻数比ｎと出力電圧Ｖｏｕｔを乗じたｎＶｏｕｔの電圧が印加され、第２のトランス１７はインダクタンスとして働き、Ｖｉｎ−ｎＶｏｕｔの電圧が印加され、第１のトランス１４と第２のトランス１７は直列に接続されていることより、出力電流Ｉｏの半分の電流を巻数比ｎで除した電流Ｉｏ／２ｎがそれぞれ流れる。また、第１のトランス１４はトランスの励磁電流＋Ｉｍが流れる。第２のトランス１７の２次側はダイオード２１により電流は流れず、第１のトランス１４の２次側は１次側に流れている電流に巻数比ｎを乗じた電流Ｉｏ／２と、状態▲３▼で蓄えられた電流Ｉｏ／２を加えた電流Ｉｏが流れる。
【００２４】
状態▲２▼のときは、第１のトランス１４、第２のトランス１７の１次側は極性が打ち消しあい、トランスの漏れインダクタンス、配線インダクタンスにより、励磁電流＋Ｉｍが保持され続ける。第１のトランス１４、第２のトランス１７の２次側はインダクタンスとして働き、第１のトランス１４は状態▲３▼で蓄えられた電流Ｉｏ／２、第２のトランス１７は状態▲１▼で蓄えられた電流Ｉｏ／２を流し続ける。
【００２５】
状態▲３▼のときは、第２のトランス１７はトランスとして働き１次側には巻数比ｎと出力電圧Ｖｏｕｔを乗じたｎＶｏｕｔの電圧が印加され、第１のトランス１４はインダクタンスとして働き、Ｖｉｎ−ｎＶｏｕｔの電圧が印加され、第１のトランス１４と第２のトランス１７は直列に接続されていることより、出力電流Ｉｏの半分の電流を巻数比ｎで除した電流−Ｉｏ／２ｎがそれぞれ流れる。また、第２のトランス１７はトランスの励磁電流−Ｉｍが流れる。第１のトランス１４の２次側はダイオード１８により電流は流れず、第２のトランス１７の２次側に１次側に流れている電流に巻数比ｎを乗じた電流Ｉｏ／２と、状態▲１▼で蓄えられた電流Ｉｏ／２を加えた電流Ｉｏが流れる。
【００２６】
状態▲４▼のときは、第１のトランス１４、第２のトランス１７の１次側は極性が打ち消しあい、トランスの漏れインダクタンス、配線インダクタンスにより、励磁電流−Ｉｍが保持され続ける。第１のトランス１４、第２のトランス１７の２次側はインダクタンスとして働き、第１のトランス１４は状態▲３▼で蓄えられた電流Ｉｏ／２、第２のトランス１７は状態▲１▼で蓄えられた電流Ｉｏ／２を流し続ける。
【００２７】
また、駆動信号ＤＲＶＢが供給されるローサイドスイッチのＦＥＴ１３は、状態▲２▼と▲４▼の期間に励磁電流、状態▲３▼の期間に励磁電流にトランスに流れる電流Ｉｏ／２ｎを加えた電流が流れる。同様に、駆動信号ＤＲＶＤが供給されるローサイドスイッチのＦＥＴ１６は、状態▲２▼と▲４▼の期間に励磁電流、状態▲１▼の期間に励磁電流にトランスに流れる電流Ｉｏ／２ｎを加えた電流が流れる。
【００２８】
この２つのローサイドスイッチのＦＥＴ１３，１６は、ターンオンの直前に励磁電流の作用により、トランスに流れる電流Ｉｏ／２ｎと逆向きに電流が流れており、ＦＥＴ１３，１６の寄生容量に蓄えている電荷は存在しないため、ゼロ電圧スイッチング動作となり、スイッチング損失を低減し、入力ノイズも低減できる。
【００２９】
また、図２に示すように、駆動信号ＤＲＶＡが供給されるＦＥＴ１２は、状態▲１▼の期間に第１のトランス１４に電流Ｉｏ／２ｎが流れる。同様に、駆動信号ＤＲＶＣが供給されるＦＥＴ１５は、状態▲３▼の期間に第２のトランス１７に電流Ｉｏ／２ｎが流れる。
【００３０】
ここで、この２つのハイサイドスイッチのＦＥＴ１２，１５がオンする直前にそれぞれ、ＦＥＴ１２，１５と直列に接続されたローサイドスイッチのＦＥＴ１３，１６をオフし、デッドタイム（ＤｅａｄＴｉｍｅ）期間を設けることにより、励磁電流がトランスの漏れインダクタンス、配線インダクタンスとスイッチング素子の寄生容量により共振し、ハイサイドスイッチのＦＥＴ１２，１５がオンすることにより、ゼロ電圧スイッチングが可能となり、スイッチング損失を低減し、入力ノイズも低減できる。
【００３１】
図４は本発明の実施形態例に係るハイサイドスイッチのゼロ電圧スイッチングを説明するための等価回路図であり、図５は本発明の実施形態例に係るハイサイドスイッチのゼロ電圧スイッチングの各部波形を示す波形図である。
【００３２】
すなわち、ハイサイドスイッチのＦＥＴ１２のゼロ電圧スイッチングについて説明すると、状態▲４▼では駆動信号ＤＲＶＡがローレベルでハイサイドスイッチのＦＥＴ１２がオフ、駆動信号ＤＲＶＢがハイレベルでローサイドスイッチのＦＥＴ１３がオンであり、ＦＥＴ１２の両端には入力電圧Ｖｉｎが印加され、ＦＥＴ１３は導通して励磁電流Ｉｍが流れる。Ｃｓ／２はそれぞれＦＥＴ１２，１３の寄生容量、Ｌｓは第１のトランス１４の１次側の漏れインダクタンスと配線インダクタンスの合計である。ここで、ハイサイドスイッチのＦＥＴ１２がオンする直前にローサイドスイッチのＦＥＴ１３をオフし、デッドタイム期間を設けて状態▲４▼→▲１▼になると、ＦＥＴ１２，１３は共にオフし、励磁電流Ｉｍがトランスの漏れインダクタンスおよび配線インダクタンスの合計ＬｓとＦＥＴ１２，１３の合計寄生容量Ｃｓにより共振周波数ｆ_０
【数１】

で共振し、ＦＥＴ１２はゼロ電圧に降下する。このＦＥＴ１２がゼロ電圧の状態のときに、状態▲１▼になり駆動信号ＤＲＶＡがハイレベルになってハイサイドスイッチのＦＥＴ１２がオンすることにより、ゼロ電圧スイッチングが可能となる。状態▲１▼ではハイサイドスイッチのＦＥＴ１２が導通して電流Ｉ_０／２ｎが流れる。図５において、ｆ_１は
【数２】

である。図５において、Ｖ１２はＦＥＴ１２の電圧波形、Ｉ１２はＦＥＴ１２の電流波形である。
【００３３】
なお、ハイサイドスイッチのＦＥＴ１５のゼロ電圧スイッチングについても、上記のＦＥＴ１２のゼロ電圧スイッチングと同様であるので説明を省略する。
【００３４】
また、ハイサイドスイッチのＦＥＴ１２，１５のゼロ電圧スイッチングの条件は、
Ｃｓ・Ｖｉｎ^２＜Ｌｓ・Ｉｍ^２…………………（３）
である。
【００３５】
また、トランス１４，１７の２次側の整流器であるダイオード１８もしくは２１は反対側のダイオード２１もしくは１８がオンしたときにオフになれば良いため、電流のピーク値より低い値でオフすることにより、ダイオード１８もしくは２１のオフ直前の電流に依存するサージ電圧が低く抑えられるため、ダイオード１８もしくは２１のストレスが低減されると同時に出力ノイズも低減される。
【００３６】
以上のように、直流電圧源に接続され直流を交流に変換する２対のスイッチを１８０度ずつ位相をずらし、オン・オフさせ、おのおの１対のスイッチはどちらかオンとなるように制御することにより、ローサイドスイッチはトランスの励磁電流を利用して、また、ハイサイドスイッチは１対のハイサイドスイッチとローサイドスイッチの両方とも短いオフ期間を設けることにより、ゼロ電圧スイッチングを可能にしてスイッチング損失を低減し、入力ノイズも低減することができる。また、トランスの２次側の整流器も、従来のＤＣ−ＤＣコンバータのように電流が最大になった時点でオフすることが無いため、トランスの２次側の整流器のストレスも少なくなる。
【００３７】
なお、本発明は、上記実施形態例そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態例に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態例に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態例に亘る構成要素を適宜組み合せてもよい。
【００３８】
【発明の効果】
以上述べたように本発明によれば、スイッチング素子を減少して小型化を可能にし、またスイッチング損失を低減でき、さらに出力および入力のノイズを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態例に係るＤＣ−ＤＣコンバータを示す回路図である。
【図２】図１のＤＣ−ＤＣコンバータの各状態の等価回路図である。
【図３】図１のＤＣ−ＤＣコンバータの各状態の各部波形を示す波形図である。
【図４】本発明の実施形態例に係るハイサイドスイッチのゼロ電圧スイッチングを説明するための等価回路図である。
【図５】本発明の実施形態例に係るハイサイドスイッチのゼロ電圧スイッチングの各部波形を示す波形図である。
【符号の説明】
１１…直流電圧源、１２，１３，１５，１６…ＦＥＴ、１４…第１のトランス、１７…第２のトランス、１８，２１…ダイオード、１９…コンデンサ、２０，２２…出力端子。

Claims

直流電圧源の供給電圧を電圧変換するＤＣ−ＤＣコンバータであって、
直流電圧源の正極と負極間に直列に接続された第１のハイサイドスイッチおよび第１のローサイドスイッチと、
前記直流電圧源の正極と負極間に直列に接続された第２のハイサイドスイッチおよび第２のローサイドスイッチと、
前記第１のハイサイドスイッチと前記第１のローサイドスイッチの接続点に１次巻線の一方端が接続された第１のトランスと、
前記第２のハイサイドスイッチと前記第２のローサイドスイッチの接続点に１次巻線の一方端が接続され、１次巻線の他方端が前記第１のトランスの１次巻線の他方端に接続された第２のトランスと、
前記第１のトランスの２次巻線に接続される第１の整流器と、
前記第２のトランスの２次巻線に接続される第２の整流器と、
前記第１の整流器および前記第２の整流器の出力端に接続される平滑回路と、
前記第１のハイサイドスイッチと前記第２のハイサイドスイッチを所定のスイッチング周波数のもとで互いに位相を１８０°ずらして順次オン／オフし、且つ前記前記第１のハイサイドスイッチと前記第１のローサイドスイッチを互いに逆相でオン／オフすると共に前記第２のハイサイドスイッチと前記第２のローサイドスイッチを互いに逆相でオン／オフするスイッチング制御手段と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
入力電圧をＶｉｎ、第１のトランスもしくは第２のトランスの励磁電流をＩｍ、第１のハイサイドスイッチと第１のローサイドスイッチの寄生容量もしくは第２のハイサイドスイッチと第２のローサイドスイッチの寄生容量をＣｓ、第１のトランスもしくは第２のトランスの１次側の漏れインダクタンスと配線のインダクタンスの合計をＬｓとし、Ｃｓ・Ｖｉｎ^２＜Ｌｓ・Ｉｍ^２であるとき、スイッチング制御手段として、第１のハイサイドスイッチもしくは第２のハイサイドスイッチがそれぞれオンする直前に、それぞれ直列に接続された第１のローサイドスイッチもしくは第２のローサイドスイッチをオフするスイッチング制御手段を用いることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
スイッチング制御手段として、出力電圧を可変するようにハイサイドスイッチおよびローサイドスイッチの時比率を変えるスイッチング制御手段を用いることを特徴とする請求項１又は２に記載のＤＣ−ＤＣコンバータ。
スイッチング制御手段として、出力電圧をスイッチング制御手段に帰還して出力電圧を安定化させるスイッチング制御手段を用いることを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
各ハイサイドスイッチおよび各ローサイドスイッチとして、ＦＥＴを用いることを特徴とする請求項１乃至４のいずれか１項に記載のＤＣ−ＤＣコンバータ。