JPS6348207B2 - - Google Patents

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JPS6348207B2
JPS6348207B2 JP55064166A JP6416680A JPS6348207B2 JP S6348207 B2 JPS6348207 B2 JP S6348207B2 JP 55064166 A JP55064166 A JP 55064166A JP 6416680 A JP6416680 A JP 6416680A JP S6348207 B2 JPS6348207 B2 JP S6348207B2
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JP
Japan
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transistor
switching
fet
switch
bipolar transistor
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JP55064166A
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English (en)
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JPS562735A (en
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Jakaaru Kurisuchan
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JPS6348207B2 publication Critical patent/JPS6348207B2/ja
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
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    • H—ELECTRICITY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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Description

【発明の詳細な説明】 本発明は短いスイツチング時間と導通状態での
非常に低い抵抗を示す改良されたスイツチング・
デバイスに関する。このデバイスは特にスイツチ
型（switched―type）電源で使うのに適してい
る。
スイツチング・デバイスは電子回路で広く使わ
れている。これらのデバイスは、通常制御信号に
よつて、電流がデバイスを流れるON（あるいは
閉）状態と電流の流れが阻止されるOFF（あるい
は開）状態との間でスイツチされる。
多くの応用においてこれらのスイツチング・デ
バイスは単純なバイポーラ・トランジスタから成
り、このトランジスタはそのベースに加えられる
パルスの制御の下にON（導通）状態とCFF（非導
通）状態の間をスイツチする。それらは多くの応
用の要求を満足するが、非常に短く且つ非常に正
確なスイツチング時間が要求される応用において
例えばスイツチ型電源において非効率さをまねく
多くの欠点をそれらのデバイスは持つている。今
日、そのような電源で使用される変成器の大きさ
を減少させるための努力が行なわれている。この
大きさの減少はスイツチング周波数を増加させる
事によつて行なう事ができ、これは完壁に近いス
イツチを必要とする。
従つて本発明の目的は非常に効率的なスイツチ
ング・デバイス即ち短いスイツチング時間及び
ON状態で非常に低い抵抗を示すスイツチング・
デバイスを与える事である。
本発明の他の目的は容易に集積回路の形式に実
施できるそのようなデバイスを与える事である。
本発明のデバイスはバイポーラ・トランジスタ
及び電界効果トランジスタ（FET）好ましくは
VMOS型のものの組合せから構成される。２つ
のデバイスは並列に接続される。即ちバイポー
ラ・トランジスタのコレクタ及びエミツタは各々
FETのドレイン及びソースに接続される。スイ
ツチング・デバイスの動作は、バイポーラ・トラ
ンジスタのベース及びFETのゲートに加えられ
る信号によつて制御される。これらの信号は同一
の周波数を有し、２つのトランジスタを同時にタ
ーン・オンし且つFETよりも早くバイポーラ・
トランジスタをターン・オンするようになつてい
る。
この構成は２つのデバイスの各々の利点を結合
する事を可能にしている。FETはバイポーラ・
トランジスタよりも短いスイツチング時間を有す
るが、ON状態の抵抗値は比較的高い。従つて単
独で使用するならば、FETは完全なスイツチン
グ・デバイスとはならない。ON状態の時にバイ
ポーラ・トランジスタの示す低い抵抗値はこの欠
点を相殺する。
従つて本発明のスイツチング・デバイスは、ス
イツチ型電源で使う時に特に有利である。スイツ
チング周波数を意義のある程度に増加させる事が
可能になるからである。
本発明の以上の及び他の目的、特徴及び利点
は、以下の本発明の良好な実施例の説明から明ら
かになるであろう。
第１図を参照して、本発明のスイツチング・デ
バイスを組み込む事のできるスイツチ型電源の動
作原理を説明する。そのような応用は例としての
み説明するのであつて、スイツチング・デバイス
は他の回路にも使用できる事を理解されたい。
一般にスイツチ型電源は変成器１を含む。この
１次巻線Ｐ１は、DC電源例えば＋Ｖに接続され
たセンター・タツプ２を有する。巻線Ｐ１の両端
の端子１０及び１１は２つのスイツチＳ１及びＳ
２を経由して端子３及び４に接続される。端子２
が正の電圧＋Ｖに接続される場合、端子３及び４
は接地される。スイツチＳ１及びＳ２は回路５に
よつて供給される制御信号により交互にターン・
オンされ、そのため電流が端子２と３との間及び
端子２と４との間を交互に流れる。２次巻線Ｐ２
及びＰ２の端子に接続された整流器６から成る２
次回路はその出力７にDC電圧を供給する。この
電圧の値は１次巻線及び２次巻線の巻数に依存す
る。
回路５は、スイツチＳ１及びＳ２を交互に動作
させるために、位相が180゜ずれた重なり合わない
制御信号をその出力８及び９に供給する。
第２図を参照して、本発明のスイツチング・デ
バイスを説明する。このデバイスはバイポーラ・
トランジスタ２０（この例ではNPN型）及び
FET２１（良好な実施例ではVMOS型）を含む。
トランジスタ２０のエミツタ及びコレクタは各々
FET２１のソース及びドレインに接続される。
スイツチング・デバイスの状態を制御するパルス
は、各々端子２２及び２３を経てトランジスタ２
０のベース及びFET２１のゲートに加えられる。
次に第３図を参照すると、端子２２及び２３に
加えられる制御パルスが示されている。信号Ａ
は、スイツチング・デバイスがそれぞれON及び
OFFの状態にある理論的期間θ１及びθ２を表
わしている。
信号ＢはVMOSトランジスタのゲートに加え
られる制御電圧を表わす。信号Ｃはバイポーラ・
トランジスタのベースに加えられる制御電圧を表
わす。信号Ｄはトランジスタ２０及び２１のコレ
クタ及びドレインに共通の点Ｄでの電圧VDを表
わす。
信号Ｅは、スイツチＳ１又はＳ２としてバイポ
ーラ・トランジスタを単独で用いそしてＡのよう
な信号で制御した場合にコレクタで得られる電圧
V′Dを示す。信号Ｆはこのトランジスタのベース
に加えられるべき電流IB′を表わす。
信号Ｇは第２図のトランジスタ２０のベースに
加えられる電流IBを表わす。
第２図及び第３図を参照して本発明のスイツチ
ング・デバイスの動作を説明する。
時刻ｔ１に信号Ｂ及びＣが上昇する時、トラン
ジスタ２０及び２１はターン・オンし、従つてこ
のデバイスが第１図に示す構成の中で使われてい
るならば（＋Ｖであつた）点Ｄの電圧はトランジ
スタ２１の高いスイツチング速度によりかなり急
速に低下し始め値Ｖ１に至るまで低下し続ける。
Ｖ１はトランジスタ２１の飽和電圧に等しい。
VDはトランジスタ２０が飽和し始めるまでこの
値を保持する。トランジスタ２０が飽和すると
VDは値Ｖ２に低下する。Ｖ２はトランジスタ２
０に関する飽和電圧に等しく、ゼロに非常に近
い。時刻ｔ２に信号Ｃが加えられると、時間間隔
τの後にトランジスタ２０がオフになる。τはト
ランジスタ中に蓄積された電荷が移動されるのに
必要な時間である。その結果、電圧VDはレベル
Ｖ１に戻り時刻ｔ３までそれを保持する。時刻ｔ
３に信号ＢがVMOS２１をオフにし、この時VD
はレベル＋Ｖに戻る。
第３図に示すように実用的には何のスイツチン
グ・ロスも存在せず、従つてパルスＡの周波数は
高くする事ができる。従来技術のデバイスの20〜
50KHzに比べて500KHzに至る周波数が予期され
る。
従つて本発明のスイツチング・デバイスを第１
図に示す型の電源装置で使用する時、変成器の大
きさを減少させる事ができる。
又、実用的には何のスイツチング・ロスも存在
しないので、バイポーラ・トランジスタ２０はヒ
ート・シンクを設ける必要がなく従つてかさばら
ないであろう。
スイツチがパルスＡによつて制御されるバイポ
ーラ・トランジスタだけから構成される（FET
２１は省略する）場合に得られるであろう電圧
V′Dを表わす信号Ｅは、その時に生じるであろう
スイツチング・ロスを明らかに示している。この
例では曲線Ｆで示すような時刻ｔ１にピークを持
つベース電流が、トランジスタをより急速にター
ン・オンするために必要であろう。この電流は次
にトランジスタを飽和状態に保つために低い値に
保持されなければならず、時刻ｔ３には蓄積電荷
を消滅させトランジスタをターン・オフさせるた
めに負の電流が必要であろう。従つてスイツチの
制御が複雑になるであろう。しかし本発明では第
２図のデバイス中で使われるようなトランジスタ
２０のスイツチングはそれほど重要でない。（not
critical）ので、曲線Ｇで示される形の単純な電
流パルス即ちｔ１とｔ２の間で正であるようなパ
ルスが、必要なものの全てである。バイポーラ・
トランジスタがターン・オフされた時、トランジ
スタ２１はまだON状態なのでそこにかかる電圧
は低く、そのためより低いブレークダウン電圧を
示すバイポーラ・トランジスタを使う事ができ
る。
第１図に示す型の電源装置中のスイツチＳ１又
はＳ２として使用する時、本発明の構成は次のよ
うに実施し得る。例えばスイツチＳ１に関して言
えば、トランジスタ２１のソース及びトランジス
タ２０のエミツタに共通の点Ｓは端子３に接続
し、点Ｄは端子１０に接続される。同様にスイツ
チＳ２の場合は点Ｓは端子４に、点Ｄは端子１１
に接続される。回路５は各スイツチの端子２２及
び２３に制御パルスを加える。いずれか一方のス
イツチに加えられる制御パルスは第３図に示す型
のものであり、他方のスイツチに加えられる制御
パルスはそれと同一で位相が180゜遅れたものであ
る。
【図面の簡単な説明】
第１図は本発明のデバイスを組込む事のできる
電源装置の図、第２図は本発明によるスイツチン
グ・デバイスの図、第３図は第２図のデバイスで
使用される信号を示すタイミング図である。 ２０……バイポーラ・トランジスタ、２１……
FET。

Claims (1)

    【特許請求の範囲】
  1. １ バイポーラ・トランジスタと、上記バイポー
    ラ・トランジスタのコレクタ及びエミツタにドレ
    イン及びソースが接続されたFETと、上記バイ
    ポーラ・トランジスタのベース及び上記FETの
    ゲートに制御信号を印加する手段であつて、上記
    バイポーラ・トランジスタ及び上記FETをター
    ン・オンさせる制御信号を実質的に同時に印加
    し、上記バイポーラ・トランジスタをターンオフ
    させる制御信号の印加後バイポーラ・トランジス
    タのスイツチング遅延に相当する時間の経過した
    時に上記FETをターン・オフさせる制御信号を
    印加する手段とを有するスイツチング・デバイ
    ス。
JP6416680A 1979-06-12 1980-05-16 Switching device Granted JPS562735A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7915736A FR2458950A1 (fr) 1979-06-12 1979-06-12 Dispositif de commutation et son application a une alimentation de puissance du type commute

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Publication Number Publication Date
JPS562735A JPS562735A (en) 1981-01-13
JPS6348207B2 true JPS6348207B2 (ja) 1988-09-28

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ID=9226816

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JP6416680A Granted JPS562735A (en) 1979-06-12 1980-05-16 Switching device

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US (1) US4315307A (ja)
EP (1) EP0020978A1 (ja)
JP (1) JPS562735A (ja)
FR (1) FR2458950A1 (ja)
IT (1) IT1150989B (ja)

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