JPS58222774A - ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 - Google Patents
ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路Info
- Publication number
- JPS58222774A JPS58222774A JP57102084A JP10208482A JPS58222774A JP S58222774 A JPS58222774 A JP S58222774A JP 57102084 A JP57102084 A JP 57102084A JP 10208482 A JP10208482 A JP 10208482A JP S58222774 A JPS58222774 A JP S58222774A
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- JP
- Japan
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- gate
- thyristor
- current
- gto
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ゲートターンオフサイリスク（以下、ＧＴＯ
と略する。）のゲート駆動回路に関但、特に大電流のオ
フゲート電・流パルス及びＧＴＯオフ期間に印加する逆
バイアス電圧パルスの制御を、小容量のサイリスタ若し
くはＧＴＯとＭＯ８型電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴと略する。）との組み合せによって行なうよ
うにしたＧＴＯのゲート駆動回路に係る。
と略する。）のゲート駆動回路に関但、特に大電流のオ
フゲート電・流パルス及びＧＴＯオフ期間に印加する逆
バイアス電圧パルスの制御を、小容量のサイリスタ若し
くはＧＴＯとＭＯ８型電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴと略する。）との組み合せによって行なうよ
うにしたＧＴＯのゲート駆動回路に係る。
Ｇ、 Ｔ Ｏのゲート駆動回路として第１図に示すよう
にそのオン、オフ両ゲートパルスをそれぞれ図中のＱｌ
、Ｑ２で示されるバイポーラトランジスタで制御する方
法があ葛。
にそのオン、オフ両ゲートパルスをそれぞれ図中のＱｌ
、Ｑ２で示されるバイポーラトランジスタで制御する方
法があ葛。
しかしながら、バイポーラトランジスタの電流増幅率（
ｈＦＥ ）は、第２図に示すように定格コレクタ電流（
Ｉｃｍ）付近で小さくなるるの′で、上記の方法で大き
な電流をスイッチングさせるためには、大型のバイポー
ラトランジスタを単独若しくは複数個並列に接続して使
用しなければならない。
ｈＦＥ ）は、第２図に示すように定格コレクタ電流（
Ｉｃｍ）付近で小さくなるるの′で、上記の方法で大き
な電流をスイッチングさせるためには、大型のバイポー
ラトランジスタを単独若しくは複数個並列に接続して使
用しなければならない。
例えば、６００Ａのアノード電流を遮断しようとすると
、通常、電力用ＧＴＯのターンオフゲインＧ。１１ （
アノード電流■□とそれをターンオンさせるに必要な最
小のゲート電流Ｉｃ（ｍｉｎ）との比）がＧａｆｆ ”
ＩＡ／Ｉｃ（ｍｉｎｌ中５程中子程度ので約１２ＯＡ
のオフゲート電流を流さなければならない。この場合、
コレクタ電流定格３０Ａ程度のバイポーラトランジスタ
を使用するとすると、３〜４個を並列接続しなければな
らず、コスト、取り付はスペース等の点で問題がある。
、通常、電力用ＧＴＯのターンオフゲインＧ。１１ （
アノード電流■□とそれをターンオンさせるに必要な最
小のゲート電流Ｉｃ（ｍｉｎ）との比）がＧａｆｆ ”
ＩＡ／Ｉｃ（ｍｉｎｌ中５程中子程度ので約１２ＯＡ
のオフゲート電流を流さなければならない。この場合、
コレクタ電流定格３０Ａ程度のバイポーラトランジスタ
を使用するとすると、３〜４個を並列接続しなければな
らず、コスト、取り付はスペース等の点で問題がある。
上記の問題に対処するために第１図のオフ用バイポーラ
トランジスタＱ２を制御用サイリスタＴＨＹに置換した
第３図に示すような回路がある。
トランジスタＱ２を制御用サイリスタＴＨＹに置換した
第３図に示すような回路がある。
しかるに、一般にサイリスタは同一シリコンペレノト面
積のトランジスタの構造に較べ数倍以上のピーク電流を
流すことが可能であるため、前記の例では平均電流１５
〜２ＯＡのサイリスタ１個でオフゲート電流を制御する
ことができる。
積のトランジスタの構造に較べ数倍以上のピーク電流を
流すことが可能であるため、前記の例では平均電流１５
〜２ＯＡのサイリスタ１個でオフゲート電流を制御する
ことができる。
しかしながら、上記の回路ではＧＴＯのオフ期間におい
て負のゲート電流が流れる。すなわち、第４図に示すよ
うに定常状態では、ＧＴＯのゲート・カソード間接合Ｊ
３の逆もれ電流ＩＲＪ３と順電流阻止接合Ｊ２のもれ電
流ＩＲＪ３の和である負のゲート電流（ＩＧＲ）が流れ
、この電流はＧＴＯの接合部が高温、例えばＴ、’ ＝
１２．５℃の時には数１０ｍＡ程度になることがある
。ところが、制御用サイリスタＴＨＹの高温時の保持電
流（Ｉｎ）は、１０ｍＡ以下の低い値いになることもあ
り、かがる場合には制御用サイリスタＴＨＹをターンオ
フさせることができず、制御不能となる。
て負のゲート電流が流れる。すなわち、第４図に示すよ
うに定常状態では、ＧＴＯのゲート・カソード間接合Ｊ
３の逆もれ電流ＩＲＪ３と順電流阻止接合Ｊ２のもれ電
流ＩＲＪ３の和である負のゲート電流（ＩＧＲ）が流れ
、この電流はＧＴＯの接合部が高温、例えばＴ、’ ＝
１２．５℃の時には数１０ｍＡ程度になることがある
。ところが、制御用サイリスタＴＨＹの高温時の保持電
流（Ｉｎ）は、１０ｍＡ以下の低い値いになることもあ
り、かがる場合には制御用サイリスタＴＨＹをターンオ
フさせることができず、制御不能となる。
上記の事態に対処するために一般に第３図に示すように
サイリスタＴＨＹと並列に抵抗Ｒ２を接続して、負のゲ
ート電流Ｉ。Ｒを抵抗Ｒ２を介してバイパスさせ、前記
す９リスタＴＨＹをターンオフさせるような回路構成を
行なっている。
サイリスタＴＨＹと並列に抵抗Ｒ２を接続して、負のゲ
ート電流Ｉ。Ｒを抵抗Ｒ２を介してバイパスさせ、前記
す９リスタＴＨＹをターンオフさせるような回路構成を
行なっている。
しかしながら、例えば、前記負のゲート電流Ｉｃａ−Ｉ
ＲＪ２ ＋ＩＲＪ３ ＝ ３０ ｍＡ 、制御用サイリ
スタＴＨＹのかかる電流付近での高温時のオン電圧を０
．６ｖとすると、制御用サイリスタＴＨＹをターンオフ
させるためには約２０Ω以下の抵抗Ｒ２を制御＃□ヶイ
ヮ、＜ ｆｉ ＴＲＹ ｈ ＭＩＪＫ接続いけ１．□
１（らないこととなる。
ＲＪ２ ＋ＩＲＪ３ ＝ ３０ ｍＡ 、制御用サイリ
スタＴＨＹのかかる電流付近での高温時のオン電圧を０
．６ｖとすると、制御用サイリスタＴＨＹをターンオフ
させるためには約２０Ω以下の抵抗Ｒ２を制御＃□ヶイ
ヮ、＜ ｆｉ ＴＲＹ ｈ ＭＩＪＫ接続いけ１．□
１（らないこととなる。
上記の状態でＧＴＯのオフ用電源Ｅ２＝１２Ｖ。
ＧＴＯのゲート・カソード簡電圧を０．７Ｖとすると、
バイポーラトランジスタＱ１がオン状態、すなわち、Ｇ
ＴＯにオン用電源Ｅ１によりオンゲート電流を供給して
いる期間中、抵抗Ｒ２には約６４０ｍＡの無駄な電流が
流れ、効率が悪化“する。
バイポーラトランジスタＱ１がオン状態、すなわち、Ｇ
ＴＯにオン用電源Ｅ１によりオンゲート電流を供給して
いる期間中、抵抗Ｒ２には約６４０ｍＡの無駄な電流が
流れ、効率が悪化“する。
また、ＧＴＯを組み込んだ装置の電源スイツチ投入時の
電圧上昇率（ｄｖ／ｄｔ）及びオフ期間中に回路中の他
の素子のスイッチングによってアノード電圧に重畳する
スパイク状電圧のｄｖ／ｄｔによる誤点弧を防止するた
めには、ＧＴＯのゲートからこれに対応する変位電流を
引き出してやらなければならず、前記抵抗Ｒ２の値はさ
らに低くする必要があり、これに伴なって無効電流も増
加することとなる。
電圧上昇率（ｄｖ／ｄｔ）及びオフ期間中に回路中の他
の素子のスイッチングによってアノード電圧に重畳する
スパイク状電圧のｄｖ／ｄｔによる誤点弧を防止するた
めには、ＧＴＯのゲートからこれに対応する変位電流を
引き出してやらなければならず、前記抵抗Ｒ２の値はさ
らに低くする必要があり、これに伴なって無効電流も増
加することとなる。
さらに、第１図に示す回路では、バイポーントランジス
タＱ１及びＱ２のストレージ時間による同時点弧に基づ
く電源Ｅ、ＩＥ２の短絡現象がなされるおそれがあるた
め、これを防止するためにこれらのトランジスタＱ１及
びＱ２には、ストレージ時間を考慮してタイミングをず
らしたいわゆるプツトタイムを設けて制御信号を加える
必要があり、この場合には、制御回路が複維となる欠点
を有している。
タＱ１及びＱ２のストレージ時間による同時点弧に基づ
く電源Ｅ、ＩＥ２の短絡現象がなされるおそれがあるた
め、これを防止するためにこれらのトランジスタＱ１及
びＱ２には、ストレージ時間を考慮してタイミングをず
らしたいわゆるプツトタイムを設けて制御信号を加える
必要があり、この場合には、制御回路が複維となる欠点
を有している。
本発明は、上記の事情に基づきなされたもので、ＧＴＯ
のゲートに加えるオフ信号用サイリスクと並列にＭＯＳ
ＦＥ Ｔを接続して複合スイッチを構成し、所定の電
流値より高い電流領域においては、オン状態の電圧が低
く電流増幅率も高いサイリスクを動作させ、一方、所定
の電流値よりも低い電流領域においては、ストレージ時
間が無視でき、かつ入力インビニダンスの高いＭＯＳＦ
ＥＴを動作させ、前記の欠点を除去したＧＴＯのゲート
駆動回路を提供することを目的とする。
のゲートに加えるオフ信号用サイリスクと並列にＭＯＳ
ＦＥ Ｔを接続して複合スイッチを構成し、所定の電
流値より高い電流領域においては、オン状態の電圧が低
く電流増幅率も高いサイリスクを動作させ、一方、所定
の電流値よりも低い電流領域においては、ストレージ時
間が無視でき、かつ入力インビニダンスの高いＭＯＳＦ
ＥＴを動作させ、前記の欠点を除去したＧＴＯのゲート
駆動回路を提供することを目的とする。
第５図は、本発明の基本回路図宅ある。同図において、
ＧＴＯ１のゲート・カソード間にＧＴＯ１のオン信号用
電源２とオン信号入力端子３を有するスイッチング素子
４とを接続する。
ＧＴＯ１のゲート・カソード間にＧＴＯ１のオン信号用
電源２とオン信号入力端子３を有するスイッチング素子
４とを接続する。
同じく、Ｇ′ＴＯ１のゲート・カソード間にはオフ信号
用電源５とオフ信号入力端子６を有するサイリスタ７が
接続される。さらにこのサイリスタ７と並列にＭＯＳＦ
ＥＴ８を接続し、そのゲート９をオフ信号入力端子６に
接続する。
用電源５とオフ信号入力端子６を有するサイリスタ７が
接続される。さらにこのサイリスタ７と並列にＭＯＳＦ
ＥＴ８を接続し、そのゲート９をオフ信号入力端子６に
接続する。
また、サイリスタ７のゲートとオフ信号入力端子６との
間には抵抗１０及びコンデンサ１１を直列に接続する。
間には抵抗１０及びコンデンサ１１を直列に接続する。
なお、スイッチング素子４は、バイポーラトランジスタ
、ＭＯＳＦＥＴ、その他の素子を使用することができ、
またサイリスタ７も通常の小容量サイリスタの他ＧＴＯ
をも含むものとする。
、ＭＯＳＦＥＴ、その他の素子を使用することができ、
またサイリスタ７も通常の小容量サイリスタの他ＧＴＯ
をも含むものとする。
上記のようにオフ信号用として接続したサイリスタ７と
このサイリスタ７のアノード・カソード間に接続したＭ
ＯＳＦＥＴ ８の複合スイッチにより第６図に示すよう
な電圧、電流特性を得ることができる。
このサイリスタ７のアノード・カソード間に接続したＭ
ＯＳＦＥＴ ８の複合スイッチにより第６図に示すよう
な電圧、電流特性を得ることができる。
すなわち、第６図は、ＧＴＯＩのオン時のサイリスタ７
及びＭＯＳＦＥＴ８の電圧（ＶＯＮ ）−電流（ＩＯＮ
）特性を示す。同図から明らかなようにＭＯ８ＦＥＴ
は、オン時の抵抗を殆んど無視し得るので、電圧、電流
は、０点から略直線状に上昇するが、サイリスタ７では
、オン時の抵抗があるために曲線で示すような特性とな
る。
及びＭＯＳＦＥＴ８の電圧（ＶＯＮ ）−電流（ＩＯＮ
）特性を示す。同図から明らかなようにＭＯ８ＦＥＴ
は、オン時の抵抗を殆んど無視し得るので、電圧、電流
は、０点から略直線状に上昇するが、サイリスタ７では
、オン時の抵抗があるために曲線で示すような特性とな
る。
そこで、このサイリ・スタフの電圧、電流特性曲線とＭ
Ｏ８ＦＥＴの電圧、電流特性を示す直線との交点となる
電流を工１とすると、この１１を境にしてこれ以上の電
流領域では、オン状態の電圧が低く、かつ電流増幅率も
高いサイリスタを作動させ、工１以下の電流領域ではス
トレージ時間が無視でき、しかも入力インピーダンスの
高いＭＯＳＦＥＴを作動させることが可能となる。
Ｏ８ＦＥＴの電圧、電流特性を示す直線との交点となる
電流を工１とすると、この１１を境にしてこれ以上の電
流領域では、オン状態の電圧が低く、かつ電流増幅率も
高いサイリスタを作動させ、工１以下の電流領域ではス
トレージ時間が無視でき、しかも入力インピーダンスの
高いＭＯＳＦＥＴを作動させることが可能となる。
第７図は、本発明の一実施例を示し、オン用のスイッチ
ング素子′としてＱｌで示すＭＯＳＦＥＴを使用し、第
５図のＭＯＳＦＥＴ８に対応する符号Ｑ２で示すＭＯＳ
ＦＥＴには、そのドレイン側に抵抗Ｒ６を接続し、ＭＯ
８ＦＥＴ Ｑ２のターンオン時間とサイリスタＴＨＹの
ターンオン時間（ｔｏＮ（ＴＩ（ｙ） ＞＞ ｔｏＮ（
ＭｏｓＦＩＴ ） ）の差の期間、ＭＯＳＦＥＴのドレ
イン電流を定格以内におさえるように配慮したものであ
る。 ］・１′また、サイリスタＴＨＹのゲート
とオフ信号用電源Ｅ２の（−）側に接続した抵抗Ｒ３は
、サイリスタＴＨＹの誤点弧な防止するためのもの、Ｍ
ＯＳＦＥＴＱ２のゲートとオフ信号入力端子との間に接
続した抵抗Ｒ２は、前記ＭＯ８ＦＥＴＱ２０入カゲート
容量の充放電時の発振を防ぐためのもので、回路条件に
よって取り除くことが可能である。
ング素子′としてＱｌで示すＭＯＳＦＥＴを使用し、第
５図のＭＯＳＦＥＴ８に対応する符号Ｑ２で示すＭＯＳ
ＦＥＴには、そのドレイン側に抵抗Ｒ６を接続し、ＭＯ
８ＦＥＴ Ｑ２のターンオン時間とサイリスタＴＨＹの
ターンオン時間（ｔｏＮ（ＴＩ（ｙ） ＞＞ ｔｏＮ（
ＭｏｓＦＩＴ ） ）の差の期間、ＭＯＳＦＥＴのドレ
イン電流を定格以内におさえるように配慮したものであ
る。 ］・１′また、サイリスタＴＨＹのゲート
とオフ信号用電源Ｅ２の（−）側に接続した抵抗Ｒ３は
、サイリスタＴＨＹの誤点弧な防止するためのもの、Ｍ
ＯＳＦＥＴＱ２のゲートとオフ信号入力端子との間に接
続した抵抗Ｒ２は、前記ＭＯ８ＦＥＴＱ２０入カゲート
容量の充放電時の発振を防ぐためのもので、回路条件に
よって取り除くことが可能である。
また、ＭＯ８ＦＥＴ Ｑ２のゲートとオフ信号用電源Ｅ
２の（−）側及びＭＯ３ＦＥＴ Ｑ２のソースとの接続
点に接続した抵抗Ｒ４はＭＯＳ Ｆ ＥＴ Ｑ２の誤点
弧を防止するためのものである。
２の（−）側及びＭＯ３ＦＥＴ Ｑ２のソースとの接続
点に接続した抵抗Ｒ４はＭＯＳ Ｆ ＥＴ Ｑ２の誤点
弧を防止するためのものである。
サイリスタＴＨＹのゲートとオフ信号入力端子間に接続
した抵抗Ｒ１及びコンデンサＣ１は、入力信号波形を整
形するためのものである。
した抵抗Ｒ１及びコンデンサＣ１は、入力信号波形を整
形するためのものである。
以上の他は、基本的に第５図に示す回路と同様であり、
かかる基本回路により本発明の概念を満すことはいうま
でもない。
かかる基本回路により本発明の概念を満すことはいうま
でもない。
第８図は、本発明の回路の各部の動作波形を示し、同図
（４）は、ＭＯＳＦＥＴＱ、のオン時の入力信号電圧を
示す。同様に同図（Ｂ）は、オフ時の入力信号電圧、同
図（Ｏは、複合スイッチを構成するサイリスタＴＲＹに
印加するゲート電流、同図０は、ＭＯＳＦＥＴＱ２のゲ
ート・ソース間電圧、同図［Ｆ］）は、ＧＴＯのゲート
電流、同図「）は、ＧＴＯのゲート電圧をそれぞれ示す
動作波形図である。
（４）は、ＭＯＳＦＥＴＱ、のオン時の入力信号電圧を
示す。同様に同図（Ｂ）は、オフ時の入力信号電圧、同
図（Ｏは、複合スイッチを構成するサイリスタＴＲＹに
印加するゲート電流、同図０は、ＭＯＳＦＥＴＱ２のゲ
ート・ソース間電圧、同図［Ｆ］）は、ＧＴＯのゲート
電流、同図「）は、ＧＴＯのゲート電圧をそれぞれ示す
動作波形図である。
本発明は、上記の構成により、概略以下のような効果を
奏する。
奏する。
（１） ピーク値の大きなオフゲート電流を容易に得
ることができる。
ることができる。
（２） ＧＴＯがオフ状態の時、ＧＴＯに加わるｄｖ
／ｄｔによる変位電流を引き出すのに十分な低いインピ
ーダンスを容易に得ることができる。
／ｄｔによる変位電流を引き出すのに十分な低いインピ
ーダンスを容易に得ることができる。
（８１ＧＴＯのオフゲート電流が小さくなるとサイリス
タの電流は、Ｇを境としてＭＯＳＦＥＴに移行し、複合
スイッチを構成するサイリスタは自動的にオフになる。
タの電流は、Ｇを境としてＭＯＳＦＥＴに移行し、複合
スイッチを構成するサイリスタは自動的にオフになる。
その後はＭＯＳＦＥＴのストレージ時間が無視できるた
めに従来回線には必然的に必要とされたプツトタイムの
設定が不要となる。
めに従来回線には必然的に必要とされたプツトタイムの
設定が不要となる。
なお、上記の効果のみを目的とする場合には、第７図中
のサイリスタＴＨＹをバイポーラトランジスタに置き換
えても等価である。
のサイリスタＴＨＹをバイポーラトランジスタに置き換
えても等価である。
第１図は、バイポーラトランジスタを用（・た従来のＧ
ＴＯのゲート駆動回路図、第２図は、バイポーラトラン
ジスタの直流増幅率特性を示す図、第３図は、オフ信号
側にサイリスタを用いた場合の前記同様ＧＴＯの駆動回
路図、第４図は、上記のサイリスタを用いた場合にオフ
状態で流れる負のゲート電流の説明図、第５図は、本発
明に係るＧＴＯのゲート駆動の基本回路図、第６図は、
上記基本回路図に示したサイリスタとＭＯＳＦＥＴから
成る複合スイッチの電圧、電流特性図、第７図は、本発
明の一実施例を示す回路図、第８図は、その各部の動作
波形を示す図である。 １・・・ＧＴｏ、 ２・・オン信号用電源、
３・・・オン信号入力端子、４・・・スイッチング素子
、 ５・・・オフ信号用電源、 ６・・・オフ信号入力端子、７・・・サイリスタ、８
・・・ ＭＯＳＦＥＴ、 ９
・・・ ゲ − ト 、１０・・・抵 抗、
１１・・・コンデンサ出願代理人 弁理士 菊 池 五
部 牛 ｌ 圀 第３図 弗４図 弗 Ｑ 図
ＴＯのゲート駆動回路図、第２図は、バイポーラトラン
ジスタの直流増幅率特性を示す図、第３図は、オフ信号
側にサイリスタを用いた場合の前記同様ＧＴＯの駆動回
路図、第４図は、上記のサイリスタを用いた場合にオフ
状態で流れる負のゲート電流の説明図、第５図は、本発
明に係るＧＴＯのゲート駆動の基本回路図、第６図は、
上記基本回路図に示したサイリスタとＭＯＳＦＥＴから
成る複合スイッチの電圧、電流特性図、第７図は、本発
明の一実施例を示す回路図、第８図は、その各部の動作
波形を示す図である。 １・・・ＧＴｏ、 ２・・オン信号用電源、
３・・・オン信号入力端子、４・・・スイッチング素子
、 ５・・・オフ信号用電源、 ６・・・オフ信号入力端子、７・・・サイリスタ、８
・・・ ＭＯＳＦＥＴ、 ９
・・・ ゲ − ト 、１０・・・抵 抗、
１１・・・コンデンサ出願代理人 弁理士 菊 池 五
部 牛 ｌ 圀 第３図 弗４図 弗 Ｑ 図
Claims (1)
- 【特許請求の範囲】 ゲートターンオフサイリスクのゲート・カソード間にオ
ン信号用電算とオン信号入力端子を備えたオン用スイッ
チング素子を接続し、同じく上記サイリスタのゲート・
カソード間にオフ信号用電源とオフ信号入力端子を備え
たオフ用サイリスタを接続し、このサイリスクのアノー
ド・カソード間に電界効果トランジスタを接続し、この
トランジスタのゲートと前記オフ信号入力端子とを接続
し、前記オフ用サイリスタのゲートと前記オフ信号入力
端子間に抵抗とコンデンサを直列接続して成るゲートタ
ーンオフサイリスタのゲート駆動回回 路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102084A JPS58222774A (ja) | 1982-06-16 | 1982-06-16 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102084A JPS58222774A (ja) | 1982-06-16 | 1982-06-16 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222774A true JPS58222774A (ja) | 1983-12-24 |
Family
ID=14317904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102084A Pending JPS58222774A (ja) | 1982-06-16 | 1982-06-16 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222774A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123062A (en) * | 1977-03-31 | 1978-10-27 | Rca Corp | Switching circuit |
| JPS562735A (en) * | 1979-06-12 | 1981-01-13 | Ibm | Switching device |
-
1982
- 1982-06-16 JP JP57102084A patent/JPS58222774A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123062A (en) * | 1977-03-31 | 1978-10-27 | Rca Corp | Switching circuit |
| JPS562735A (en) * | 1979-06-12 | 1981-01-13 | Ibm | Switching device |
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