JP2012234926A - 半導体装置 - Google Patents

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Abstract

【課題】インバータ回路の低損失化、高周波化が容易で実装面積が小さい半導体装置を提供する。
【解決手段】スイッチング素子と回生素子１８とが単一の樹脂パッケージ３１内に封止され、スイッチング素子は、シリコンからなり、コレクタ電極１３とエミッタ電極２６とゲート電極１９とを有するＩＧＢＴ１４であって、回生素子１８は、シリコンよりもバンドギャップが大きい化合物半導体からなり、かつ、コレクタ電極１３と接続される第１の主電極とエミッタ電極２６と接続される第２の主電極と第１及び第２の主電極間に流れる電流を制御する制御電極とを有する半導体素子であって、回生素子１８は、エミッタ電極２６の電位がコレクタ電極１３の電位よりも高いときに第１の主電極から第２の主電極に電流を流し、かつ、スイッチング素子の導通期間のうち少なくとも一部の期間に第２の主電極から第１の主電極に電流を流す。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、インバータ回路に用いられる半導体装置に関するものである。
一般的なインバータ回路の構成が、特許文献１の図４に示される。インバータ回路は、スイッチング素子と逆流防止用の転流ダイオードからなる半導体装置を備えている。スイッチング素子には、通常ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が用いられ、また、転流ダイオードとしてＦＲＤ（Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）が用いられる。また、特許文献１は、Ｓｉデバイスの他、ＳｉＣやＧａＮ等の化合物半導体デバイスを用いることも記載している。
図１２は、インバータ回路に用いられる従来の半導体装置の外観図である。図１２（ａは、平面図であり、図１２（ｂ）は断面図である。図１３は、図１２で示した従来の半導体装置の回路図である。従来の半導体装置１００は、銅（Ｃｕ）板１０１上に半田によってコレクタ電極が接合されたＩＧＢＴ１０２と銅板１０１上に半田によってカソード電極が接合されたＦＲＤ１０３を備えている。そして、銅板１０１には、コレクタ（カソード）端子１０１Ａが設けられている。ＩＧＢＴ１０２のゲート電極１０２Ｇは、リード線１０４によりゲート端子１０５に接続されている。ＩＧＢＴ１０２のエミッタ電極１０２Ｅは、リード線１０６によりエミッタ（アノード）端子１０７に接続されている。ＦＲＤ１０３のアノード電極１０３Ａはリード線１０８によりエミッタ（アノード）端子１０７に接続されている。
上記構成の従来の半導体装置１００では、ＩＧＢＴ１０２が、通常動作時のテール電流によるスイッチング損失と低出力（軽負荷）時の導通損失とを生じるため、半導体装置１００を用いてインバータ回路を構成した場合、インバータ回路の低損失化、高周波化が困難という問題点がある。
一方、次世代素子として期待されているＧａＮやＳｉＣを用いた素子（ＦＥＴ）は、スイッチング速度が速いため、上記の課題を克服でき、低リカバリで低損失化、高周波化に有利である。また、ＦＥＴであれば、抵抗性の電圧・電流特性を示すため小電流時の導通損失も少ない。しかしながら、ＩＧＢＴ的なバイポーラ動作デバイスを作製することが困難で実用化されておらず、その抵抗性の特性ゆえに大電流動作が難しいと考えられる。
また、モータドライブのインバータ動作では、力率が低い場合、回生動作の期間の割合が増える。ＦＥＴベースであれば回生動作中にゲートにオン信号が入れば同期整流的な逆導通で損失低減が期待できるが、逆導通機能のないＩＧＢＴの場合はその効果は見込めず、ＦＲＤのＶｆ分の損失が必ず発生する問題があった。
さらに、従来の半導体装置１００の構成は、スイッチング素子（ＩＧＢＴ１０２）とダイオード（ＦＲＤ１０３）とを同一のリードフレーム（Ａｌ配線）上に配置する通常２チップ構成であり実装面積が大きくなるという問題があった。
特開２００９−１８２２６１号公報
従来の半導体装置では、ＩＧＢＴが、通常動作時のテール電流によるスイッチング損失と低出力（軽負荷）時の導通損失とを生じるため、従来の半導体装置を用いてインバータ回路を構成した場合、インバータ回路の低損失化、高周波化が困難という問題点がある。また、従来の半導体装置の構成は、スイッチング素子（ＩＧＢＴ）とダイオード（ＦＲＤ）とを同一のリードフレーム（Ａｌ配線）上に配置する通常２チップ構成であり実装面積が大きくなるという問題があった。
本発明の目的は、上記の課題に鑑み、インバータ回路の低損失化、高周波化が容易で実装面積が小さい半導体装置を提供することにある。
本発明に係る半導体装置は、上記の目的を達成するため、次のように構成される。
第１の半導体装置（請求項１に対応）は、スイッチング素子と回生素子とが単一の樹脂パッケージ内に封止され、前記スイッチング素子は、シリコンからなり、コレクタ電極とエミッタ電極とゲート電極とを有するＩＧＢＴであって、前記回生素子は、シリコンよりもバンドギャップが大きい化合物半導体からなり、かつ、前記コレクタ電極と接続される第１の主電極と前記エミッタ電極と接続される第２の主電極と前記第１及び第２の主電極間に流れる電流を制御する制御電極とを有する半導体素子であって、前記回生素子は、前記エミッタ電極の電位が前記コレクタ電極の電位よりも高いときに前記第１の主電極から前記第２の主電極に電流を流し、かつ、前記スイッチング素子の導通期間のうち少なくとも一部の期間に前記第２の主電極から前記第１の主電極に電流を流すことを特徴とする。
第２の半導体装置（請求項２に対応）は、上記の構成において、好ましくは、前記回生素子は、第１の化合物半導体層と前記第１の化合物半導体層上に形成されかつ前記第１の化合物半導体層よりもバンドギャップが大きい第２の化合物半導体層とを有する主半導体領域と、前記主半導体領域上において互いに離間して形成された前記第１の主電極及び前記第２の主電極と、前記主半導体領域上において前記第１の主電極と前記第２の主電極との間に形成された前記制御電極と、を備えることを特徴とする。
第３の半導体装置（請求項３に対応）は、上記の構成において、好ましくは、前記回生素子は、前記スイッチング素子よりもチップ面積が小さいことを特徴とする。
第４の半導体装置（請求項４に対応）は、上記の構成において、好ましくは、前記回生素子は、前記スイッチング素子上に配置されることを特徴とする。
第５の半導体装置（請求項５に対応）は、上記の構成において、好ましくは、前記回生素子は、少なくとも前記スイッチング素子が導通状態から遮断状態へ移行する期間に、前記第２の主電極から前記第１の主電極に電流を流すことを特徴とする。
第６の半導体装置（請求項６に対応）は、上記の構成において、好ましくは、前記回生素子は、前記スイッチング素子と略同一のタイミングで遮断状態から導通状態へ移行することを特徴とする。
第７の半導体装置（請求項７に対応）は、上記の構成において、好ましくは、前記回生素子は、前記制御電極に電位が０Ｖのときに前記第１の主電極と前記第２の主電極との間に電流が流れないノーマリオフ型の半導体素子であることを特徴とする。
本発明によれば、インバータ回路の低損失化、高周波化が容易で実装面積が小さい半導体装置を提供することができる。
本発明の本実施形態に係る半導体装置の平面図である。 本発明の本実施形態に係る半導体装置の断面図である。 本発明の本実施形態に係る半導体装置を構成するＩＧＢＴの断面図である。 本発明の本実施形態に係る半導体装置の回生素子の断面図である。 図１と図２で示した半導体装置の回路図である。 半導体装置の変形例を示す回路図である。 ＧａＮＦＥＴの電流電圧特性を示す図である。 本発明の本実施形態に係る半導体装置での制御部による各ゲートの制御によるＩＧＢＴと回生素子の第１の動作を説明する図である。 本発明の本実施形態に係る半導体装置での制御部による各ゲートの制御によるＩＧＢＴと回生素子の第２の動作を説明する図である。 本発明の本実施形態に係る半導体装置での制御部による各ゲートの制御によるＩＧＢＴと回生素子の第３の動作を説明する図である。 本発明の本実施形態に係る半導体装置の第２の動作でのゲート信号と電流波形例を示す図である。 従来の半導体装置の（ａ）平面図と（ｂ）断面図である。 従来の半導体装置の回路図である。
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
図１は、本発明の本実施形態に係る半導体装置の平面図である。図２は、本発明の本実施形態に係る半導体装置の断面図である。図３は、本発明の本実施形態に係る半導体装置を構成するＩＧＢＴの断面図である。図４は、本発明の本実施形態に係る半導体装置の回生素子の断面図である。図５は、図１と図２で示した半導体装置の回路図である。半導体装置１０は、銅（Ｃｕ）板１１上に半田等の導電性接着剤１２によってコレクタ電極１３が接合されたＩＧＢＴ（スイッチング素子）１４とＩＧＢＴ１４のエミッタ電極１５上に半田等の導電性接着剤１６によって裏面電極１７が接合された回生素子１８を備えている。ＩＧＢＴ１４は、ゲート電極１９が設けられている。また、回生素子１８は、ソース電極２０とドレイン電極２１とゲート電極２２を備えている。そして、銅板１１には、コレクタ（ドレイン）端子１１Ａが設けられている。ＩＧＢＴ１４のゲート電極１９は、リード線２３によりゲート端子２４に接続されている。ＩＧＢＴ１４のエミッタ電極１５は、リード線２５によりエミッタ（ソース）端子２６に接続されている。回生素子１８のゲート電極２２はリード線２７によりゲート端子２８に接続されている。回生素子１８のソース電極２０は、リード線２９によりエミッタ（ソース）端子２６に接続されている。また、回生素子１８のドレイン電極２１は、リード線３０により銅板１１と接続されている。
スイッチング素子１４と回生素子１８は、単一の樹脂パッケージ３１内に封止されている。スイッチング素子１４は、シリコンからなり、コレクタ電極１３とエミッタ電極１５とゲート電極１９とを有するＩＧＢＴ１４である。図３に示すようにＩＧＢＴ１４は、Ｐ＋型半導体層１４Ａ（コレクタ層）上に高抵抗のｎ−型半導体層１４Ｂが形成されており、Ｐ型半導体層１４Ｃが形成されている。そして、また、Ｎ＋型半導体層１４Ｄ（エミッタ層）が形成されている。Ｎ−型半導体層１４Ｂの表面を酸化して形成されたゲート絶縁膜としてのゲート酸化膜１４Ｅの上に形成されたゲート電極１９が形成されている。また、層間絶縁膜１４Ｆを形成して、Ｐ型半導体層１４ＣおよびＮ＋型半導体層１４Ｄにオーミック接触が形成されたエミッタ電極１５が形成されている。また、Ｐ＋型半導体層１４Ａの裏面に金属膜が蒸着されたコレクタ電極１３が形成されている。
回生素子１８は、シリコンよりもバンドギャップが大きい化合物半導体からなり、かつ、コレクタ電極１３と接続される第１の主電極（ドレイン電極）２１とエミッタ電極１５と接続される第２の主電極（ソース電極）２０と第１及び第２の主電極間に流れる電流を制御する制御電極（ゲート電極）２２とを有する半導体素子である。図４に示すように回生素子１８は、基板１８Ｄ上に形成されたバッファ層１８Ｅ上の第１の化合物半導体層１８Ａと第１の化合物半導体層１８Ａ上に形成されかつ第１の化合物半導体層１８Ａよりもバンドギャップが大きい第２の化合物半導体層１８Ｂとを有する主半導体領域１８Ｃと、主半導体領域１８Ｃ上において互いに離間して形成された第１の主電極（ドレイン電極）２１及び第２の主電極（ソース電極）２０と、主半導体領域１８Ｃ上において第１の主電極２１と第２の主電極２０との間に形成された制御電極（ゲート電極）２２と、を備える。回生素子１８は、スイッチング素子１４よりもチップ面積が小さい。回生素子１８は、スイッチング素子１４上に配置される。ここでは、化合物半導体層として窒化物半導体層を用いた場合について説明する。上記のような回生素子１８として、例えば、ＧａＮＦＥＴを用いることができる。
主半導体領域１８Ｃは、第１の窒化物半導体層（電子走行層）１８Ａと、第１の窒化物半導体層１８Ａ上にヘテロ接合して形成される第２の窒化物半導体層（電子供給層）１８Ｂと、第１の窒化物半導体層１８Ａ中に形成される２次元キャリアガス層１８Ｆと、を有している。また、基板１８Ｄと第１の窒化物半導体層１８Ａとの間にはバッファ層１８Ｅが形成されている。さらに、基板１８Ｄには、裏面電極１８Ｆが設けられている。
基板１８Ｄの材料は、シリコンカーバイド、サファイア、スピネル、ＺｎＯ、シリコン、ガリウム窒化物、アルミニウム窒化物、またはＩＩＩ族窒化物材料の成長が可能な任意の他の材料とすることができる。本実施形態における基板１８Ｄは、シリコンからなる。
バッファ層１８Ｅは、基板１８Ｄ上に生成され、基板１８Ｄと電子走行層１８Ａとの間の格子不整合を低減するためのものである。バッファ層１８Ｅは、膜厚が約１０００Åとすることが好ましいが、他の膜厚を用いることができる。バッファ層１８Ｅは、多くの異なる材料からなることができ、適切な材料は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）である。本実施形態でのバッファ層は、ＧａＮ（Ａｌｘ１Ｇａ１−ｘ１Ｎ，ｘ１＝０）とＡｌＧａＮ（Ａｌｘ２Ｇａ１−ｘ２Ｎ，ｘ２＝１）とを繰り返し積層した構造からなる。
バッファ層１８Ｅは、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いて基板１８Ｄ上に形成することができる。
回生素子１８は、バッファ層１８Ｅ上に形成された電子走行層１８Ａをさらに備えている。適切な電子走行層１８Ａは、Ａｌｙ１Ｇａｙ２Ｉｎ（１−ｙ１−ｙ２）Ｎ（０≦ｙ１＜１，０≦ｙ２≦１，ｙ１＋ｙ２≦１）などのＩＩＩ族窒化物材料からなる。本実施形態では、電子走行層１８Ａは、膜厚約２μｍでノンドープのＧａＮ層からなる。電子走行層２０は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いてバッファ層１８Ｅ上に形成することができる。
また、回生素子１８では、電子走行層１８Ａ上に電子供給層１８Ｂが形成されている。電子走行層１８Ａおよび電子供給層１８Ｂのそれぞれは、ドープされたまたはアンドープのＩＩＩ族窒化物材料からなる。電子供給層１８Ｂは、ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＮまたはそれらの組み合わせなどの異なる材料の１つまたは複数の層からなる。本実施形態で、電子供給層１８Ｂは、２２．５ｎｍのＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）からなる。二次元電子ガス（２ＤＥＧ）層１８Ｆが、電子走行層１８Ａにおける電子走行層１８Ａと電子供給層１８Ｂとのヘテロ界面近傍に形成されている。電子供給層１８Ｂは、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いて電子走行層１８Ａ上に形成することができる。
さらに、回生素子１８には、金属の第２の主電極（ソース電極）２０および第１の主電極（ドレイン電極）２１が互いに離間するように形成されている。これらの電極に用いる金属として、例えば、チタン、アルミニウム、金、またはニッケルの合金を含むがこれらの制限されない異なる材料を用いることができる。そして、これらのソース電極２０、ドレイン電極２１は、二次元電子ガス（２ＤＥＧ）層１８Ｆとオーム接触している。
回生素子１８のゲート電極２２は、ソース電極２０とドレイン電極２１との間に形成される。ゲート電極２２に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料を用いることができる。この回生素子１８では、ゲート電極２２とソース電極２０と裏面電極１８Ｇを接続することにより、ダイオード特性を得られるようにしている。
なお、上記構成は、図５で示す回路図の構成となっているが、図６で示すようなＧａＮＦＥＴとＧａＮダイオードを並列に接続した構成でも良い。
本実施形態では、上記のように、スイッチング素子としてＩＧＢＴ１４を用い、従来のＦＲＤの代わりに例えばＧａＮＦＥＴ１８を用いることができる。そして、ＧａＮＦＥＴ１８は、ダイオード動作させることができる。また、実装面積を削減するため、縦型デバイスのＩＧＢＴ１４のチップ上に横型デバイスのＧａＮＦＥＴ１８による回生素子１８のチップを実装している。
それにより、ＧａＮＦＥＴ１８を横型デバイスとして作製した場合は、表面にドレイン、ソース、ゲートの各電極が配置される。チップ裏面はソース、ゲート、ドレインのいずれかの電位にすることも可能である。
また、ＩＧＢＴ１４のチップの上にＧａＮＦＥＴ１８のチップを実装したとき、ＩＧＢＴ１４の表面電極エミッタ電極１５上にＧａＮＦＥＴ１８の裏面が接続される。ＧａＮＦＥＴ１８の裏面はどの電位でも良いが、好ましくはソースとする必要があり、電気回路上エミッタ１５にはソース２０を接続する必要があるため、この好ましい状態が必然的に達成される。すなわち、本発明の構成により実装面積の削減と電気回路的に好ましい電位設計が同時に達成できる。
さらに、本実施形態では、ダイオードに電界効果を利用したＧａＮＦＥＴを用いる。例えば、ボディダイオード構造がないノーマリオフ型のＧａＮＦＥＴを考えたときに、ゲートとソースをショートするとしきい値電圧が順方向電圧に相当するダイオードが実現できる。ＧａＮＦＥＴ１８のソース・ドレイン電極が、アノード・カソード電極に相当する。本ダイオードとして用いるＧａＮＦＥＴもユニポーラ動作するのでリカバリ特性は良い。また、しきい値を低く作製すれば、低Ｖｆの導通損失が少ないダイオードも実現できる。
なお、ノーマリオフ型のＧａＮＦＥＴとして、リセス構造、ショットキーゲート構造、ｐ型ゲート構造（ｐ型金属酸化膜、ｐ−ＡｌＧａＮ）、ＭＩＳ構造、Ｆイオンによるしきい値制御構造などが考えられる。
次に、本発明の本実施形態に係る半導体装置１０の動作を、図５〜図１１を参照して説明する。
本実施形態に係る半導体装置１０では、図５に示す制御部４０によりＩＧＢＴ１４のゲートとＧａＮＦＥＴ１８のゲートを制御することにより動作させる。まず、図５で示す制御部４０を説明する。制御部４０は、入力部４１とＣＰＵ４２とメモリ４３とゲートドライブ４４とゲートドライブ４５とを備えている。メモリ４３には、ＩＧＢＴ１４のターンオフ時のテール電流が流れる期間ＴｍとＧａＮＦＥＴ１８をオンする期間ＴＯＮを記憶している。
図７は、ＧａＮＦＥＴ１８の電流電圧特性を示す図である。例えば、回生素子１８は、制御電極に電位が０Ｖのときに第１の主電極と第２の主電極との間に電流が流れないノーマリオフ型の半導体素子である。ＧａＮＦＥＴによって形成された回生素子１８は、ＩＧＢＴ１４のエミッタ電極の電位がコレクタ電極の電位よりも高いときには、図７の範囲Ａに示すように第１の主電極（ドレイン電極）２１から第２の主電極（ソース電極）２０に電流が流れる。そして、制御部によって回生素子１８のゲートを制御することにより、スイッチング素子１４の導通期間のうち少なくとも一部の期間に第２の主電極（ソース電極）２０と第１の主電極（ドレイン電極）２１との間に電流を流す。
ここでは、制御部４０によりゲートを制御することによって、回生素子１８は、少なくともスイッチング素子１４が導通状態から遮断状態へ移行する期間に、第２の主電極２０と第１の主電極２１との間に電流を流すように制御する。
半導体装置１０での制御部４０による各ゲートの制御によるＩＧＢＴ１４と回生素子１８の第１の動作を、図８を参照して説明する。まず、入力部４１からスイッチング素子であるＩＧＢＴ１４の動作の周波数又はオンデューティ等の指令を入力する。それにより、ＣＰＵ４２は、ＩＧＢＴ１４のターンオン時刻ｔ０とターンオフ時刻ｔ１を演算する。次に、ＩＧＢＴ１４のターンオフ時刻ｔ１からメモリ４３に記憶されているテール電流の期間Ｔｍを減算することにより、ＧａＮＦＥＴ１８のゲートをオンにする時刻ｔ２（＝ｔ１−Ｔｍ）を演算する。次に、ＧａＮＦＥＴ１８のゲートをオフする時刻ｔ３をメモリ４３に記憶しているＴＯＮを用いて、ｔ３＝ｔ２＋ＴＯＮとして演算する。ＣＰＵ４２は、ゲートドライブ４４により得られた時刻ｔ０でＩＧＢＴ１４のゲートをオンにし、時刻ｔ２でゲートドライブ４５によりＧａＮＦＥＴ１８のゲートをオンにし、時刻ｔ１でＩＧＢＴ１４のゲートをオフし、時刻ｔ３にＧａＮＦＥＴ１８のゲートをオフする。
入力部４１からＩＧＢＴ１４の動作の周波数の指令が変わらなければ、その周波数に基づいてＩＧＢＴ１４の次のターンオン時刻ｔ０とターンオフ時刻ｔ１をＣＰＵ４２は演算し、それらに基づいて上記と同様にして再びＧａＮＦＥＴ１８のゲートをオンにする時刻ｔ２とゲートをオフする時刻ｔ３を演算し、上記の動作を繰り返し行う。
入力部４１からＩＧＢＴ１４の動作の周波数の変更の指令が入力されれば、その変更された周波数に基づいてＣＰＵ４２は、ＩＧＢＴ１４のターンオン時刻とターンオフ時刻とＧａＮＦＥＴ１８のゲートのオン時刻とゲートのオフ時刻を上記と同様にして演算し、ＩＧＢＴ１４のゲートとＧａＮＦＥＴ１８のゲートのオンオフを行う。
このようにして半導体装置１０では、ＩＧＢＴ１４のターンオフ直前にＩＧＢＴ１４とＧａＮＦＥＴ１８の両方に電流が流れる状態にしておき、ＩＧＢＴ１４を先にＯＦＦして、その後にＧａＮＦＥＴ１８をＯＦＦさせる。
ターンＯＦＦ直前にＩＧＢＴ１４とＧａＮＦＥＴ１８を並列動作させて、両デバイスのＯＦＦタイミングをずらす。具体的には、先にＩＧＢＴ１４をＯＦＦさせテール電流期間が終了してからＧａＮＦＥＴ１８をＯＦＦさせる。ＧａＮＦＥＴ１８にはテール電流がなくスイッチング損失が少ない。すなわち、本動作によりＩＧＢＴ１４のテール電流による損失増大を防ぐことができる。
次に、半導体装置１０での制御部４０による各ゲートの制御によるＩＧＢＴ１４と回生素子１８の第２の動作を、図９を参照して説明する。まず、入力部４１からスイッチング素子であるＩＧＢＴ１４の動作の周波数等の指令を入力する。それにより、ＣＰＵ４２は、ＩＧＢＴ１４のターンオン時刻ｔ０とターンオフ時刻ｔ１を演算する。次に、ＩＧＢＴ１４のターンオフ時刻ｔ１からメモリ４３に記憶されているテール電流の期間Ｔｍを減算することにより、ＧａＮＦＥＴ１８のゲートをオンにする時刻ｔ２（＝ｔ０−ＴＩ）を演算する。次に、ＧａＮＦＥＴ１８のゲートをオフする時刻ｔ３をメモリ４３に記憶しているＴＯＮを用いて、ｔ３＝ｔ１−Ｔｍ＋ＴＯＮとして演算する。ＣＰＵ４２は、ゲートドライブ４４，４５により得られた時刻ｔ０でＩＧＢＴ１４とＧａＮＦＥＴ１８のそれぞれのゲートをオンにし、時刻ｔ１でＩＧＢＴ１４のゲートをオフし、時刻ｔ３にＧａＮＦＥＴ１８のゲートをオフする。
入力部４１からＩＧＢＴ１４の動作の周波数の指令が変わらなければ、その周波数に基づいてＩＧＢＴ１４の次のターンオン時刻ｔ０とターンオフ時刻ｔ１をＣＰＵ４２は演算し、それらに基づいて上記と同様にして再びＧａＮＦＥＴ１８のゲートをオンにする時刻ｔ２とゲートをオフする時刻ｔ３を演算し、上記の動作を繰り返し行う。
入力部４１からＩＧＢＴ１４の動作の周波数の変更の指令が入力されれば、その変更された周波数に基づいてＣＰＵ４２は、ＩＧＢＴ１４のターンオン時刻とターンオフ時刻とＧａＮＦＥＴ１８のゲートのオン時刻とゲートのオフ時刻を上記と同様にして演算し、ＩＧＢＴ１４のゲートとＧａＮＦＥＴ１８のゲートのオンオフを行う。
このように、回生素子１８は、スイッチング素子１４と略同一のタイミングで遮断状態から導通状態へ移行する。そして、ＩＧＢＴ１４と、ＧａＮＦＥＴ１８を並列動作させる。ターンＯＦＦは第１の動作と同じ考え方でＩＧＢＴ１４、ＧａＮＦＥＴ１８の順番でＯＦＦさせる。
ターンＯＮ時にＩＧＢＴ１４よりも先にＧａＮＦＥＴ１８をＯＮさせることで、ＧａＮＦＥＴ１８の高速スイッチング特性を生かし同様な損失低減が期待できる。しかし、ターンオフ時とは異なり同時のタイミングでＯＮさせても本効果は期待できる。
半導体装置１０での制御部による各ゲートの制御によるＩＧＢＴと回生素子の第３の動作を、図１０を参照して説明する。まず、入力部４１からスイッチング素子であるＩＧＢＴ１４の動作の周波数等の指令を入力する。それにより、ＣＰＵ４２は、ＩＧＢＴ１４のターンオン時刻ｔ０とターンオフ時刻ｔ１を演算する。次に、ＩＧＢＴ１４のターンオフ時刻ｔ１からメモリ４３に記憶されているテール電流の期間Ｔｍを減算することにより、ＧａＮＦＥＴ１８のゲートをオンにする時刻ｔ２（＝ｔ１−Ｔｍ）を演算する。次に、ＧａＮＦＥＴ１８のゲートをオフする時刻ｔ３をメモリ４３に記憶しているＴＯＮを用いて、ｔ３＝ｔ２＋ＴＯＮとして演算する。ＣＰＵ４２は、ゲートドライブ４４により得られた時刻ｔ０でＩＧＢＴ１４のゲートをオンにし、時刻ｔ２でゲートドライブ４５によりＧａＮＦＥＴ１８のゲートをオンにし、時刻ｔ１でＩＧＢＴ１４のゲートをオフし、時刻ｔ３にＧａＮＦＥＴ１８のゲートをオフする。
入力部４１からＩＧＢＴ１４の動作の周波数の指令が変わらなければ、その周波数に基づいてＩＧＢＴ１４の次のターンオン時刻ｔ０とターンオフ時刻ｔ１をＣＰＵ４２は演算し、それらに基づいて上記と同様にして再びＧａＮＦＥＴ１８のゲートをオンにする時刻ｔ２とゲートをオフする時刻ｔ３を演算し、上記の動作を繰り返し行う。
入力部４１からＩＧＢＴ１４の動作の周波数の変更の指令が入力されれば、その変更された周波数に基づいてＣＰＵ４２は、ＩＧＢＴ１４のターンオン時刻とターンオフ時刻とＧａＮＦＥＴ１８のゲートのオン時刻とゲートのオフ時刻を上記と同様にして演算し、ＩＧＢＴ１４のゲートとＧａＮＦＥＴ１８のゲートのオンオフを行う。
また、図示しない電流センサにより、半導体装置１０に流れる電流の大きさ又は方向を検出し、制御部４０に入力する。そして、半導体装置１０に流れる電流に応じてＩＧＢＴ１４及びＧａＮＦＥＴ１８を制御する。例えば、入力された電流が所定の電流よりも小さいときは、ＩＧＢＴ１４のゲートをオフにし、ＧａＮＦＥＴ１８のゲートをオンにする。入力された電流が所定の電流よりも大きいときは、ＩＧＢＴ１４のゲートをオンにし、ＧａＮＦＥＴ１８のゲートをオフにする。
このように、低出力時はＧａＮＦＥＴ１８のみをスイッチとして動作させ、高出力時はＩＧＢＴ１４も（のみ）スイッチとして動作させる。ターンＯＦＦは第１の動作と同じ考え方でＩＧＢＴ１４、ＧａＮＦＥＴ１８の順番でＯＦＦさせる。
ＩＧＢＴ１４には立ち上がり電圧があるため、低出力（低電流）時に電圧降下が大きく低損失化に限界がある。そこで、低出力時にはＧａＮＦＥＴ１８もスイッチとして動作させて損失低減に積極的に利用する。もちろんＧａＮＦＥＴ１８は、低出力時だけでなく常にＩＧＢＴ１４と並列に動作させても良い。
上記第１の動作、第２の動作、第３の動作を個々に説明したが、それぞれの動作を組み合わせて行っても良い。
ＩＧＢＴ１４には、導通損失（立ち上がり電圧）とテール電流にトレードオフがある。本発明によりターンＯＦＦをＧａＮＦＥＴ１８が受け持つようになればＩＧＢＴ１４のテール電流特性を良くする必要がない。すなわち、トレードオフは関係から解放され立ち上がり電圧の非常に低いＩＧＢＴ１４が実現し、導通損失をより低減することが可能になる。その結果、インバータの電力損失は、さらに低減できることになる。
モータドライブなどで力率が低い場合、本発明ではＧａＮＦＥＴ１８にゲートオン信号が入った状態で逆導通動作が見込めるので、ＦＲＤだけが逆導通動作を受け持っていた時に比べて、リカバリ特性に優れ、損失低減、効率アップが実現される。
さらに、本実施形態に係る半導体装置の具体例を示す。図１１は、半導体装置１０の第２の動作でのゲート信号と電流波形例を示す図である。本具体例は、ＩＧＢＴ１４とＧａＮＦＥＴ１８を並列動作させ、ＩＧＢＴ１４のテール電流によるターンオフ損失を削減した例である。図１１（Ａ）はゲート信号であり、ＩＧＢＴ１４のゲート信号とＧａＮＦＥＴ１８のゲート信号を示している。曲線Ａは、Ｉｄｓであり、曲線ＢはＩｃｅである。曲線Ｃは、ＩｃｅとＩｄｓを加えた電流波形である。例えば、モータドライブ用のインバータを想定した場合、Ｌ負荷的な動作をするため、本発明の複合素子に流れる電流は、ＩＧＢＴ１４とＧａＮＦＥＴ１８両方の合計が一定電流になろうとする。すなわち、ＩＧＢＴ１４が先にターンオフした際の減少した電流はＧａＮＦＥＴ１８に流れる電流で補われる。その際ＧａＮＦＥＴ１８は、ＯＮし続けているので、ＩＧＢＴ１４は、オフしてもそのＶＣＥは低い電圧のままなので、テール電流によるスイッチング損失はほとんど発生しない。もちろん、ＧａＮＦＥＴ１８の導通損失は若干増えるがその量は、オン期間が短いのでテール電流による損失低減量の１／１００以下である。
以上のように、本発明は、インバータ回路等に用いられる半導体装置において、オフ時のスイッチング損失と低出力時の導通損失とを低減することで、インバータ回路の高効率化に寄与する半導体装置を提供することができる。
なお、本実施形態では、回生素子としてＧａＮＦＥＴを用いて説明したが、ＧａＮＦＥＴだけでなく、ボディダイオード構造を持たないＦＥＴであれば適用可能である。また、本実施形態では、縦型ＩＧＢＴ１４のチップの上に横型ＧａＮＦＥＴを実装した例を示したが、横型ＧａＮチップ上に、縦型ＩＧＢＴチップを実装しても良い。さらに、ゲート入力端子は、それぞれ設けているが、パッケージ内に適切なタイミングを作り出すＩＣを内蔵して入力を１つにしても良い。その場合電流検出をパッケージ内部（あるいは外部）で行い、その値をＩＣにフィードバックしてＧａＮとＩＧＢＴのドライブ分担などを動的に制御しても良い。また、本実施形態では、電極の端子との接続をリード線で行うようにしたが、リード線の代わりに銅等の金属製のバーで接続することにより、放熱を良好にすることができる。また、ＧａＮＦＥＴ１８のソース電極と裏面電極との接続をＧａＮＦＥＴの側面に堆積させた金属または、貫通孔を設けその貫通孔に設けた金属により接続するようにすることもできる。
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。また、実施例同士を組み合わせても良い。
本発明に係る半導体装置は、インバータ回路に用いる半導体装置等に利用される。
１０ 半導体装置
１１ 銅板
１１Ａ コレクタ端子
１２ 半田（導電性接着剤）
１３ コレクタ電極
１４ ＩＧＢＴ
１５ エミッタ電極
１６ 半田電極（導電性接着剤）
１７ 裏面電極
１８ 回生素子
１９ ゲート電極
２０ ソース電極
２１ ドレイン電極
２２ ゲート電極層
２３ リード線
２４ ゲート端子
２５ リード線
２６ エミッタ（ソース）端子
２７ リード線
２８ ゲート端子
２９ リード線
３０ リード線
３１ 樹脂パッケージ
４０ 制御部
４１ 入力部
４２ ＣＰＵ
４３ メモリ
４４ ゲートドライブ
４５ ゲートドライブ
１００ 半導体装置
１０１ 銅板
１０２ ＩＧＢＴ
１０３ ＦＲＤ
１０４ リード線
１０５ ゲート端子
１０６ リード線
１０７ エミッタ（アノード）端子
１０８ リード線

Claims (7)

  1. スイッチング素子と回生素子とが単一の樹脂パッケージ内に封止され、
    前記スイッチング素子は、シリコンからなり、コレクタ電極とエミッタ電極とゲート電極とを有するＩＧＢＴであって、
    前記回生素子は、シリコンよりもバンドギャップが大きい化合物半導体からなり、かつ、前記コレクタ電極と接続される第１の主電極と前記エミッタ電極と接続される第２の主電極と前記第１及び第２の主電極間に流れる電流を制御する制御電極とを有する半導体素子であって、
    前記回生素子は、前記エミッタ電極の電位が前記コレクタ電極の電位よりも高いときに前記第１の主電極から前記第２の主電極に電流を流し、かつ、前記スイッチング素子の導通期間のうち少なくとも一部の期間に前記第２の主電極から前記第１の主電極に電流を流すことを特徴とする半導体装置。
  2. 前記回生素子は、第１の化合物半導体層と前記第１の化合物半導体層上に形成されかつ前記第１の化合物半導体層よりもバンドギャップが大きい第２の化合物半導体層とを有する主半導体領域と、前記主半導体領域上において互いに離間して形成された前記第１の主電極及び前記第２の主電極と、前記主半導体領域上において前記第１の主電極と前記第２の主電極との間に形成された前記制御電極と、を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記回生素子は、前記スイッチング素子よりもチップ面積が小さいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記回生素子は、前記スイッチング素子上に配置されることを特徴とする請求項３に記載の半導体装置。
  5. 前記回生素子は、少なくとも前記スイッチング素子が導通状態から遮断状態へ移行する期間に、前記第２の主電極から前記第１の主電極に電流を流すことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記回生素子は、前記スイッチング素子と略同一のタイミングで遮断状態から導通状態へ移行することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記回生素子は、前記制御電極に電位が０Ｖのときに前記第１の主電極と前記第２の主電極との間に電流が流れないノーマリオフ型の半導体素子であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
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