JPS6172411A - スイツチング用半導体装置 - Google Patents
スイツチング用半導体装置Info
- Publication number
- JPS6172411A JPS6172411A JP59195379A JP19537984A JPS6172411A JP S6172411 A JPS6172411 A JP S6172411A JP 59195379 A JP59195379 A JP 59195379A JP 19537984 A JP19537984 A JP 19537984A JP S6172411 A JPS6172411 A JP S6172411A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- semiconductor device
- turned
- input signal
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はバイポーラ形と電界効果形との並列のパワート
ランジスタなどから構成されスイッチング動作を行う半
導体装置に関する。
ランジスタなどから構成されスイッチング動作を行う半
導体装置に関する。
以下各図の説明において同一の符号は同−又は相当部分
を示す。
を示す。
この種の装置としては従来バイポーラ形パワートランジ
スタ（以下バイポーラトランジスタと呼ぶ）、あるいは
電界効果形パワートランジスタ（以下ＦＥＴと呼ぶ）が
知られている。しかしバイポーラトランジスタはＯＮ電
圧が低いものの、ターンオン時間（以下ｔｏｎと記す）
、降下時間（フォール時間とも呼び以下ｔｆと記す）が
遅く、又ターンオフ時にトランジスタ加わる逆電圧がい
わゆる安全動作領域内に納まる必要があるなどの問題も
あって、使用しにくいものであった。他方ＦＥＴについ
ては上記のようなスイッチング時の間１はないものの、
ＯＮ電圧が高いため、これもまた使用しにくいものであ
った。
スタ（以下バイポーラトランジスタと呼ぶ）、あるいは
電界効果形パワートランジスタ（以下ＦＥＴと呼ぶ）が
知られている。しかしバイポーラトランジスタはＯＮ電
圧が低いものの、ターンオン時間（以下ｔｏｎと記す）
、降下時間（フォール時間とも呼び以下ｔｆと記す）が
遅く、又ターンオフ時にトランジスタ加わる逆電圧がい
わゆる安全動作領域内に納まる必要があるなどの問題も
あって、使用しにくいものであった。他方ＦＥＴについ
ては上記のようなスイッチング時の間１はないものの、
ＯＮ電圧が高いため、これもまた使用しにくいものであ
った。
そこで上記の問題点を解決するため、従来、第５図のよ
うにバイポーラトランジスタＱ１とＦＥＴＱ２を並列に
すなわち前者Ｑ１のエミッタＦ３１と後者Ｑ２のソース
Ｓを接続して共通エミッタＥとし、前者Ｑ１のコレクタ
Ｃ１と後者Ｑ２のドレノ インＤを接続して共通コ
レクタＣとして、スイッチング回路に使用することが知
られている。
うにバイポーラトランジスタＱ１とＦＥＴＱ２を並列に
すなわち前者Ｑ１のエミッタＦ３１と後者Ｑ２のソース
Ｓを接続して共通エミッタＥとし、前者Ｑ１のコレクタ
Ｃ１と後者Ｑ２のドレノ インＤを接続して共通コ
レクタＣとして、スイッチング回路に使用することが知
られている。
この半導体装置は第５図のトランジスタＱｌ。
Ｑ２のベースＢ、ゲートＧに第６図（１） 、 （２）
の波形のような躯動信号（ベース電流ＩＢ、ゲート電圧
ＶＧ）を入れることによって、トランジスタＱ２く をＱｌより早めＯＮさせ遅（ＯＦＦさせるものである。
の波形のような躯動信号（ベース電流ＩＢ、ゲート電圧
ＶＧ）を入れることによって、トランジスタＱ２く をＱｌより早めＯＮさせ遅（ＯＦＦさせるものである。
すなわち第６図（１）〜（４）はそれぞれバイポーラト
ランジスタＱ１のベース′域流ＩＢＳＦＥＴＱｚのゲー
ト電圧ＶＧ、バイポーラトランジスタＱ１のコレクター
＃Ｉｌｃ流ＩＣ，ＦＥＴＱ２のドレイン電流よりの各波
形を示す。同図（２）のように時点１０にＦＥＴＱ２の
ゲートＧにそのしきい値電圧より高い値のゲート′−圧
ＶＧが与えられることによりＦＥＴＱ２は速やかにＯＮ
状態となり、同図（４）のようにスイッチング回路の負
荷電光重がドレイン電流ＩＤとして流れ始める。
ランジスタＱ１のベース′域流ＩＢＳＦＥＴＱｚのゲー
ト電圧ＶＧ、バイポーラトランジスタＱ１のコレクター
＃Ｉｌｃ流ＩＣ，ＦＥＴＱ２のドレイン電流よりの各波
形を示す。同図（２）のように時点１０にＦＥＴＱ２の
ゲートＧにそのしきい値電圧より高い値のゲート′−圧
ＶＧが与えられることによりＦＥＴＱ２は速やかにＯＮ
状態となり、同図（４）のようにスイッチング回路の負
荷電光重がドレイン電流ＩＤとして流れ始める。
次に期間Ｔ１ののちの時点ｔ１にバイポーラトランジス
タＱ１のベースＢに同図（１）のようにベース電ｆｉＩ
Ｂが与えられ、バイポーラトランジスタＱ１のエミッタ
・コレクタ電圧は比較的ゆるやかに下降してＯＮ電圧と
なり、これとともに負荷電光重は同図（３） 、 （４
）のコレクタ電流ｔ流ＩＣ，ドレイン電流ＩＤのように
除々にＯＮ電圧がＦＥＴＱ２より低いバイポーラトラン
ジスタＱｌ側に移行し、やがて大部分の負荷電光重がコ
レクタ電流ＩＣとしてバイポーラトランジスタＱ１を流
れるようになる。
タＱ１のベースＢに同図（１）のようにベース電ｆｉＩ
Ｂが与えられ、バイポーラトランジスタＱ１のエミッタ
・コレクタ電圧は比較的ゆるやかに下降してＯＮ電圧と
なり、これとともに負荷電光重は同図（３） 、 （４
）のコレクタ電流ｔ流ＩＣ，ドレイン電流ＩＤのように
除々にＯＮ電圧がＦＥＴＱ２より低いバイポーラトラン
ジスタＱｌ側に移行し、やがて大部分の負荷電光重がコ
レクタ電流ＩＣとしてバイポーラトランジスタＱ１を流
れるようになる。
次に同図（１）のようにベース電流ＩＢが期間Ｔ２だけ
流されたのち時点ｔ２に断たれると、バイポーラトラン
ジスタＱ１は再び除々にＯＦＦ状態に移行し、同図（３
） 、 （４）のように負荷電流Ｉはバイポーラトラン
ジスタＱ１側からＦＥＴＱ２側にドレイン電流ＩＤとし
て移行する。
流されたのち時点ｔ２に断たれると、バイポーラトラン
ジスタＱ１は再び除々にＯＦＦ状態に移行し、同図（３
） 、 （４）のように負荷電流Ｉはバイポーラトラン
ジスタＱ１側からＦＥＴＱ２側にドレイン電流ＩＤとし
て移行する。
次に時点ｔ２から期間Ｔ３を経た時点ｔ３にゲート電圧
ＶＧが断たれると、ＦＥＴＱ２は同図（４）のドレイン
電流ＩＤのように速やかにＯＦＦ状態となって負荷電光
重が断たれ、スイッチング動作１サイクル（１開閉）が
終わる。
ＶＧが断たれると、ＦＥＴＱ２は同図（４）のドレイン
電流ＩＤのように速やかにＯＦＦ状態となって負荷電光
重が断たれ、スイッチング動作１サイクル（１開閉）が
終わる。
このように第５図の半導体装置では、最初にＦＥＴＱ２
がＯＮするため、ターンオン損失はＦＥＮする場合に比
較すれば、ターンオン損失ははるかに小さい。
がＯＮするため、ターンオン損失はＦＥＮする場合に比
較すれば、ターンオン損失ははるかに小さい。
一方、Ｔ２期間中はバイポーラトランジスタＱ１もＯＮ
するが、第７図の両トランジスタＱｌ。
するが、第７図の両トランジスタＱｌ。
Ｑ２のＯＮ％圧特性（すなわち第７図はそれぞれバイポ
ーラトランジスタＱ１又はＦＥＴＱ２のコレクタ電流Ｉ
Ｃ又はドレイン電流ＩＤの大きさと、ＯＮ電圧つまり飽
和コレクタ・エミッタ電圧ＶＣＥ（Ｓａｔ）又はドレイ
７−ソース０Ｎ１ｔＥＥＶＤ８ＯＮの関係を示している
。）に示されるように、ノクイポーラトランジスタＱ１
の方がＯＮ電圧が低いためこのトランジスタＱｌ側に電
流が流れる。またターンオフ時もＦＥＴＱ２が後からＯ
ＦＦ’するため、ターンオフ損失はＦＢＴＱ２で発生す
るが小さい。
ーラトランジスタＱ１又はＦＥＴＱ２のコレクタ電流Ｉ
Ｃ又はドレイン電流ＩＤの大きさと、ＯＮ電圧つまり飽
和コレクタ・エミッタ電圧ＶＣＥ（Ｓａｔ）又はドレイ
７−ソース０Ｎ１ｔＥＥＶＤ８ＯＮの関係を示している
。）に示されるように、ノクイポーラトランジスタＱ１
の方がＯＮ電圧が低いためこのトランジスタＱｌ側に電
流が流れる。またターンオフ時もＦＥＴＱ２が後からＯ
ＦＦ’するため、ターンオフ損失はＦＢＴＱ２で発生す
るが小さい。
このことによって、ｔｏｎ、ｔｆが小さくかつＯＮ電圧
が小さいと言う効果を得ていたのであるが、この装置に
は次のような欠点がある。
が小さいと言う効果を得ていたのであるが、この装置に
は次のような欠点がある。
■ 端子が４端子あるため、同一パッケージ内に２つの
トランジスタＱｌ、Ｑ２を構成しようとすると、従来装
置に比べ端子を１つ余分につくらなければならないため
大形化する。
トランジスタＱｌ、Ｑ２を構成しようとすると、従来装
置に比べ端子を１つ余分につくらなければならないため
大形化する。
■ トランジスタＱ１とＱ２の入力信号（ベース４流Ｉ
Ｂとゲートシ圧ｖＧ）がそれぞれ別な波形をしでおり、
入力信号電圧（駆動信号′４圧ともいう）をつくるため
の回路か複雑化する。
Ｂとゲートシ圧ｖＧ）がそれぞれ別な波形をしでおり、
入力信号電圧（駆動信号′４圧ともいう）をつくるため
の回路か複雑化する。
この発明は前述の欠点を除き、従来のスイッチング用半
導体装置と同じく３端子素子であり、かつ単純な方形波
パルスの入力信号電圧で、ｔｏｎ。
導体装置と同じく３端子素子であり、かつ単純な方形波
パルスの入力信号電圧で、ｔｏｎ。
ｔｆが短か（ＯＮ電圧の低いスイッチング用半導体装置
を提供することを目的とする。
を提供することを目的とする。
本発明の要点はバイポーラトランジスタのエミッタ、コ
レクタをそれぞれ電界効果トランジスタのソース、ドレ
インに接続し、この共通に接続されなエミッタ、ソース
を共通エミッタ、同じくコレクタ、ドレインを共通コレ
クタとし、前記共通エミッタ、共通コレクタ間で負荷電
流を開閉する半導体装置において、 印加電圧が前記電界効果トランジスタのゲートのしきい
値電圧（スレッシュホルド電圧など）を越える所定電圧
に達する迄は通電を阻止する通電阻止手段の一端を、前
記バイポーラトランジスタのベースに接続し、前記通電
阻止手段の他端に前記電界効果トランジスタのゲートを
接続するとともに、該他端と前記共通エミッタ間に少く
とも前記所定電圧以上の波高値を持ち、この所定電圧に
達する迄は緩やかに立上り、かつこの所定電圧からは緩
やかに立下る駆動信号電圧（台形波′ば圧など）を与え
、前記の開閉を行うようにした点と、もしくはさらに前
記通電阻止手段はツェナダイオード又は該ツェナダイオ
ードと抵抗との直列回路からなるようにした点と、又は
さらに前記、駆動信号電圧は前記の他端と前記共通エミ
ッタ間に接続されたコンデンサ（及び必要に応じその他
の手段）を介して（方形波信号電圧から）形成されるよ
うにした点にあり、これにより共通の方形波駆動信号電
圧を用いてバイポーラトランジスタが一界効果トランジ
スタより遅くＯＮし、早（ＯＦＦ”できるようにした点
にある。
レクタをそれぞれ電界効果トランジスタのソース、ドレ
インに接続し、この共通に接続されなエミッタ、ソース
を共通エミッタ、同じくコレクタ、ドレインを共通コレ
クタとし、前記共通エミッタ、共通コレクタ間で負荷電
流を開閉する半導体装置において、 印加電圧が前記電界効果トランジスタのゲートのしきい
値電圧（スレッシュホルド電圧など）を越える所定電圧
に達する迄は通電を阻止する通電阻止手段の一端を、前
記バイポーラトランジスタのベースに接続し、前記通電
阻止手段の他端に前記電界効果トランジスタのゲートを
接続するとともに、該他端と前記共通エミッタ間に少く
とも前記所定電圧以上の波高値を持ち、この所定電圧に
達する迄は緩やかに立上り、かつこの所定電圧からは緩
やかに立下る駆動信号電圧（台形波′ば圧など）を与え
、前記の開閉を行うようにした点と、もしくはさらに前
記通電阻止手段はツェナダイオード又は該ツェナダイオ
ードと抵抗との直列回路からなるようにした点と、又は
さらに前記、駆動信号電圧は前記の他端と前記共通エミ
ッタ間に接続されたコンデンサ（及び必要に応じその他
の手段）を介して（方形波信号電圧から）形成されるよ
うにした点にあり、これにより共通の方形波駆動信号電
圧を用いてバイポーラトランジスタが一界効果トランジ
スタより遅くＯＮし、早（ＯＦＦ”できるようにした点
にある。
以下第１図〜第４図に基づいて本発明の詳細な説明する
。第１図、第２図はそれぞれ本発明の異った実施例の構
成を示す回路図、第３図は本発明の原理構成を示す回路
図、第４図は第３図における入力信号電圧の波形例を示
す図である。
。第１図、第２図はそれぞれ本発明の異った実施例の構
成を示す回路図、第３図は本発明の原理構成を示す回路
図、第４図は第３図における入力信号電圧の波形例を示
す図である。
まず第３図、第４図について説明する。第３図における
ＺＤはツェナダイオード、Ｒ１は抵抗であり、第４図の
入力信号電圧ｖ１は第３図の端子人と共通エミッタ８間
をこ、つまりＦＥＴＱ２のゲートＧには直接に、バイポ
ーラトランジスタＱ１のベースＢには抵抗比１とツェナ
ダイオードＺＤとの直列回路を介して与えられる。
ＺＤはツェナダイオード、Ｒ１は抵抗であり、第４図の
入力信号電圧ｖ１は第３図の端子人と共通エミッタ８間
をこ、つまりＦＥＴＱ２のゲートＧには直接に、バイポ
ーラトランジスタＱ１のベースＢには抵抗比１とツェナ
ダイオードＺＤとの直列回路を介して与えられる。
また第４図においてＶＰは入力信号電圧Ｖｉの最高値、
■ＺはツェナダイオードＺＤのツェナ電圧、ＶＱはＦＥ
ＴＱ２のゲートＧのしきい値電圧（スレッシュホルド電
圧）を示す。
■ＺはツェナダイオードＺＤのツェナ電圧、ＶＱはＦＥ
ＴＱ２のゲートＧのしきい値電圧（スレッシュホルド電
圧）を示す。
いま第３図の端子Ａに第４図のような台形の入力信号電
圧Ｖｉを入れるとＶｉ≧■Ｏとなり始める点Ｐ１でＦＥ
ＴＱ２がＯＮする。ざらにＶｉ〉ｖｚとなり始める点Ｐ
２以後ではバイポーラトランジスタＱ１にベース電流Ｉ
Ｂが流れトランジスタＱ１がＯＮする。抵抗Ｒ１はこの
ときのベース電流ＩＢの調節用のものであり、入力信号
電圧Ｖｉが最高値ＶＰにあるとき所定のベース電流ＩＢ
が流れるように、すなわち Ｒ１＝（ＶＰ−４Ｚ）／ＩＢ（Ｄように抵抗Ｒ１カ定め
られる。また、Ｖｉ（Ｖｚとなる点Ｐ３以後はまずバイ
ポーラトランジスタＱ１がＯＦＦし、ざらにＶｉ（ＶＯ
となる点Ｐ４以後ではＦＥＴＱ２がＯＦＦするためトラ
ンジスタＱ２はＱｌより常に早くＯＮし、遅（ＯＦＦす
るため、目的の効果が得られることになる。
圧Ｖｉを入れるとＶｉ≧■Ｏとなり始める点Ｐ１でＦＥ
ＴＱ２がＯＮする。ざらにＶｉ〉ｖｚとなり始める点Ｐ
２以後ではバイポーラトランジスタＱ１にベース電流Ｉ
Ｂが流れトランジスタＱ１がＯＮする。抵抗Ｒ１はこの
ときのベース電流ＩＢの調節用のものであり、入力信号
電圧Ｖｉが最高値ＶＰにあるとき所定のベース電流ＩＢ
が流れるように、すなわち Ｒ１＝（ＶＰ−４Ｚ）／ＩＢ（Ｄように抵抗Ｒ１カ定め
られる。また、Ｖｉ（Ｖｚとなる点Ｐ３以後はまずバイ
ポーラトランジスタＱ１がＯＦＦし、ざらにＶｉ（ＶＯ
となる点Ｐ４以後ではＦＥＴＱ２がＯＦＦするためトラ
ンジスタＱ２はＱｌより常に早くＯＮし、遅（ＯＦＦす
るため、目的の効果が得られることになる。
次に第１図、第２図の実施例を説明する。両図における
に１は入力信号電圧Ｖｉの立上り、立下りの変化をゆる
やかにするためのコンデンサ、Ｒ２はコンデンサに１の
放電抵抗である。コンデンサＫｌは第１図ではトランジ
スタＱｌ 、Ｑ２の共通エミッタＥと端子Ａとの間に接
続されているが、第２図ではコンデンサに１の端子Ａ側
への接続点が、抵抗Ｒ１（！：ツエナダ、イオードＺＤ
との接続点Ａ１には決っている。
に１は入力信号電圧Ｖｉの立上り、立下りの変化をゆる
やかにするためのコンデンサ、Ｒ２はコンデンサに１の
放電抵抗である。コンデンサＫｌは第１図ではトランジ
スタＱｌ 、Ｑ２の共通エミッタＥと端子Ａとの間に接
続されているが、第２図ではコンデンサに１の端子Ａ側
への接続点が、抵抗Ｒ１（！：ツエナダ、イオードＺＤ
との接続点Ａ１には決っている。
コンデンサＫ １の付加により入力信号電圧Ｖｉが方形
波状に立上りかつ立下った場合でもコンデンサ１（１の
両端螺圧が第４図の台形波状に変化する。すなわち第１
図の場合は入力信号電圧Ｖｉの立上りのりλコンデンサ
に１は図外の入力信号源の内部抵抗によってセ１］限さ
れるＭｉ流によって充電されゆるやかに立上り、また同
じく立下りの際は前記内部抵抗及び抵抗Ｒ２を介してゆ
るやかに放゛４する。また第２図は前記内部抵抗が小さ
い場合の回路榊成例で、抵抗Ｒ１が前＞己内部抵抗の代
りにもなる。このようにして方形波という単純な波形の
人力信号電圧Ｖｉを端子Ａに加えることによって第３図
で述べたと同様なトランジスタＱｌ、Ｑ′ ２のス
イッチング動作を行わせることができる。
波状に立上りかつ立下った場合でもコンデンサ１（１の
両端螺圧が第４図の台形波状に変化する。すなわち第１
図の場合は入力信号電圧Ｖｉの立上りのりλコンデンサ
に１は図外の入力信号源の内部抵抗によってセ１］限さ
れるＭｉ流によって充電されゆるやかに立上り、また同
じく立下りの際は前記内部抵抗及び抵抗Ｒ２を介してゆ
るやかに放゛４する。また第２図は前記内部抵抗が小さ
い場合の回路榊成例で、抵抗Ｒ１が前＞己内部抵抗の代
りにもなる。このようにして方形波という単純な波形の
人力信号電圧Ｖｉを端子Ａに加えることによって第３図
で述べたと同様なトランジスタＱｌ、Ｑ′ ２のス
イッチング動作を行わせることができる。
なお本発明におけるトランジスタＱ１とＱ２との組合せ
は前述の実施例のような、ＮＰＮトランジスタとＮチャ
ネルＦＥＴとの組合せのみならず、ＰＮＰトランジスタ
とＰチャネルＦＥ’Ｉ’との井且合せでも有効である。
は前述の実施例のような、ＮＰＮトランジスタとＮチャ
ネルＦＥＴとの組合せのみならず、ＰＮＰトランジスタ
とＰチャネルＦＥ’Ｉ’との井且合せでも有効である。
ただし後者の場合Ｍ１図、第２図のツェナダイオードＺ
Ｄの方向は逆とする必要かある。またバイポーラトラン
ジスタＱ１にダーリントン接続のトランジスタであって
もかまわない。
Ｄの方向は逆とする必要かある。またバイポーラトラン
ジスタＱ１にダーリントン接続のトランジスタであって
もかまわない。
以上の説明から明らかなように、本発明によればバイポ
ーラトランジスタとＦＥＴとのエミッタとソース及びコ
レクタとドレインをそれぞれ接続した半導体装置におい
て、バイポーラトランジスタのベース端子にツェナダイ
オードと抵抗との直列回路の一端をツェナダイオードが
ベース端子側となるように接続し、かつコンデンサの一
端を共通エミッタに、該コンデンサの他端を前記直列回
路の他端又は前記抵抗とツェナダイオードとの接続点に
接続し＠記コンデンサの他端にＦＥＴのゲートを接続し
て共通のベース端子としたため、■ ３端子素子であり ■ 単純な方形波入力信号電圧で制御でき、かつ ■
ｔｏｎ、ｔｆが速（ＯＮ［圧の低い半導体装１４を構
成できると言う効果が得られる。
ーラトランジスタとＦＥＴとのエミッタとソース及びコ
レクタとドレインをそれぞれ接続した半導体装置におい
て、バイポーラトランジスタのベース端子にツェナダイ
オードと抵抗との直列回路の一端をツェナダイオードが
ベース端子側となるように接続し、かつコンデンサの一
端を共通エミッタに、該コンデンサの他端を前記直列回
路の他端又は前記抵抗とツェナダイオードとの接続点に
接続し＠記コンデンサの他端にＦＥＴのゲートを接続し
て共通のベース端子としたため、■ ３端子素子であり ■ 単純な方形波入力信号電圧で制御でき、かつ ■
ｔｏｎ、ｔｆが速（ＯＮ［圧の低い半導体装１４を構
成できると言う効果が得られる。
第１図は本発明の１実施例の構成を示す回路図、第２図
は同じく他の実施例の構成を示す巷回路図、第３図は本
発明の詳細な説明する回路図、第４図は第３図における
入力信号電圧の波形例を示す図、第５図は従来装置の構
成を示す回路図、第６図は第５図の動作を説明する各部
波形図、第７図はバイポーラトランジスタとＦＥＴとの
ＯＮ’ｄ圧特性圧死性して示す図である。 Ｑｌ・・バイポーラトランジスタ、Ｑ２・・′４界効果
トランジスタ（ＦＥＴ）、ＺＤ・・・ツェナダイオード
、Ｋ１・・・コンデンサ、Ｒ１，Ｒ２・・・抵抗、■ｉ
・・・入力信号電圧。 矛２図 牙４図 矛６図 □ ＶｃＥ（沼【） １１５５１り＃ ＞ ７ Ｓ
は同じく他の実施例の構成を示す巷回路図、第３図は本
発明の詳細な説明する回路図、第４図は第３図における
入力信号電圧の波形例を示す図、第５図は従来装置の構
成を示す回路図、第６図は第５図の動作を説明する各部
波形図、第７図はバイポーラトランジスタとＦＥＴとの
ＯＮ’ｄ圧特性圧死性して示す図である。 Ｑｌ・・バイポーラトランジスタ、Ｑ２・・′４界効果
トランジスタ（ＦＥＴ）、ＺＤ・・・ツェナダイオード
、Ｋ１・・・コンデンサ、Ｒ１，Ｒ２・・・抵抗、■ｉ
・・・入力信号電圧。 矛２図 牙４図 矛６図 □ ＶｃＥ（沼【） １１５５１り＃ ＞ ７ Ｓ
Claims (1)
- 【特許請求の範囲】 １）バイポーラトランジスタのエミッタ、コレクタをそ
れぞれ電界効果トランジスタのソース、ドレインに接続
し、この共通に接続されたエミッタ、ソースを共通エミ
ッタ、同じくコレクタ、ドレインを共通コレクタとし、
前記共通エミッタ、共通コレクタ間で負荷電流を開閉す
る半導体装置において、 印加電圧が前記電界効果トランジスタのゲートのしきい
値電圧を越える所定電圧に達する迄は通電を阻止手段の
一端を、前記バイポーラトランジスタのベースに接続し
、前記通電阻止手段の他端に前記電界効果トランジスタ
のゲートを接続するとともに、該他端と前記共通エミッ
タ間に、少くとも前記所定電圧以上の波高値を持ち、こ
の所定電圧に達する迄は緩やかに立上り、かつこの所定
電圧からは緩やかに立下る駆動信号電圧を与え、前記の
開閉を行うようにしたことを特徴とするスイッチング用
半導体装置。 ２）特許請求の範囲第１項に記載の装置において、前記
通電阻止手段はツェナダイオード又は該ツェナダイオー
ドと抵抗との直列回路からなることを特徴とするスイッ
チング用半導体装置。 ３）特許請求の範囲第１項又は第２項に記載の装置にお
いて、前記駆動信号電圧は前記の他端と前記共通エミッ
タ間に接続されたコンデンサを介して形成されるもので
あることを特徴とするスイッチング用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195379A JPS6172411A (ja) | 1984-09-18 | 1984-09-18 | スイツチング用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195379A JPS6172411A (ja) | 1984-09-18 | 1984-09-18 | スイツチング用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6172411A true JPS6172411A (ja) | 1986-04-14 |
| JPH0446486B2 JPH0446486B2 (ja) | 1992-07-30 |
Family
ID=16340186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195379A Granted JPS6172411A (ja) | 1984-09-18 | 1984-09-18 | スイツチング用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6172411A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234926A (ja) * | 2011-04-28 | 2012-11-29 | Sanken Electric Co Ltd | 半導体装置 |
| JP2012249509A (ja) * | 2011-05-02 | 2012-12-13 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US8351231B2 (en) | 2010-02-05 | 2013-01-08 | Panasonic Corporation | Power conversion device |
| JP2013125806A (ja) * | 2011-12-14 | 2013-06-24 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2014130909A (ja) * | 2012-12-28 | 2014-07-10 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US9419605B2 (en) | 2012-04-06 | 2016-08-16 | Mitsubishi Electric Corporation | Composite semiconductor switching device |
| US10033378B2 (en) | 2015-12-22 | 2018-07-24 | Rolls-Royce Plc | Apparatus and method for solid state power control of current load |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49133550U (ja) * | 1973-03-19 | 1974-11-16 | ||
| JPS57176742U (ja) * | 1981-04-24 | 1982-11-09 |
-
1984
- 1984-09-18 JP JP59195379A patent/JPS6172411A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49133550U (ja) * | 1973-03-19 | 1974-11-16 | ||
| JPS57176742U (ja) * | 1981-04-24 | 1982-11-09 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8351231B2 (en) | 2010-02-05 | 2013-01-08 | Panasonic Corporation | Power conversion device |
| JP2012234926A (ja) * | 2011-04-28 | 2012-11-29 | Sanken Electric Co Ltd | 半導体装置 |
| JP2012249509A (ja) * | 2011-05-02 | 2012-12-13 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2013125806A (ja) * | 2011-12-14 | 2013-06-24 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US9106156B2 (en) | 2011-12-14 | 2015-08-11 | Mitsubishi Electric Corporation | Power semiconductor device |
| US9419605B2 (en) | 2012-04-06 | 2016-08-16 | Mitsubishi Electric Corporation | Composite semiconductor switching device |
| JP2014130909A (ja) * | 2012-12-28 | 2014-07-10 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US9041456B2 (en) * | 2012-12-28 | 2015-05-26 | Mitsubishi Electric Corporation | Power semiconductor device |
| US10033378B2 (en) | 2015-12-22 | 2018-07-24 | Rolls-Royce Plc | Apparatus and method for solid state power control of current load |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446486B2 (ja) | 1992-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3666843B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| JP2821714B2 (ja) | 交差導通電流を減少させる電力用ｍｏｓｆｅｔ駆動回路 | |
| US6208185B1 (en) | High performance active gate drive for IGBTs | |
| US5010261A (en) | Lossless gate driver circuit for a high frequency converter | |
| JP2585284B2 (ja) | 電力ｍｏｓｆｅｔゲ−ト駆動回路 | |
| US4547686A (en) | Hybrid power semiconductor switch | |
| US4967109A (en) | High efficiency gate driver circuit for a high frequency converter | |
| EP0392831A2 (en) | Power transistor drive circuit with improved short circuit protection | |
| JPS61107813A (ja) | 半導体装置 | |
| US5015921A (en) | Soft start solid state switch | |
| JP2000333441A (ja) | 絶縁ゲート型半導体素子のゲート制御回路 | |
| US3983418A (en) | Drive circuit for power switching device | |
| JP3430878B2 (ja) | Ｍｏｓゲート形素子の駆動回路 | |
| JPH05308717A (ja) | 短絡保護回路 | |
| JPS6172411A (ja) | スイツチング用半導体装置 | |
| JPH04322123A (ja) | 半導体デバイスの過負荷保護回路装置 | |
| JPH0393457A (ja) | 電圧駆動形素子の駆動回路 | |
| JP3568848B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| US5160854A (en) | Single-drive level shifter with low dynamic impedance | |
| US6330172B1 (en) | Switching device | |
| JPH11234108A (ja) | 誘導負荷をスイッチングするためのスイッチング装置 | |
| JPH0722851A (ja) | 零バイアス電流ローサイドドライバーコントロール回路 | |
| US7057355B2 (en) | Drive circuit for operating at least one lamp in an associated load circuit | |
| JP2746271B2 (ja) | インバータ装置 | |
| SU1370776A1 (ru) | Высоковольтный логический элемент |