JPH05308717A - 短絡保護回路 - Google Patents
短絡保護回路Info
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- JPH05308717A JPH05308717A JP4109913A JP10991392A JPH05308717A JP H05308717 A JPH05308717 A JP H05308717A JP 4109913 A JP4109913 A JP 4109913A JP 10991392 A JP10991392 A JP 10991392A JP H05308717 A JPH05308717 A JP H05308717A
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- igbt
- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03K—PULSE TECHNIQUE
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
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- Electronic Switches (AREA)
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】
【目的】半導体装置の制御端子への信号通路を開閉する
スイッチング手段への動作信号の伝達に遅延時間を設
け、判定回路の出力からスイッチング手段が通常動作と
短絡保護動作かを判断するように動作することを最も主
要な特徴とする。 【構成】駆動回路1 はIGBT 4をオン，オフ制御する。ス
イッチ回路3 は駆動回路1 とIGBT 4のゲートとの間の信
号通路を開閉する。 ANDゲート回路2 はノード11，12を
２入力とする。遅延回路7 ， 8は ANDゲート回路2 の出
力を遅延させそれぞれスイッチ回路3 、IGBT 4の短絡保
護時にオンするスイッチ回路3 に供給される。IGBT 4の
オフからオンの通常動作時、 ANDゲート回路2 の出力は
ノード12の変化で２回変化する。スイッチ回路3 は一瞬
オフするが、すぐオンに戻る。IGBT4の制御端子へのタ
ーンオン信号は問題なく供給される。短絡電流発生時で
は、スイッチ回路3 はオフのままで、すぐスイッチ回路
6 がゲート電圧を放電する。
スイッチング手段への動作信号の伝達に遅延時間を設
け、判定回路の出力からスイッチング手段が通常動作と
短絡保護動作かを判断するように動作することを最も主
要な特徴とする。 【構成】駆動回路1 はIGBT 4をオン，オフ制御する。ス
イッチ回路3 は駆動回路1 とIGBT 4のゲートとの間の信
号通路を開閉する。 ANDゲート回路2 はノード11，12を
２入力とする。遅延回路7 ， 8は ANDゲート回路2 の出
力を遅延させそれぞれスイッチ回路3 、IGBT 4の短絡保
護時にオンするスイッチ回路3 に供給される。IGBT 4の
オフからオンの通常動作時、 ANDゲート回路2 の出力は
ノード12の変化で２回変化する。スイッチ回路3 は一瞬
オフするが、すぐオンに戻る。IGBT4の制御端子へのタ
ーンオン信号は問題なく供給される。短絡電流発生時で
は、スイッチ回路3 はオフのままで、すぐスイッチ回路
6 がゲート電圧を放電する。
Description
【０００１】
【産業上の利用分野】この発明は特にIGBT（insulated
gate bipolar tansistor）やMOS FET の電力用半導体装
置の駆動回路に付加される短絡保護回路に関する。
gate bipolar tansistor）やMOS FET の電力用半導体装
置の駆動回路に付加される短絡保護回路に関する。
【０００２】
【従来の技術】従来では、IGBT等、電力用半導体装置の
短絡保護は次のようになされる。短絡電流を検出し、ホ
トカプラ等による絶縁信号伝達手段によって、制御回路
側に伝達する。制御回路が駆動回路を動作させ、電力用
半導体装置にターンオフ信号を出力させて、この電力用
半導体装置の短絡保護をしている。
短絡保護は次のようになされる。短絡電流を検出し、ホ
トカプラ等による絶縁信号伝達手段によって、制御回路
側に伝達する。制御回路が駆動回路を動作させ、電力用
半導体装置にターンオフ信号を出力させて、この電力用
半導体装置の短絡保護をしている。
【０００３】図１３は短絡電流を検出する手段として電
流計81を使用する例である。電流計81により短絡電流を
検出し、検出信号は絶縁信号伝達回路82を介して制御回
路83に伝達される。制御回路83は駆動回路84にターンオ
フ信号を発生させ、ＮチャネルのIGBT 85 をオフ状態に
する。
流計81を使用する例である。電流計81により短絡電流を
検出し、検出信号は絶縁信号伝達回路82を介して制御回
路83に伝達される。制御回路83は駆動回路84にターンオ
フ信号を発生させ、ＮチャネルのIGBT 85 をオフ状態に
する。
【０００４】図１４は短絡電流を検出する手段として電
力容量の大きな抵抗器86を使用する例である。抵抗器86
の両端の電位差によりサージを検出し、検出信号は絶縁
信号伝達回路82を介して制御回路83に伝達される。制御
回路83は駆動回路84にターンオフ信号を発生させ、Ｎチ
ャネルのIGBT 85 をオフ状態にする。
力容量の大きな抵抗器86を使用する例である。抵抗器86
の両端の電位差によりサージを検出し、検出信号は絶縁
信号伝達回路82を介して制御回路83に伝達される。制御
回路83は駆動回路84にターンオフ信号を発生させ、Ｎチ
ャネルのIGBT 85 をオフ状態にする。
【０００５】上記各構成では、電流計81や電力容量の大
きな抵抗器86を設置するための場所やコストが必要であ
る。また、サージを検出した信号が絶縁信号伝達回路82
を介して制御回路83に伝達されるため、遅延時間が大き
い。これにより、IGBT 85 等の電力用半導体装置が短絡
し、破壊される恐れがある。
きな抵抗器86を設置するための場所やコストが必要であ
る。また、サージを検出した信号が絶縁信号伝達回路82
を介して制御回路83に伝達されるため、遅延時間が大き
い。これにより、IGBT 85 等の電力用半導体装置が短絡
し、破壊される恐れがある。
【０００６】また、短絡電流は正常動作時に流れる電流
よりも数倍から数十倍大きい。このため、正常動作が主
の駆動回路で、短絡電流をターンオフさせると、ターン
オフ時のdi/dt は正常動作時のターンオフ時のdi/dt よ
りも数倍大きくなる。よって電力用半導体素子の出力側
で大きな電圧が発生して電力用半導体素子が破壊される
恐れがある。
よりも数倍から数十倍大きい。このため、正常動作が主
の駆動回路で、短絡電流をターンオフさせると、ターン
オフ時のdi/dt は正常動作時のターンオフ時のdi/dt よ
りも数倍大きくなる。よって電力用半導体素子の出力側
で大きな電圧が発生して電力用半導体素子が破壊される
恐れがある。
【０００７】
【発明が解決しようとする課題】このように、従来の短
絡保護回路では、短絡保護回路の設けるスペースやコス
トが大きく、そのうえ、構成上、短絡電流を検出した信
号を制御回路側に伝達する時間がかかるため、電力用半
導体装置を保護するためのターンオフ信号が遅れ、電力
用半導体装置に長い時間短絡電流が流れたり、また、短
絡電流をターンオフさせた時電力用半導体装置の出力側
に大きな電圧が発生してしまうということがあり、結
局、電力用半導体装置が破壊されるという欠点がある。
絡保護回路では、短絡保護回路の設けるスペースやコス
トが大きく、そのうえ、構成上、短絡電流を検出した信
号を制御回路側に伝達する時間がかかるため、電力用半
導体装置を保護するためのターンオフ信号が遅れ、電力
用半導体装置に長い時間短絡電流が流れたり、また、短
絡電流をターンオフさせた時電力用半導体装置の出力側
に大きな電圧が発生してしまうということがあり、結
局、電力用半導体装置が破壊されるという欠点がある。
【０００８】この発明は、上記のような事情を考慮して
なされたものであり、その目的は、第１に、短絡状態を
検出する手段が小型でしかも低価格であること、第２
に、短絡状態を検出した信号を高速でターンオフ信号と
して伝達すること、第３に、短絡電流をゆるやかにター
ンオフさせることを満足する短絡保護回路を提供するこ
とにある。
なされたものであり、その目的は、第１に、短絡状態を
検出する手段が小型でしかも低価格であること、第２
に、短絡状態を検出した信号を高速でターンオフ信号と
して伝達すること、第３に、短絡電流をゆるやかにター
ンオフさせることを満足する短絡保護回路を提供するこ
とにある。
【０００９】
【課題を解決するための手段】この発明の短絡保護回路
は、半導体装置のオン，オフを制御する制御信号発生手
段と、前記制御信号発生手段と前記半導体装置の制御端
子との間の信号通路を開閉するスイッチング手段と、前
記制御信号発生手段からの制御信号を検出する第１の検
出手段と、前記半導体装置の出力電流通路の両端の電位
差を検出する第２の検出手段と、前記第１、第２の検出
手段の検出結果に応じて前記スイッチング手段を制御す
る判定回路と、前記判定回路の出力を判定結果として前
記制御回路へ伝達するのに遅延時間を設定する遅延回路
と、前記半導体装置が短絡状態のとき、この半導体装置
の電流通路と制御端子間に蓄積されている電荷を放電さ
せるための放電回路とを具備したことを特徴としてい
る。
は、半導体装置のオン，オフを制御する制御信号発生手
段と、前記制御信号発生手段と前記半導体装置の制御端
子との間の信号通路を開閉するスイッチング手段と、前
記制御信号発生手段からの制御信号を検出する第１の検
出手段と、前記半導体装置の出力電流通路の両端の電位
差を検出する第２の検出手段と、前記第１、第２の検出
手段の検出結果に応じて前記スイッチング手段を制御す
る判定回路と、前記判定回路の出力を判定結果として前
記制御回路へ伝達するのに遅延時間を設定する遅延回路
と、前記半導体装置が短絡状態のとき、この半導体装置
の電流通路と制御端子間に蓄積されている電荷を放電さ
せるための放電回路とを具備したことを特徴としてい
る。
【００１０】
【作用】この発明では、遅延回路により、制御信号発生
手段と半導体装置の制御端子との間の信号通路を開閉す
るスイッチング手段への動作信号を若干遅延させる。こ
れにより、判定回路の判定動作に余裕を持たせ、通常動
作と短絡保護動作かを判断するようにスイッチング手段
が動作する。
手段と半導体装置の制御端子との間の信号通路を開閉す
るスイッチング手段への動作信号を若干遅延させる。こ
れにより、判定回路の判定動作に余裕を持たせ、通常動
作と短絡保護動作かを判断するようにスイッチング手段
が動作する。
【００１１】すなわち、半導体装置のオン時、通常動作
時においては第１、第２の検出手段により一瞬、判定回
路が短絡保護動作の信号を出力することになる。よっ
て、遅延回路による遅延時間の後、スイッチング手段が
信号通路を遮断する。しかし、第２の検出手段の検出レ
ベルが半導体装置のオンによりすぐ変化するので、再び
スイッチング手段が信号通路を導通可能にさせる。これ
により、半導体装置の制御端子へのターンオン信号は問
題なく供給される。
時においては第１、第２の検出手段により一瞬、判定回
路が短絡保護動作の信号を出力することになる。よっ
て、遅延回路による遅延時間の後、スイッチング手段が
信号通路を遮断する。しかし、第２の検出手段の検出レ
ベルが半導体装置のオンによりすぐ変化するので、再び
スイッチング手段が信号通路を導通可能にさせる。これ
により、半導体装置の制御端子へのターンオン信号は問
題なく供給される。
【００１２】短絡電流発生時では、半導体装置がオンし
た後も第２の検出手段の検出レベルが変化しないので、
判定回路を短絡保護動作の信号を出力したままとなる。
よって、スイッチング手段が信号通路を遮断したままで
あり、これに代って放電回路が動作する。
た後も第２の検出手段の検出レベルが変化しないので、
判定回路を短絡保護動作の信号を出力したままとなる。
よって、スイッチング手段が信号通路を遮断したままで
あり、これに代って放電回路が動作する。
【００１３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例によるIGBTの駆
動回路に付加された短絡保護回路の構成を示す回路図で
ある。
り説明する。図１はこの発明の一実施例によるIGBTの駆
動回路に付加された短絡保護回路の構成を示す回路図で
ある。
【００１４】駆動回路1 の出力端は ANDゲート回路2 の
一方の入力端に接続されると共にスイッチ回路3 を介し
てＮチャネルのIGBT 4のゲートに接続される。IGBT 4の
ゲートには抵抗5 の一端が接続され、抵抗5 の他端はス
イッチ回路6 を介して接地電圧ＧＮＤに接続される。IG
BT 4のコレクタは信号出力側で電源電圧ＶCC側に接続さ
れ、エミッタは接地電圧ＧＮＤ側に接続される。
一方の入力端に接続されると共にスイッチ回路3 を介し
てＮチャネルのIGBT 4のゲートに接続される。IGBT 4の
ゲートには抵抗5 の一端が接続され、抵抗5 の他端はス
イッチ回路6 を介して接地電圧ＧＮＤに接続される。IG
BT 4のコレクタは信号出力側で電源電圧ＶCC側に接続さ
れ、エミッタは接地電圧ＧＮＤ側に接続される。
【００１５】IGBT 4のコレクタは上記 ANDゲート回路2
の他方の入力端に接続される。 ANDゲート回路2 の出力
端は２つの遅延回路7 ，8 それぞれに接続される。遅延
回路7 の出力は上記スイッチ回路3 をオン，オフ制御す
る。遅延回路8 の出力は上記スイッチ回路6 をオン，オ
フ制御する。
の他方の入力端に接続される。 ANDゲート回路2 の出力
端は２つの遅延回路7 ，8 それぞれに接続される。遅延
回路7 の出力は上記スイッチ回路3 をオン，オフ制御す
る。遅延回路8 の出力は上記スイッチ回路6 をオン，オ
フ制御する。
【００１６】上記遅延回路7 はIGBT 4のターン・オン時
間よりも小さく設定される。また、遅延回路8 は遅延回
路7 より遅延時間が大きく設定され、かつIGBT 4への短
絡電流がIGBT 4の持つ短絡破壊耐量に至る時間よりも小
さく設定される。
間よりも小さく設定される。また、遅延回路8 は遅延回
路7 より遅延時間が大きく設定され、かつIGBT 4への短
絡電流がIGBT 4の持つ短絡破壊耐量に至る時間よりも小
さく設定される。
【００１７】スイッチ回路3 は信号レベル“Ｌ”(low l
evel) でオン、“Ｈ”(high level)でオフするように構
成され、スイッチ回路6 は信号レベル“Ｈ”でオン、
“Ｌ”でオフするように構成される。上記図１の回路の
動作について説明する。
evel) でオン、“Ｈ”(high level)でオフするように構
成され、スイッチ回路6 は信号レベル“Ｈ”でオン、
“Ｌ”でオフするように構成される。上記図１の回路の
動作について説明する。
【００１８】IGBT 4がオフ状態に保持されているとき、
駆動回路 1の出力ノード11の信号レベルは“Ｌ”、そし
てIGBT 4の出力ノード12の信号レベルは“Ｈ”、 ANDゲ
ート回路2 の出力ノード13は“Ｌ”であり、スイッチ回
路3 はオン状態となっている。
駆動回路 1の出力ノード11の信号レベルは“Ｌ”、そし
てIGBT 4の出力ノード12の信号レベルは“Ｈ”、 ANDゲ
ート回路2 の出力ノード13は“Ｌ”であり、スイッチ回
路3 はオン状態となっている。
【００１９】IGBT 4をターン・オンさせるために駆動回
路1 の出力ノード11を“Ｈ”にすると、 ANDゲート回路
2 の出力ノード13は“Ｈ”になる。遅延回路7 の出力ノ
ード14の信号レベルは遅延回路7 の遅延時間分だけ遅れ
て“Ｈ”になり、スイッチ回路3 をオフ状態にする。こ
の間にIGBT 4のゲート，エミッタ間電圧は十分に上昇
し、IGBT 4がオンして、出力ノード12は“Ｌ”になる。
路1 の出力ノード11を“Ｈ”にすると、 ANDゲート回路
2 の出力ノード13は“Ｈ”になる。遅延回路7 の出力ノ
ード14の信号レベルは遅延回路7 の遅延時間分だけ遅れ
て“Ｈ”になり、スイッチ回路3 をオフ状態にする。こ
の間にIGBT 4のゲート，エミッタ間電圧は十分に上昇
し、IGBT 4がオンして、出力ノード12は“Ｌ”になる。
【００２０】一方、遅延回路8 は遅延回路7 より大きい
遅延時間を持っている。これにより、遅延回路8 の出力
ノード15の“Ｈ”でスイッチ回路6 がオンするときに
は、出力ノード12はすでに“Ｌ”になっている。従っ
て、 ANDゲート回路2 の出力ノード13は“Ｌ”になり、
よって、出力ノード14は“Ｌ”となる。従って、スイッ
チ回路3 はオンし、再びIGBT 4のゲートにバイアスをか
けるため、IGBT 4のゲート，エミッタ間はオン状態を保
ち続ける。
遅延時間を持っている。これにより、遅延回路8 の出力
ノード15の“Ｈ”でスイッチ回路6 がオンするときに
は、出力ノード12はすでに“Ｌ”になっている。従っ
て、 ANDゲート回路2 の出力ノード13は“Ｌ”になり、
よって、出力ノード14は“Ｌ”となる。従って、スイッ
チ回路3 はオンし、再びIGBT 4のゲートにバイアスをか
けるため、IGBT 4のゲート，エミッタ間はオン状態を保
ち続ける。
【００２１】次に、IGBT 4をターン・オフさせるために
駆動回路1 の出力ノード11を“Ｈ”から“Ｌ”に変化さ
せると、IGBT 4のターン・オフ後、出力ノード12は
“Ｌ”から“Ｈ”に変わる。その間 ANDゲート回路2 の
出力ノード13は“Ｌ”を保ち続ける。
駆動回路1 の出力ノード11を“Ｈ”から“Ｌ”に変化さ
せると、IGBT 4のターン・オフ後、出力ノード12は
“Ｌ”から“Ｈ”に変わる。その間 ANDゲート回路2 の
出力ノード13は“Ｌ”を保ち続ける。
【００２２】IGBT 4に短絡電流が流れる場合、駆動回路
1 の出力ノード11とIGBT 4の出力ノード12は共に“Ｈ”
である。従って、 ANDゲート回路2 の出力ノード13は
“Ｈ”であり、遅延回路7 の遅延時間後、スイッチ回路
3 がオフするので、駆動回路1とIGBT 4のゲート端子が
分離される。さらに、遅延回路8 の遅延時間後、スイッ
チ回路6 がオンし、IGBT 4のゲート・エミッタ間の蓄積
電荷を放電する。そしてIGBT 4がターン・オフして短絡
電流が流れなくなる。
1 の出力ノード11とIGBT 4の出力ノード12は共に“Ｈ”
である。従って、 ANDゲート回路2 の出力ノード13は
“Ｈ”であり、遅延回路7 の遅延時間後、スイッチ回路
3 がオフするので、駆動回路1とIGBT 4のゲート端子が
分離される。さらに、遅延回路8 の遅延時間後、スイッ
チ回路6 がオンし、IGBT 4のゲート・エミッタ間の蓄積
電荷を放電する。そしてIGBT 4がターン・オフして短絡
電流が流れなくなる。
【００２３】図２は第２の実施例であり、図１における
遅延回路7 ，8 の代りに１個の遅延回路21でスイッチ回
路3 ，6 を動作させる構成の回路図である。すなわち、
抵抗5 を介する放電系の回路の放電時間の設定しだい
で、図１における遅延回路7 ，8 の遅延時間を同じにし
ても問題なく動作させることも可能である。その他の箇
所は図１と同様である。
遅延回路7 ，8 の代りに１個の遅延回路21でスイッチ回
路3 ，6 を動作させる構成の回路図である。すなわち、
抵抗5 を介する放電系の回路の放電時間の設定しだい
で、図１における遅延回路7 ，8 の遅延時間を同じにし
ても問題なく動作させることも可能である。その他の箇
所は図１と同様である。
【００２４】図３は第３の実施例の回路図である。図２
における ANDゲート回路2 の箇所には種々の論理回路22
が適用できる。遅延回路21は削除され、代りに遅延回路
23を駆動回路1 の出力ノード11の信号レベルを遅延させ
る箇所に適用する。出力ノード11の信号レベルは遅延回
路23により遅延されて論理回路22の一方の入力端に供給
され、論理回路22の他方の入力端にはIGBT4 の出力ノー
ド12の信号レベルが供給される。その他の箇所は図２と
同様である。
における ANDゲート回路2 の箇所には種々の論理回路22
が適用できる。遅延回路21は削除され、代りに遅延回路
23を駆動回路1 の出力ノード11の信号レベルを遅延させ
る箇所に適用する。出力ノード11の信号レベルは遅延回
路23により遅延されて論理回路22の一方の入力端に供給
され、論理回路22の他方の入力端にはIGBT4 の出力ノー
ド12の信号レベルが供給される。その他の箇所は図２と
同様である。
【００２５】図４は図１の回路をより具体的な構成とし
た回路図である。図１と同様の構成の箇所に同一符号を
付している。制御回路31の出力は駆動回路1 を動作させ
る。スイッチ回路3 はＰチャネルMOS FET 32であり、そ
のゲート，ソース間は抵抗33を介して接続されている。
遅延回路7 は、 ANDゲート回路2 の出力を受けるインバ
ータ34、及びインバータ34の出力端にそれぞれの一端が
接続された抵抗35，36、抵抗36の他端にゲートが接続さ
れたＮチャネルMOS FET 37から構成される。すなわち、
インバータ34及び抵抗35，36とＮチャネルMOS FET 37の
ゲート入力容量のＣＲ時定数でＮチャネルMOS FET 37の
動作が遅延されるようになっている。
た回路図である。図１と同様の構成の箇所に同一符号を
付している。制御回路31の出力は駆動回路1 を動作させ
る。スイッチ回路3 はＰチャネルMOS FET 32であり、そ
のゲート，ソース間は抵抗33を介して接続されている。
遅延回路7 は、 ANDゲート回路2 の出力を受けるインバ
ータ34、及びインバータ34の出力端にそれぞれの一端が
接続された抵抗35，36、抵抗36の他端にゲートが接続さ
れたＮチャネルMOS FET 37から構成される。すなわち、
インバータ34及び抵抗35，36とＮチャネルMOS FET 37の
ゲート入力容量のＣＲ時定数でＮチャネルMOS FET 37の
動作が遅延されるようになっている。
【００２６】また、スイッチ回路6 は、 ANDゲート回路
2 の出力を抵抗38とＮチャネルMOSFET 39のゲート入力
容量のＣＲ時定数で遅延させ、ＮチャネルMOS FET 39の
動作を遅延させる。
2 の出力を抵抗38とＮチャネルMOSFET 39のゲート入力
容量のＣＲ時定数で遅延させ、ＮチャネルMOS FET 39の
動作を遅延させる。
【００２７】スイッチ回路3 はIGBT 4のゲートに抵抗40
を介して接続される。また、IGBT 4の出力ノード12は抵
抗41，42を直列に介して接地され、抵抗41，42の直列接
続点より ANDゲート回路2 の１入力をとっている。抵抗
42の両端には接地側をアノードとするツェナダイオード
43が並列接続されている。
を介して接続される。また、IGBT 4の出力ノード12は抵
抗41，42を直列に介して接地され、抵抗41，42の直列接
続点より ANDゲート回路2 の１入力をとっている。抵抗
42の両端には接地側をアノードとするツェナダイオード
43が並列接続されている。
【００２８】上記図４の回路の動作は図１と同様であ
る。すなわち、正常動作では出力ノード11と12の信号レ
ベルは反対になっている。このため、 ANDゲート回路2
の出力ノード13の信号レベルは“Ｌ”であり、MOS FET
39はオフ状態である。インバータ34の出力を受けている
MOS FET 37はオン状態であるから、MOS FET 32のゲー
ト，ソース間にバイアス電圧をかけることができる。駆
動回路1 の出力ノード11の信号レベルが“Ｈ”であれ
ば、MOS FET 32はオンし、抵抗40を介してIGBT 4のゲー
ト，エミッタ間にターンオン信号が印加され、IGBT 4が
ターンオンする。駆動回路1 の出力ノード11の信号レベ
ルが“Ｌ”であれば、IGBT 4のゲート，エミッタ間に蓄
積された電荷は抵抗40とMOS FET 32とを介して放電され
る。
る。すなわち、正常動作では出力ノード11と12の信号レ
ベルは反対になっている。このため、 ANDゲート回路2
の出力ノード13の信号レベルは“Ｌ”であり、MOS FET
39はオフ状態である。インバータ34の出力を受けている
MOS FET 37はオン状態であるから、MOS FET 32のゲー
ト，ソース間にバイアス電圧をかけることができる。駆
動回路1 の出力ノード11の信号レベルが“Ｈ”であれ
ば、MOS FET 32はオンし、抵抗40を介してIGBT 4のゲー
ト，エミッタ間にターンオン信号が印加され、IGBT 4が
ターンオンする。駆動回路1 の出力ノード11の信号レベ
ルが“Ｌ”であれば、IGBT 4のゲート，エミッタ間に蓄
積された電荷は抵抗40とMOS FET 32とを介して放電され
る。
【００２９】短絡電流が流れた場合、出力ノード11と12
の信号レベルは両方共に“Ｈ”であり、 ANDゲート回路
2 の出力ノード13は“Ｈ”である。この結果、MOS FET
37はオフし、MOS FET 32にバイアスを与えない。よっ
て、MOS FET 32のゲート，ソース間に蓄積された電荷が
抵抗33によって放電された後は駆動回路1 とIGBT 4は電
気的に分離される。MOS FET 39のゲートは ANDゲート回
路2 の出力ノードの信号レベル“Ｈ”が印加され、MOS
FET 39はオンする。この結果、IGBT 4のゲート，エミッ
タ間に蓄積された電荷が抵抗5 とMOS FET 39とを介して
放電され、IGBT 4をオフさせることができる。
の信号レベルは両方共に“Ｈ”であり、 ANDゲート回路
2 の出力ノード13は“Ｈ”である。この結果、MOS FET
37はオフし、MOS FET 32にバイアスを与えない。よっ
て、MOS FET 32のゲート，ソース間に蓄積された電荷が
抵抗33によって放電された後は駆動回路1 とIGBT 4は電
気的に分離される。MOS FET 39のゲートは ANDゲート回
路2 の出力ノードの信号レベル“Ｈ”が印加され、MOS
FET 39はオンする。この結果、IGBT 4のゲート，エミッ
タ間に蓄積された電荷が抵抗5 とMOS FET 39とを介して
放電され、IGBT 4をオフさせることができる。
【００３０】図５は図４の回路の正常動作時のスイッチ
ング動作を示す波形図である。図５では、図６に示され
るように、IGBT 4のコレクタに３Ωの抵抗45を介して３
００Ｖの電源電圧Ｖccが設定され波形を得た。
ング動作を示す波形図である。図５では、図６に示され
るように、IGBT 4のコレクタに３Ωの抵抗45を介して３
００Ｖの電源電圧Ｖccが設定され波形を得た。
【００３１】図７は図４の回路の短絡動作検出時の保護
動作を示す波形図である。図７では、図８に示されるよ
うに、IGBT 4のコレクタに３００Ｖの電源電圧Ｖccが設
定され波形を得た。このように、短絡状態検出後、約６
μｓで保護動作を開始した後、約１４μｓでIGBT 4をタ
ーンオフしている。なお、図４中の被駆動半導体装置の
IGBT 4は耐圧６００Ｖ、定格電流１００ＡのＮチャネル
IGBTである。
動作を示す波形図である。図７では、図８に示されるよ
うに、IGBT 4のコレクタに３００Ｖの電源電圧Ｖccが設
定され波形を得た。このように、短絡状態検出後、約６
μｓで保護動作を開始した後、約１４μｓでIGBT 4をタ
ーンオフしている。なお、図４中の被駆動半導体装置の
IGBT 4は耐圧６００Ｖ、定格電流１００ＡのＮチャネル
IGBTである。
【００３２】短絡状態検出から保護動作を開始するまで
の時間は図４中の抵抗33，36の抵抗値を変えることによ
り調整することができる。保護動作開始後、IGBT 4をタ
ーンオフさせるまでの時間は図４中の抵抗5 の抵抗値を
変えることにより調整することができる。また、IGBT 4
のターンオン信号は駆動回路1 の出力であったが、ター
ンオン信号は制御回路等どの場所からとっても同様の短
絡保護動作が期待できる。
の時間は図４中の抵抗33，36の抵抗値を変えることによ
り調整することができる。保護動作開始後、IGBT 4をタ
ーンオフさせるまでの時間は図４中の抵抗5 の抵抗値を
変えることにより調整することができる。また、IGBT 4
のターンオン信号は駆動回路1 の出力であったが、ター
ンオン信号は制御回路等どの場所からとっても同様の短
絡保護動作が期待できる。
【００３３】図９は第４の実施例を示す回路図であり、
図４の応用例である。図４中の抵抗38とMOS FET 39が削
除された構成となっている。図４における抵抗40の抵抗
値が抵抗5 の抵抗値に比べて十分に小さな値で、かつ抵
抗40の抵抗値が短絡保護を行えるだけの値であれば、図
４中の抵抗38とMOS FET 39は必要ない。この発明は上記
各実施例のように被駆動半導体装置の保護はIGBTに限ら
ず、種々の被駆動半導体装置が考えられる。その例を次
に示す。
図４の応用例である。図４中の抵抗38とMOS FET 39が削
除された構成となっている。図４における抵抗40の抵抗
値が抵抗5 の抵抗値に比べて十分に小さな値で、かつ抵
抗40の抵抗値が短絡保護を行えるだけの値であれば、図
４中の抵抗38とMOS FET 39は必要ない。この発明は上記
各実施例のように被駆動半導体装置の保護はIGBTに限ら
ず、種々の被駆動半導体装置が考えられる。その例を次
に示す。
【００３４】図１０は第５の実施例の構成を示す回路図
である。図１の構成の回路において、被駆動半導体装置
として、IGBT 4の代わりにMOS FET 51を適用した短絡保
護回路である。
である。図１の構成の回路において、被駆動半導体装置
として、IGBT 4の代わりにMOS FET 51を適用した短絡保
護回路である。
【００３５】図１１は第６の実施例の構成を示す回路図
である。図１の構成の回路において、被駆動半導体装置
としてIGBT 4の代わりにバイポーラトランジスタ52を適
用した短絡保護回路である。
である。図１の構成の回路において、被駆動半導体装置
としてIGBT 4の代わりにバイポーラトランジスタ52を適
用した短絡保護回路である。
【００３６】上記各実施例では、駆動回路（あるいは制
御回路）からのターンオン信号と被駆動半導体装置の出
力信号との比較による短絡保護動作を説明してきたが、
駆動回路、制御回路（あるいは制御回路）のターンオフ
信号を検出しても同様の動作が期待できる。
御回路）からのターンオン信号と被駆動半導体装置の出
力信号との比較による短絡保護動作を説明してきたが、
駆動回路、制御回路（あるいは制御回路）のターンオフ
信号を検出しても同様の動作が期待できる。
【００３７】IGBT，MOS FET 等電力用半導体装置は上記
各実施例のように正バイアスと０Ｖでオン，オフを行う
ばかりでなく、正負バイアスを印加してオン，オフを行
うこともよくあることである。正負バイアス印加駆動回
路に適用する短絡保護回路の一例を以下に説明する。
各実施例のように正バイアスと０Ｖでオン，オフを行う
ばかりでなく、正負バイアスを印加してオン，オフを行
うこともよくあることである。正負バイアス印加駆動回
路に適用する短絡保護回路の一例を以下に説明する。
【００３８】図１２は第７の実施例の構成を示す回路図
である。制御回路61の出力はホトカプラ62を動作させ
る。ホトカプラ62の電流通路の両端に正バイアス電源Ｅ
1 、負バイアス電源Ｅ2 が挿入されている。ホトカプラ
62の電流通路の一端に直列した抵抗63，64の直列接続点
にＰＮＰトランジスタ65のベースが接続される。このト
ランジスタ65のエミッタは抵抗64のもう一端と共に正バ
イアス電源Ｅ1 側に接続されている。このトランジスタ
65のコレクタは抵抗66の一端に接続されると共に抵抗67
を介して負バイアス電源Ｅ2 側に接続されている。抵抗
66の他端はＮＰＮトランジスタ68とＰＮＰトランジスタ
69の共通ベースに接続される。トランジスタ68のコレク
タは正バイアス電源Ｅ1 側に接続され、トランジスタ69
のコレクタは負バイアス電源Ｅ2 側に接続される。これ
らトランジスタ68と69のエミッタは共通に接続され、こ
のエミッタ出力端が前記図４における駆動回路1 の出力
ノード11となっている。以降、図４と同様の箇所は図４
と同一符号を付している。前記図４における接地点ＧＮ
Ｄへの接続が、代って負バイアス電源Ｅ2 側に接続され
る。IGBT 4のコレクタは所定の第１電位Ｖ1 側に、エミ
ッタは所定の第２電位Ｖ2 側に接続される。また、各箇
所に回路動作の安定化、あるいは調整のための抵抗71〜
73、ツェナダイオード76〜78が設けられている。この図
１２の構成の回路の動作原理も図４と同様である。
である。制御回路61の出力はホトカプラ62を動作させ
る。ホトカプラ62の電流通路の両端に正バイアス電源Ｅ
1 、負バイアス電源Ｅ2 が挿入されている。ホトカプラ
62の電流通路の一端に直列した抵抗63，64の直列接続点
にＰＮＰトランジスタ65のベースが接続される。このト
ランジスタ65のエミッタは抵抗64のもう一端と共に正バ
イアス電源Ｅ1 側に接続されている。このトランジスタ
65のコレクタは抵抗66の一端に接続されると共に抵抗67
を介して負バイアス電源Ｅ2 側に接続されている。抵抗
66の他端はＮＰＮトランジスタ68とＰＮＰトランジスタ
69の共通ベースに接続される。トランジスタ68のコレク
タは正バイアス電源Ｅ1 側に接続され、トランジスタ69
のコレクタは負バイアス電源Ｅ2 側に接続される。これ
らトランジスタ68と69のエミッタは共通に接続され、こ
のエミッタ出力端が前記図４における駆動回路1 の出力
ノード11となっている。以降、図４と同様の箇所は図４
と同一符号を付している。前記図４における接地点ＧＮ
Ｄへの接続が、代って負バイアス電源Ｅ2 側に接続され
る。IGBT 4のコレクタは所定の第１電位Ｖ1 側に、エミ
ッタは所定の第２電位Ｖ2 側に接続される。また、各箇
所に回路動作の安定化、あるいは調整のための抵抗71〜
73、ツェナダイオード76〜78が設けられている。この図
１２の構成の回路の動作原理も図４と同様である。
【００３９】以上説明したように各実施例によれば、短
絡状態を検出した信号を高速でターンオフ信号として伝
達することができる。しかも、従来のように電流計、大
容量抵抗体を使用しないので、集積化が容易で安価で実
現できる。また、短絡電流をターンオフさせる回路を専
用に持つため、被駆動半導体装置に対し、短絡電流をゆ
るやかにターンオフさせることができる。また、部品数
が少ないため、駆動回路に組み込んで混成集積回路とし
て構成できる利点もある。
絡状態を検出した信号を高速でターンオフ信号として伝
達することができる。しかも、従来のように電流計、大
容量抵抗体を使用しないので、集積化が容易で安価で実
現できる。また、短絡電流をターンオフさせる回路を専
用に持つため、被駆動半導体装置に対し、短絡電流をゆ
るやかにターンオフさせることができる。また、部品数
が少ないため、駆動回路に組み込んで混成集積回路とし
て構成できる利点もある。
【００４０】
【発明の効果】以上説明したようにこの発明によれば、
短絡状態を検出する手段が小型でしかも安価で実現可能
となり、しかも短絡状態を検出した信号を高速でターン
オフ信号として伝達することができ、被駆動半導体装置
の短絡電流をゆるやかにターンオフさせることができる
短絡保護回路が提供できる。
短絡状態を検出する手段が小型でしかも安価で実現可能
となり、しかも短絡状態を検出した信号を高速でターン
オフ信号として伝達することができ、被駆動半導体装置
の短絡電流をゆるやかにターンオフさせることができる
短絡保護回路が提供できる。
【図１】 この発明に係る第１の実施例の構成を示す回
路図。
路図。
【図２】 この発明に係る第２の実施例の構成を示す回
路図。
路図。
【図３】 この発明に係る第３の実施例の構成を示す回
路図。
路図。
【図４】 図１の回路をより具体的な構成とした回路
図。
図。
【図５】 図４の回路の正常動作時のスイッチング動作
を示す波形図。
を示す波形図。
【図６】 図５の波形を得るための電源回路。
【図７】 図４の回路の短絡動作検出時の保護動作を示
す波形図。
す波形図。
【図８】 図７の波形を得るための電源回路。
【図９】 この発明に係る第４の実施例の構成を示す回
路図。
路図。
【図１０】 この発明に係る第５の実施例の構成を示す
回路図。
回路図。
【図１１】 この発明に係る第６の実施例の構成を示す
回路図。
回路図。
【図１２】 この発明に係る第７の実施例の構成を示す
回路図。
回路図。
【図１３】 従来の短絡保護回路の構成を示す第１の回
路図。
路図。
【図１４】 従来の短絡保護回路の構成を示す第２の回
路図。
路図。
1…駆動回路、 2… ANDゲート回路、 3， 6…スイッチ
回路、 4…IGBT、 5…抵抗、 7， 8…遅延回路。
回路、 4…IGBT、 5…抵抗、 7， 8…遅延回路。
Claims (1)
- 【請求項１】 半導体装置のオン，オフを制御する制御
信号発生手段と、 前記制御信号発生手段と前記半導体装置の制御端子との
間の信号通路を開閉するスイッチング手段と、 前記制御信号発生手段からの制御信号を検出する第１の
検出手段と、 前記半導体装置の出力電流通路の両端の電位差を検出す
る第２の検出手段と、 前記第１、第２の検出手段の検出結果に応じて前記スイ
ッチング手段を制御する判定回路と、 前記判定回路の出力を判定結果として前記制御回路へ伝
達するのに遅延時間を設定する遅延回路と、 前記半導体装置が短絡状態のとき、この半導体装置の出
力電流通路と制御端子間に蓄積されている電荷を放電さ
せるための放電回路とを具備したことを特徴とする短絡
保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109913A JP2777307B2 (ja) | 1992-04-28 | 1992-04-28 | 短絡保護回路 |
| US08/052,994 US5365397A (en) | 1992-04-28 | 1993-04-27 | Device for protecting power semiconductor device against short circuit |
| KR1019930007055A KR970005567B1 (ko) | 1992-04-28 | 1993-04-27 | 단락 보호 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109913A JP2777307B2 (ja) | 1992-04-28 | 1992-04-28 | 短絡保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308717A true JPH05308717A (ja) | 1993-11-19 |
| JP2777307B2 JP2777307B2 (ja) | 1998-07-16 |
Family
ID=14522323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109913A Expired - Fee Related JP2777307B2 (ja) | 1992-04-28 | 1992-04-28 | 短絡保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5365397A (ja) |
| JP (1) | JP2777307B2 (ja) |
| KR (1) | KR970005567B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259563A (ja) * | 2006-03-22 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 電力変換装置の保護方式 |
| CN102868149A (zh) * | 2012-09-28 | 2013-01-09 | 西安永电电气有限责任公司 | 一种igbt模块的短路保护模块及保护方法 |
| WO2015114788A1 (ja) * | 2014-01-31 | 2015-08-06 | 株式会社日立製作所 | 半導体素子の保護回路 |
| CN113890518A (zh) * | 2021-10-29 | 2022-01-04 | 深圳青铜剑技术有限公司 | 一种半导体器件短路保护电路及方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19516208C1 (de) * | 1995-05-03 | 1996-07-25 | Siemens Ag | Verfahren zur Überwachung einer Leistungsendstufe und Schaltungsanordnung zur Durchführung dieses Verfahrens |
| US6104149A (en) * | 1997-02-28 | 2000-08-15 | International Rectifier Corp. | Circuit and method for improving short-circuit capability of IGBTs |
| JP2001274402A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | パワー半導体装置 |
| US7132868B2 (en) * | 2001-06-27 | 2006-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7473863B2 (en) * | 2003-02-06 | 2009-01-06 | Cooper Technologies Company | High voltage operating rod sensor and method of making the same |
| JP4531500B2 (ja) * | 2004-01-06 | 2010-08-25 | 三菱電機株式会社 | 半導体装置および半導体装置モジュール |
| JP4742828B2 (ja) * | 2005-11-18 | 2011-08-10 | 日産自動車株式会社 | 電圧駆動型スイッチング回路 |
| US20080255574A1 (en) * | 2007-04-13 | 2008-10-16 | Zimmer Technology, Inc. | Instrument for insertion of prosthetic components |
| KR101596223B1 (ko) * | 2009-09-07 | 2016-02-22 | 삼성전자주식회사 | 유도 가열을 수행하는 화상형성장치에서 제 1 스위칭부와 제 2 스위칭부가 직렬로 연결된 하프 또는 풀 브리지 회로를 보호하는 장치 및 방법 |
| CN104237761B (zh) | 2013-06-13 | 2018-05-04 | 通用电气公司 | 绝缘栅双极型晶体管的失效模式检测及保护的系统和方法 |
| JP6071912B2 (ja) * | 2014-01-27 | 2017-02-01 | 株式会社東芝 | 過電圧保護装置および電流調整回路 |
| EP2908339A1 (en) * | 2014-02-17 | 2015-08-19 | ABB Technology AG | Power semiconductor arrangement and method for protecting a power semiconductor module against failures |
| DE102014210342A1 (de) * | 2014-06-02 | 2015-12-03 | Robert Bosch Gmbh | Verfahren zum Betreiben einer Treiberschaltung zum Ansteuern einer Feldeffekttransistorstruktur |
| US9800132B2 (en) | 2015-12-29 | 2017-10-24 | General Electric Company | Systems and methods for controlling a plurality of power semiconductor devices |
| CN113922794A (zh) * | 2020-07-08 | 2022-01-11 | 圣邦微电子（北京）股份有限公司 | 短路保护电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2669117B2 (ja) * | 1990-07-19 | 1997-10-27 | 富士電機株式会社 | 電圧駆動形半導体素子の駆動回路 |
-
1992
- 1992-04-28 JP JP4109913A patent/JP2777307B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-27 KR KR1019930007055A patent/KR970005567B1/ko not_active IP Right Cessation
- 1993-04-27 US US08/052,994 patent/US5365397A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259563A (ja) * | 2006-03-22 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 電力変換装置の保護方式 |
| CN102868149A (zh) * | 2012-09-28 | 2013-01-09 | 西安永电电气有限责任公司 | 一种igbt模块的短路保护模块及保护方法 |
| WO2015114788A1 (ja) * | 2014-01-31 | 2015-08-06 | 株式会社日立製作所 | 半導体素子の保護回路 |
| CN113890518A (zh) * | 2021-10-29 | 2022-01-04 | 深圳青铜剑技术有限公司 | 一种半导体器件短路保护电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2777307B2 (ja) | 1998-07-16 |
| KR970005567B1 (ko) | 1997-04-17 |
| KR930022417A (ko) | 1993-11-24 |
| US5365397A (en) | 1994-11-15 |
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