JPS59111332U - スイツチング回路 - Google Patents

スイツチング回路

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JPS59111332U
JPS59111332U JP368883U JP368883U JPS59111332U JP S59111332 U JPS59111332 U JP S59111332U JP 368883 U JP368883 U JP 368883U JP 368883 U JP368883 U JP 368883U JP S59111332 U JPS59111332 U JP S59111332U
Authority
JP
Japan
Prior art keywords
period
switching circuit
turn
bipolar transistor
type fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP368883U
Other languages
English (en)
Inventor
明則 平松
太志 岡本
別府　秀紀
Original Assignee
松下電工株式会社
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Filing date
Publication date
Application filed by 松下電工株式会社 filed Critical 松下電工株式会社
Priority to JP368883U priority Critical patent/JPS59111332U/ja
Publication of JPS59111332U publication Critical patent/JPS59111332U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の基本的回路図、第２図は一実施例の回
路図、第３図は同上の動作説明用タイムチャート、第４
図は本考案に用いる他の制御回路の動作説明用タイムチ
ャート、第５図は本考案ノ他の実施例の回路図であり、
１はバイポーラトランジスタ、２はＭＯ３型ＦＥＴ、３
はスイッチング回路、４は負荷、５は制御回路である。 ＩＩ　　　　　　　　　　’ 第５図 一ノ　　　　　−−−□−− ＯＮ） ；Ｌ（ＳＡＴ）

Claims (3)

    【実用新案登録請求の範囲】
  1. （１）導通期間中回路電流を主に流すバイポーラトラン
    ジスタと、ＭＯ３型ＦＥＴとを並列に接続し少な（とも
    バイポーラトランジスタのターンオフ期間中にＭＯ３型
    ＦＥＴをオンさせてこのＭＯ８型ＦＥＴを通じて回路電
    流を流すように制御する制御手段を設けて成るスイッチ
    ング回路。
  2. （２）バイポーラトランジスタのターンオン期間中及び
    ターンオフ期間中には回路電流をＭＯ３型ＦＥＴに流し
    、これら期間外の導通期間中には主にバイポーラトラン
    ジスタを通じて回路電流を流すように制御し、ターンオ
    ン期間とターンオン期間とを合わせた期間以上に導通期
    間を設定する制御手段を設けて成る実用新案登録請求の
    範囲第１項記載のスイッチング回路。
  3. （３）　　バイポーラトランジスタのターンオフ期間の
    、　　開始時点若しくはそれ以前にＭＯ３型ＦＥＴをオ
    ンさせるようにして成る実用新案登録請求の範囲第１項
    記載のスイッチング回路。
JP368883U 1983-01-14 1983-01-14 スイツチング回路 Pending JPS59111332U (ja)

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JPS59111332U true JPS59111332U (ja) 1984-07-27

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