JP3619116B2 - フライバック・コンバータにおける同期整流器の駆動回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、同期整流方式のスイッチング電源のうちで、フライバック・コンバータの駆動回路に関する。
【０００２】
【従来の技術】
従来技術による同期整流方式のフライバック・コンバータの回路構成を示すブロック図は、図２に示す通りである。
図２において、インバータ・トランス１０４の１次側にはスイッチ素子１０３を直列接続した１次コイル１０６が設けてあり、２次側には２次コイル１０７に直列接続した補助コイル１０８が設けてある。
２次コイル１０７と補助コイル１０８の極性は１次コイル１０６の極性と反対であって、２つの２次側コイルの中間接続点にドレイン端子を接続した同期整流器１０２のゲート端子は抵抗１０１を介して補助コイル１０８の他端に接続してある。
また、同期整流器１０２のソース端子は、直流出力端に並列接続したコンデンサ１０５を介して２次コイル１０７の他端に接続してあり、２次出力回路を形成している。
【０００３】
【発明が解決しようとする課題】
図２に示す同期整流器１０２としてはＭＯＳ−ＦＥＴを用いており、その駆動回路は補助コイル１０８と抵抗１０１によって形成されている。
１次コイル１０６に直列接続してあるスイッチ素子１０３のスイッチングにより２次側コイルに電圧が誘起されるが、スイッチ素子１０３がオフの時に１次コイル１０６を介して補助コイル１０８に誘起される電圧がＭＯＳ−ＦＥＴ１０２の駆動信号となる。上述したＭＯＳ−ＦＥＴ１０２の駆動回路には抵抗１０１が挿入されているので、ＭＯＳ−ＦＥＴ１０２の駆動に伴って抵抗損Ｉ^２Ｒが発生する。ここに、抵抗１０１の抵抗値をＲ、駆動電流をＩとする。
図４に示す波形図は、従来技術によるフライバック・コンバータにおけるＭＯＳ−ＦＥＴの動作波形であり、図４（ｅ）に示すようにＭＯＳ−ＦＥＴのオフ時に発生する駆動電力（電力損失）は極めて大きいことが判る。
【０００４】
【課題を解決するための手段】
この発明は、従来技術による欠点を解消するためになされたものであって、２次コイルに直列接続した補助コイルの両端に第１と第２のコンデンサより成る直列回路を設け、前記直列回路の中点に同期整流器のオン幅制御回路を接続すると共に、同期整流器のゲート端子に接続したバッファ・アンプの入力端子を接続して同期整流器の駆動回路を構成した。
【０００５】
【発明の実施の形態】
以下、この発明に係る実施の形態を、図面を参照しながら説明する。
図１は、この発明に係るフライバック・コンバータにおける同期整流器の駆動回路の構成を示すブロック図である。
インバータ・トランス９の１次側にはスイッチ素子１を直列接続した１次コイル１０が設けてあり、２次側には１次コイル１０と極性を異にする２次コイル１１と補助コイル１２より成る直列回路が設けてある。
【０００６】
補助コイル１２の両端には第１のコンデンサ４と第２のコンデンサ５より成る直列回路が並列接続してあり、２つのコンデンサの中点には同期整流器（ＭＯＳ−ＦＥＴ）２のオン幅制御回路６と、前記ＭＯＳ−ＦＥＴ２のゲート端子に接続したバッファ・アンプ３が接続してある。
【０００７】
２次コイル１１と補助コイル１２との接続点はＭＯＳ−ＦＥＴ２のドレイン端子に接続してあり、そのソース端子は出力端１３に設けてある並列コンデンサ８の一端に接続してある。
なお、直流電源７はバッファ・アンプ３の制御電源である。
【０００８】
次に、この発明に係る同期整流器の駆動回路の動作特性を、図３に示す波形図を用いて説明する。
図３（ａ）は２次コイル１１の電流波形を示し、図３（ｂ）は補助コイル１２に並列接続してある第１のコンデンサ４と第２のコンデンサ５との中点におけるバッファ・アンプ３の入力電圧を示す。
ＭＯＳ−ＦＥＴ２のゲート〜ソース間電圧Ｖ_Ｇ−Ｓは図３（ｃ）に示す通りであり、ＭＯＳ−ＦＥＴ２のオン電流は図３（ｄ）に示す波形となる。
ＭＯＳ−ＦＥＴ２に内蔵のボディ・ダイオードを流れる電流は図３（ｅ）のようになり、またＭＯＳ−ＦＥＴ２の駆動電力は図３（ｆ）によって示される。
【０００９】
スイッチ素子１のスイッチング動作に伴って、１次コイル１０への印加電圧はオン・オフ制御されるが、２次側コイルの極性は１次コイル１０と反対であるので、１次コイル１０への印加電圧がオフとなった時に２次側コイルに電圧が誘起される。
補助コイル１２の誘起電圧によって第１のコンデンサ４と第２のコンデンサ５は充電され、コンデンサへの充電電圧が充分に高くなるとバッファ・アンプ３を介してＭＯＳ−ＦＥＴ２はオンとなる。
オン幅制御回路６によって第２のコンデンサ５を強制的に放電させると、バッファ・アンプ３の入力端子電圧が低下するのでＭＯＳ−ＦＥＴ２はオフとなる。
従って、ＭＯＳ−ＦＥＴ２のオン幅制御回路６のオフ時には、第２のコンデンサ５の放電電流と第１のコンデンサ４の充電電流しか必要としないので、電力損失は少なく、図３（ｆ）に示すようになる。
駆動回路に抵抗を備えた従来技術による波形図図４（ｅ）と比較すると、オフ動作時における回路損失が著しく軽減されていることが判る。
【００１０】
【発明の効果】
以上説明したように、この発明に係るフライバック・コンバータにおける同期整流器の駆動回路においては、駆動回路の電力損失が小さく、少ない部品で低消費電力の回路を構成できる。
また、バッファ・アンプを使用することによって同期整流器のオン動作を早くすることができ、同期整流効率を高めることが可能となる。
さらに、オフ時の電力損失が少ないので、オン幅制御回路部品も小形化できる。
【図面の簡単な説明】
【図１】この発明に係るフライバック・コンバータにおける同期整流器の駆動回路の構成を示すブロック図。
【図２】従来技術によるフライバック・コンバータの回路構成を示すブロック図。
【図３】この発明に係る同期整流器の動作特性を示す波形図。
【図４】従来技術による同期整流器の動作特性を示す波形図。
【符号の説明】
１ スイッチ素子
２ ＭＯＳ−ＦＥＴ
３ バッファ・アンプ
４，５，８ コンデンサ
６ オン幅制御回路
７ 制御電源
９ インバータ・トランス

Claims (1)

1. インバータ・トランスの２次コイルに設けた同期整流器を制御する駆動回路を、前記２次コイルと同一極性の補助コイルを２次コイルに直列接続して構成したフライバック・コンバータにおける同期整流器の駆動回路において、
   前記補助コイルの両端に並列接続した第１と第２のコンデンサより成る直列回路と、
   補助コイルと２次コイルとの接合点にドレイン端子を接続した同期整流器のゲート端子と、第１と第２のコンデンサの中間接続点との間に設けたバッファ・アンプと、
   前記第１と第２のコンデンサの中間接続点に接続したオン幅制御回路と、
   によって同期整流器の駆動回路を構成したことを特徴とするフライバック・コンバータにおける同期整流器の駆動回路。

Images