JP2001309646A

JP2001309646A - スイッチング電源装置

Info

Publication number: JP2001309646A
Application number: JP2000125733A
Authority: JP
Inventors: Yasufumi Nakajima; 康文中島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-04-26
Filing date: 2000-04-26
Publication date: 2001-11-02

Abstract

(57)【要約】【課題】ソフトスイッチング可能なスイッチング電源
の入出力電圧範囲及び負荷範囲を拡大する。【解決手段】０電圧スイッチングセル内の第１のスイ
ッチング素子の両端間電圧が略０になったのを検出して
第１のスイッチング素子をオンし、トランスに第３の巻
線を付加し、この出力が略０になったことを検出して第
２のスイッチング素子をオフする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング電源
装置、特に、スイッチング時における損失、ノイズを低
減することが可能なソフトスイッチング技術を用いたス
イッチング電源装置に関するものである。

【０００２】

【従来の技術】スイッチング電源装置、特に、スイッチ
ング時における損失、ノイズを低減することが可能なソ
フトスイッチング技術を用いたスイッチング電源装置に
関する従来の技術として、1998年２月19日にIEEEのThe
Applied Power Electronics Conference (APEC) で発表
された"Improved Soft-Switching ZVT Converters with
Active Snubber"がある。この技術について簡単に説明
する。

【０００３】図１０、図１１、図１２に前記文献に記載
された昇圧回路の回路図及び動作波形図を示す。図１２
の動作波形図は、スイッチング周波数が十分高く、第２
のインダクタ１３５を流れる電流が一定とみなせるとし
ている。以下、図１０、図１１、図１２を用いてその動
作を説明する。

【０００４】図１０に示す昇圧回路は、図示しない通常
の昇圧回路におけるスイッチング素子を図１１に示すゼ
ロ電圧スイッチングセルに置き換えたものである。

【０００５】図１１に示すゼロ電圧スイッチングセル
は、第１の接続端子１０５と第２の接続端子１０６の間
に並列接続された第１のスイッチング素子１１０、第１
の整流素子１２１、第１のキャパシタ１４１と、２巻線
を有し第１巻線１３１の第１端子と第２巻線１３２の第
２端子がいずれも第１の接続端子１０５に接続されたト
ランスと、第１巻線１３１の第２端子に第１端子を接続
された第１のインダクタ１３４と、第１のインダクタ１
３４の第２端子に第１端子を接続された第２の整流素子
１２２と、第２の整流素子１２２の第２端子と第２の接
続端子１０６との間に接続された第２のスイッチング素
子１１１と、第２の整流素子１２２の第２端子に第１端
子を接続された第３の整流素子１２３と、第３の整流素
子１２３の第２端子と第３の接続端子１０７の間に接続
された第４の整流素子１２４と、第１の接続端子１０５
と第３の整流素子１２３の第２端子の間に接続された第
２のキャパシタ１４２と、前記トランスの第２巻線１３
２の第１端子と第３の接続端子１０７の間に接続された
第５の整流素子１２５と、によって構成されている。

【０００６】図１０において、入力直流電圧１６０を接
続する入力端子１０１、１０２間に第２のインダクタ１
３５と第６の整流素子１２６と第４のキャパシタ１４４
の直列回路を接続し、第２のインダクタ１３５と第６の
整流素子１２６の接続点にゼロ電圧スイッチングセルの
第１の接続端子１０５を、第４のキャパシタ１４４を接
続した入力端子１０２にゼロ電圧スイッチングセルの第
２の接続端子１０６を、第６の整流素子１２６と第４の
キャパシタ１４４の接続点にゼロ電圧スイッチングセル
の第３の接続端子１０７を接続し、第４のキャパシタ１
４４の両端から出力端子１０３、１０４を取り出し、負
荷１５０を接続している。

【０００７】この構成により、ゼロ電圧スイッチングセ
ル内の第１のスイッチング素子１１０をゼロ電圧スイッ
チングするとともに、ゼロ電圧スイッチングセル内の第
２のスイッチング素子１１１をゼロ電流スイッチングす
ることができ、さらに第６の整流素子１２６がターンオ
フする際に発生するリカバリ電流の発生を抑止できると
いう特徴がある。

【０００８】図１２に示す動作波形図において、（ａ）
は第１のスイッチング素子１１０の駆動電圧波形、
（ｂ）は第２のスイッチング素子１１１の駆動電圧波
形、（ｃ）は第１のスイッチング素子１１０の両端間電
圧波形、（ｄ）は第１のスイッチング素子１１０を流れ
る電流波形、（ｅ）は第１のスイッチング素子１１０、
第１の整流素子１２１、第１のキャパシタ１４１の並列
回路を流れる電流波形、（ｆ）は第２のスイッチング素
子１１１の両端間電圧波形、（ｇ）は第２のスイッチン
グ素子１１１を流れる電流波形である。

【０００９】時刻ｔ０において、第２のスイッチング素
子１１１をオンする。この時、第１のスイッチング素子
１１０はオフ、第６の整流素子１２６はオンしているた
め、第１のスイッチング素子１１０の両端間電圧はＶｏ
でクランプされている。

【００１０】時刻ｔ０からｔ１の間、時刻ｔ０において
第２のスイッチング素子１１１をオンしてから、時刻ｔ
１においてトランスの第１巻線１３１及び第２巻線１３
２の電流の和が第２のインダクタ１３５を流れる電流に
等しくなるまでの間であり、第１のスイッチング素子１
１０の両端間電圧は第６の整流素子１２６を介してＶｏ
でクランプされている。

【００１１】この間、第２のスイッチング素子１１１が
オンしているため、トランスの第１巻線１３１及び第２
巻線１３２に電流が流れるが、第６の整流素子１２６と
第５の整流素子１２５がともにオンになるため、トラン
スの第２巻線１３２がショート状態であり、第１巻線１
３１もショートになる。その結果、第１のインダクタ１
３４には出力電圧Ｖｏが印加され、トランスの第１巻線
１３１を流れる電流は時間に比例して増加する。時刻ｔ
０からｔ１までの時間、ｔ１−ｔ０を（数１）に示す。

【００１２】

【数１】

【００１３】（数１）において、Ｎｘはトランスの第１
巻線１３１と第２巻線１３２の巻数比であり、Ｌｒは第
１のインダクタ１３４のインダクタンス値、Ｉｉｎは第
２のインダクタ１３５を流れる電流、Ｖｏは出力端子１
０３、１０４間の出力電圧である。

【００１４】時刻ｔ０において第２のスイッチング素子
１１１がオンする際、第２のスイッチング素子１１１を
流れる電流は第１のインダクタ１３４によって制限され
ゆっくり立ち上がる。つまり、ゼロ電流ターンオンを実
現でき、第２のスイッチング素子１１１のターンオンに
起因した損失、ノイズは非常に小さい。

【００１５】トランスの第１巻線１３１、第２巻線１３
２を流れる電流の和が第２のインダクタ１３５を流れる
電流Ｉｉｎに等しくなる時点がｔ１であり、この時点か
ら第１のキャパシタ１４１の放電が始まり、第１のスイ
ッチング素子１１０の両端間電圧が０になる時点がｔ２
である。時刻ｔ１からｔ２までの間、第１のスイッチン
グ素子１１０の両端間電圧はトランスの第１巻線１３
１、第２巻線１３２を流れる電流により降下し、トラン
スの第２巻線１３２にはＶｏと第１のスイッチング素子
１１０の両端間電圧との差が印加され、第１巻線１３１
には、巻数比Ｎｘに反比例した電圧が発生し、第１のイ
ンダクタ１３４に印加される電圧が決定される。結果と
して、時刻ｔ１からｔ２までの時間ｔ２−ｔ１を（数
２）に示す。

【００１６】

【数２】

【００１７】（数２）において、Ｌｒは第１のインダク
タ１３４のインダクタンス値、Ｃｒは第１のキャパシタ
１４１のキャパシタンス値である。

【００１８】時刻ｔ２に第１のスイッチング素子１１０
の両端間電圧が０になってから、第１の整流素子１２１
を電流が流れている間の時刻ｔ３に第１のスイッチング
素子１１０がオンし、時刻ｔ４にトランスの第１巻線１
３１及び第２巻線１３２を流れる共振電流の和が０にな
るまでの間、第１のスイッチング素子１１０に並列な第
１の整流素子１２１、または、第１のスイッチング素子
１１０がオンし、トランスの第１巻線１３１と第２巻線
１３２の接続点が接地されたことになる。

【００１９】時刻ｔ２からｔ４の間、トランスの第２巻
線１３２には出力電圧Ｖｏが印加され、第１巻線１３１
には巻数比Ｎｘに反比例したＶｏ／Ｎｘが印加され、第
１のインダクタ１３４にはＶｏ／Ｎｘが印加される。結
果として、時刻ｔ２からｔ４までの時間ｔ４−ｔ２を
（数３）に示す。

【００２０】

【数３】

【００２１】時刻ｔ３に第１のスイッチング素子１１０
がオンするとき、既に第１の整流素子１２１がオンして
いる状態であり、第１のスイッチング素子１１０はゼロ
電圧ターンオンを実現でき、スイッチングに起因した損
失、ノイズを低減できる。

【００２２】時刻ｔ４にトランスの第１巻線１３１及び
第２巻線１３２を流れる共振電流の和が励磁電流を除い
て０になってから時刻ｔ５に第２のスイッチング素子１
１１がオフするまでの間、第２のインダクタ１３５を流
れる電流Ｉｉｎはトランスの励磁電流を除いてすべて第
１のスイッチング素子１１０に流れる。

【００２３】時刻ｔ５において第２のスイッチング素子
１１１をオフする。第２のスイッチング素子１１１に流
れる電流はわずかなトランスの励磁電流のみであり、第
２のスイッチング素子１１１のターンオフに起因した損
失、ノイズともに非常に小さくできる。また、トランス
の励磁電流は第１のインダクタ１３４、第２の整流素子
１２２、第３の整流素子１２３、そして第２のキャパシ
タ１４２を循環し、第２のキャパシタ１４２の充電エネ
ルギーへと変換される。

【００２４】ここで、第２のキャパシタ１４２の上端は
第１のスイッチング素子１１０によって接地されてお
り、無損失スナバとして動作し、トランスはリセットさ
れる。トランスのリセット完了後、第２のスイッチング
素子１１１、第２の整流素子１２２、第３の整流素子１
２３はすべてオフになるため、第２のスイッチング素子
１１１の両端間電圧は、理論上不定になるが、実際は、
寄生容量、ダイオード他の漏れ電流などで決まる。

【００２５】時刻ｔ６は入出力電圧の関係から制御回路
２００によって適切なタイミングが決定される。時刻ｔ
６に第１のスイッチング素子１１０がオフしてから時刻
ｔ７に第２のキャパシタ１４２を放電開始し時刻ｔ８に
第６の整流素子１２６がオンするまでの間、第１のスイ
ッチング素子１１０に並列な第１のキャパシタ１４１は
第２のインダクタ１３５を流れる電流Ｉｉｎによって充
電され、ゆっくり上昇する。これによって第１のスイッ
チング素子１１０はゼロ電圧ターンオフを実現でき、第
１のスイッチング素子１１０のターンオフに起因した損
失、ノイズを低減できる。第１のスイッチング素子１１
０の両端間電圧の時間変化率は、第１のキャパシタ１４
１の容量値と第２のインダクタ１３５を流れる電流の大
きさによって決定される。

【００２６】時刻ｔ７において、第１のキャパシタ１２
１の充電電圧と第２のキャパシタ１４２の充電電圧の和
が、出力電圧Ｖｏになると、第２のキャパシタ１４２の
放電が始まり、時刻ｔ８に第２のキャパシタ１４２の放
電が完了する。トランスの励磁エネルギーを蓄積してい
た第２のキャパシタ１４２の電荷がすべて無損失で負荷
へ送られるという意味で、無損失スナバを構成している
といえる。

【００２７】これまでの説明で明らかなように、この従
来の技術は、２個のスイッチング素子をゼロ電圧または
ゼロ電流でスイッチング可能であり、スイッチングに起
因した損失、ノイズを低減できるという効果がある。

【００２８】

【発明が解決しようとする課題】前記従来技術には、ス
イッチングに起因した損失、ノイズを低減できるという
効果があるが、以下の課題がある。

【００２９】第１の課題は、第１のスイッチング素子１
１０を最適な状態でオンさせる具体的な方法がないとい
う点である。時刻ｔ０に第２のスイッチング素子１１１
がオンしてから時刻ｔ２に第１のスイッチング素子１１
０の両端間電圧が０までの時間ｔ２-ｔ０は、（数１）
及び（数２）から（数４）のようになる。

【００３０】

【数４】

【００３１】（数４）から明らかなように、ｔ２-ｔ０
は第２のインダクタ１３５を流れる電流Ｉｉｎ及び出力
電圧Ｖｏによって変化する。つまり、負荷変動範囲を大
きくしたい時あるいは出力電圧の可変範囲を大きくした
い時、第２のスイッチング素子１１１をオンしてから第
１のスイッチング素子１１０をオンするまでの最適時間
が大きく変化することを示している。

【００３２】このような状況で、前記のように、時刻ｔ
２に第１のスイッチング素子１１０の両端間電圧が０に
なってから、第１の整流素子１２１を電流が流れている
間に第１のスイッチング素子１１０をオンする技術が開
示されていない。第１のスイッチング素子１１０をオン
するタイミングが早すぎても遅すぎても第１のスイッチ
ング素子１１０の両端間電圧が上昇し、ゼロ電圧スイッ
チングを実現できないという課題があった。

【００３３】第２の課題は、第２のスイッチング素子１
１１を最適な状態でオフさせる具体的な方法がないとい
う点である。基本的には、トランスの第１巻線１３１及
び第２巻線１３２を流れる共振電流の和が０になる時刻
ｔ４以降にオフすれば良い。時刻ｔ０に第２のスイッチ
ング素子１１１がオンしてから時刻ｔ４までの時間ｔ４
-ｔ０は、（数３）及び（数４）から（数５）のように
なる。

【００３４】

【数５】

【００３５】（数５）から明らかなように、ｔ４-ｔ０
もまた第２のインダクタ１３５を流れる電流Ｉｉｎ及び
出力電圧Ｖｏによって変化する。つまり、負荷変動範囲
を大きくしたい時あるいは出力電圧の可変範囲を大きく
したい時、第２のスイッチング素子１１１をオンしてか
ら第２のスイッチング素子１１１をオフするまでの最適
な時間が大きく変化することを示している。

【００３６】このような状況で、前記のように、時刻ｔ
４にトランスの第１巻線１３１及び第２巻線１３２を流
れる共振電流の和が励磁電流を除いて０になってから第
２のスイッチング素子１１１をオフする技術が開示され
ていない。第２のスイッチング素子１１１をオフするタ
イミングが早すぎると大きな電流が流れている状態でオ
フすることになる。

【００３７】逆に、第２のスイッチング素子１１１をオ
フするタイミングが遅すぎると、第２のスイッチング素
子１１１がオンの間は、共振電流がなくなってもトラン
スの励磁電流が流れ続け、第２のスイッチング素子１１
１がオフしてはじめてリセットが始まるため、第２のス
イッチング素子１１１がオフしてから第１のスイッチン
グ素子１１０がオフするまでにトランスのリセットを完
了する必要があるが、第１のスイッチング素子１１０の
オン時間が短い場合、つまり、入出力電圧の差が少ない
場合、トランスをリセットできなくなる可能性がある。

【００３８】本発明は、上記第１、第２の課題を解決
し、負荷範囲を大きくしたい時あるいは出力電圧の可変
範囲を大きくしたい時に、第１のスイッチング素子１１
０をオンするタイミング、及び、第２のスイッチング素
子１１１をオフするタイミングを最適化し、かつ、トラ
ンスのリセット時間を確保することが可能なスイッチン
グ電源装置を提供することにある。

【００３９】

【課題を解決するための手段】この課題を解決するため
に本発明は、第１の接続端子１０５と第２の接続端子１
０６の間に並列接続された第１のスイッチング素子１１
０、第１の整流素子１２１、第１のキャパシタ１４１
と、少なくとも２巻線を有し第１巻線１３１の第１端子
と第２巻線１３２の第２端子がいずれも前記第１の接続
端子１０５に接続されたトランスと、前記第１巻線１３
１の第２端子に第１端子を接続された第１のインダクタ
１３４と、前記第１のインダクタ１３４の第２端子に第
１端子を接続された第２の整流素子１２２と、前記第２
の整流素子１２２の第２端子と前記第２の接続端子１０
６との間に接続された第２のスイッチング素子１１１
と、前記第２の整流素子１２２の第２端子に第１端子を
接続された第３の整流素子１２３と、前記第３の整流素
子１２３の第２端子と第３の接続端子の間に接続された
第４の整流素子１２４と、前記第１の接続端子１０５と
前記第３の整流素子１２３の第２端子の間に接続された
第２のキャパシタ１４２と、前記トランスの第２巻線１
３２の第１端子と前記第３の接続端子１０７の間に接続
された第５の整流素子１２５と、によって構成されたゼ
ロ電圧スイッチングセルを用いて電圧変換回路を構成
し、まず、第２のスイッチング素子１１１をオンし、前
記第１の接続端子１０５と前記第２の接続端子１０６の
間の電位差が略０になったことを検出して前記第１のス
イッチング素子１１０をオンし、その後、前記トランス
を流れる共振電流が略０になったことを検出し、これに
よって前記第２のスイッチング素子１１１をオフし、前
記第１のスイッチング素子１１０は所定のオン時間経過
後にオフする制御回路を備えたものである。

【００４０】

【発明の実施の形態】以下、本発明のスイッチング電源
装置の実施の形態について説明する。

【００４１】（実施の形態１）以下本発明の実施の形態
１について、図面を参照しながら説明する。図１は本発
明の実施の形態１におけるスイッチング電源（昇圧回
路）の構成を示すものである。図１において、図１０と
同じものは同一の符号を記し説明は省略する。

【００４２】図１において、２００は制御回路である。
第２のスイッチング素子１１１をオンした後、第１のス
イッチング素子１１０の両端間電圧Ｖｃｍを検出してそ
の電圧が０になったことを検出した後、第１のスイッチ
ング素子１１０をオンする。第２のスイッチング素子１
１１がオンの間、図１２の（ｇ）に示す通り、時刻ｔ４
になると、第２のスイッチング素子１１１に流れる電流
はトランスの励磁電流のみになる。この時、トランスに
印加される電圧は低下し、０になる。その結果、トラン
スに追加された第３巻線１３３の出力電圧Ｖｄが低下す
る。トランスに追加された第３巻線１３３の出力電圧Ｖ
ｄが低下したことあるいは低下し始めたことを検出した
後、第２のスイッチング素子１１１をオフする。

【００４３】これにより、第１のスイッチング素子１１
０の両端間電圧が０になってから第１のスイッチング素
子１１０をオンするまでの時間、及び、トランスの第１
巻線１３１を流れる共振電流がなくなってから第２のス
イッチング素子１１１をオフするまでの時間を極小にす
ることができる。これによって、第１のスイッチング素
子１１０をオンするタイミング、第２のスイッチング素
子１１１をオフするタイミングを最適化することが可能
になり、幅広い入出力電圧範囲に応用可能になる。

【００４４】図２及び図３は、スイッチング素子駆動タ
イミング発生回路の回路図及び動作タイミングチャート
である。図２において、入力信号２５１は通常のスイッ
チング電源回路におけるスイッチング素子駆動タイミン
グ発生回路の出力であり、通常のスイッチング電源制御
用ＩＣの出力端子から得ることができ、出力レベルがＨ
の時にスイッチング素子をオンし、また、出力レベルが
Ｌの時にスイッチング素子をオフするような出力が出て
いるとする。

【００４５】入力信号２５１をレベル変換回路２１１を
通して所定の電圧レベルに変換し、ＡＮＤロジック２３
２及びモノマルチ２２１に入力する。モノマルチ２２１
は入力の立ち上りから、第２のスイッチング素子１１１
がオンしてから第１のスイッチング素子１１０の両端間
電圧が０になるまでの時間の最大値より長い一定パルス
幅の出力を正論理で出力する。

【００４６】トランスの第３巻線１３３の出力は、論理
素子の保護のために所定の出力電圧範囲を持つレベル変
換回路２１３を介してモノマルチ２２２に入力される。
モノマルチ２２２は入力の立下りからモノマルチ２２１
の出力パルス幅とほぼ同じ一定のパルス幅の出力を負論
理で出力する。ＡＮＤロジック２３３はモノマルチ２２
１及びモノマルチ２２２の出力を入力とし、スイッチン
グ素子駆動回路２４２を介して第２のスイッチング素子
１１１を駆動する。

【００４７】第１のスイッチング素子１１０の両端間電
圧を入力とするレベル変換回路２１２は、論理素子の保
護のために所定の出力電圧範囲を持ち、その出力はイン
バータ２３１に入力される。インバータ２３１の出力は
レベル変換回路２１１の出力とともにＡＮＤロジック２
３２に入力される。ＡＮＤロジック２３２の出力は、ス
イッチング素子駆動回路２４１を介して第１のスイッチ
ング素子１１０を駆動する。

【００４８】図３において、（ａ）はレベル変換回路２
１１の出力、（ｂ）はレベル変換回路２１２の出力、
（ｃ）はＡＮＤロジック２３２の出力、（ｄ）はモノマ
ルチ２２１の出力、（ｅ）はレベル変換回路２１３の出
力、（ｆ）はモノマルチ２２２の出力、（ｇ）はＡＮＤ
ロジック２３３の出力である。

【００４９】入力信号２５１の立ち上りによりレベル変
換回路２１１の出力が立ち上り、モノマルチ２２１の出
力が立ち上る。この時モノマルチ２２２の出力はＨであ
り、入力信号２５１の立ち上り、つまり、レベル変換回
路２１１の立ち上りに同期してＡＮＤロジック２３３の
出力、つまり、スイッチング素子駆動回路２４２の出力
が立ち上り、第２のスイッチング素子１１１をオンす
る。

【００５０】第２のスイッチング素子１１１がオンした
後、第１のスイッチング素子１１０の両端間電圧が降下
をはじめ、レベル変換回路２１２を介して所定値を下回
るとインバータ２３１の出力が立ち上り、すでに入力信
号２５１を入力とするレベル変換回路２１１の出力はＨ
であり、ＡＮＤロジック２３２の出力、つまり、スイッ
チング素子駆動回路２４１の出力が立ち上り、第１のス
イッチング素子１１０をオンする。その時、トランスに
はすでに電圧が印加され、第３巻線１３３の出力電圧は
立上っている。

【００５１】共振電流が流れ終わると、第３巻線１３３
の出力電圧は０になり、レベル変換回路２１３はＬにな
る。レベル変換回路２１３の立ち下りに同期してモノマ
ルチ２２２の出力が立ち下がり、ＡＮＤロジック２３３
の出力が立ち下がってスイッチング素子駆動回路２４２
を介して第２のスイッチング素子１１１をオフする。モ
ノマルチ２２１とモノマルチ２２２の出力パルス幅をほ
ぼ同一に設定することによって、第２のスイッチング素
子１１１駆動パルス幅は、最大でモノマルチ２２１、モ
ノマルチ２２２のパルス幅と同じでかつ最適なパルス幅
に設定される。

【００５２】その後、入力信号２５１が立ち下がると、
レベル変換回路２１１の出力が立ち下がり、さらに、Ａ
ＮＤロジック２３２の出力が立ち下がり、スイッチング
素子駆動回路２４１を介して第１のスイッチング素子１
１０をオフする。こうして第１のスイッチング素子１１
０、第２のスイッチング素子１１１を最適なタイミング
でオン、オフすることができる。

【００５３】前記したように、制御用ＩＣとしては一般
的に使用されるスイッチング電源制御用ＩＣを使用す
る。第１のスイッチング素子１１０のオンが遅れること
によってデューティ比が不足するように見えるが、制御
ＩＣの動作としてデューティ比の不足を出力電圧の誤差
として検出し、デューティ比を最適化することが可能で
あり、特に問題になることはない。

【００５４】また、前記の場合、トランスの第３巻線１
３３の出力電圧が立ち下がることによってトランスを流
れる共振電流が完了したことを検出している。通常、電
流検出を行う場合、抵抗、ホール素子を用いた電流セン
サを用いるが、共振電流のピーク値が負荷によって大き
く変化すること、あるいは、共振電流波形がだんだん減
少することから、検出ポイントの設定が非常に困難にな
る。これに対し、本発明である第３巻線１３３の出力電
圧を検出する場合、共振電流が流れている間は、第３巻
線１３３にはＶｏを第２巻線１３２と第３巻線１３３の
巻数比に応じて変換した電圧が発生し、共振電流がなく
なると急峻に０になるため、検出が容易にできるという
特徴がある。

【００５５】さらに、前記の場合、第３巻線１３３の出
力電圧をレベル変換回路２１３を介して論理素子である
モノマルチ２２２の入力閾値電圧で検出したが、レベル
変換回路２１３における保護素子の負担を考慮すると、
第３巻線１３３の出力と直列にコンデンサを追加し、微
分回路を構成することで、第３巻線１３３の出力電圧の
立下りを検出することによっても、所望の特性を得るこ
ともできる。

【００５６】また、前記の場合、第１のスイッチング素
子１１０の両端間電圧をレベル変換回路２１２を介して
論理素子であるインバータ２３１の入力閾値電圧で検出
したが、図１２に示したｔ１からｔ２までの時間ｔ２-
ｔ１が下記（数６）で示され、回路定数である第１のイ
ンダクタ１３４のインダクタンス値Ｌｒ、第１のキャパ
シタ１４１の容量値Ｃｒ、トランスの第１巻線１３１と
第２巻線１３２の巻数比Ｎｘのみによって決定される一
定時間であるため、レベル変換回路２１２における保護
素子の負担を考慮すると、第１のスイッチング素子１１
０の両端間電圧と直列にコンデンサを追加し、微分回路
を構成することで、第１のスイッチング素子１１０の両
端間電圧の立下りを検出し、一定時間遅延してインバー
タ２３１に入力することによって所望の特性を得ること
もできる。また、前記一定時間の遅延には、検出部での
遅延も含まれ、特段の付加回路を必要としないことも考
えられる。

【００５７】

【数６】

【００５８】図４に前記昇圧回路を交流入力の力率改善
回路（以下ＰＦＣと記す）に適応した例を示す。前記昇
圧回路に比べ、ＰＦＣであるから、入力は交流電圧源１
６１であり、ダイオードブリッジ１２７と、入力電流検
出抵抗１５１と、制御回路２００における入力電流波形
の基準になる入力電圧波形入力Ｖｉと入力電流を検出す
るＶｒｄが追加されている。ＰＦＣの場合、昇圧回路の
入力電圧、つまり、ダイオードブリッジ１２７の出力電
圧が０からピーク電圧まで大きく変動し、入力電流も０
からピークまでサイン波状に変化する。また、出力直流
電圧Ｖｏをモータ駆動用の直流電圧として使用する場
合、モータをパルス振幅変調で制御することが可能であ
り、この場合、より幅広い出力電圧範囲を要求される。
また、用途によっては、チョーク入力型の場合と比較し
て負荷の耐圧をあまり上げたくないという要求もある。
これらの要求に対し、入力電流及び出力電圧の範囲を非
常に広く取ることが可能になる本発明は非常に有効であ
る。

【００５９】（実施の形態２）本発明の実施の形態２に
ついて、図面を参照しながら説明する。図５は本発明の
実施の形態２におけるスイッチング電源（降圧回路）の
構成を示すものである。図５において、図１から図３と
同じものは同一の符号を記し説明は省略する。

【００６０】図５に示す降圧回路は、図示しない通常の
降圧回路におけるスイッチング素子をゼロ電圧スイッチ
ングセルに置き換えたものである。入力直流電圧１６０
を接続する入力端子１０１、１０２間にゼロ電圧スイッ
チングセルの第２の接続端子１０６と第３の接続端子１
０７を接続し、ゼロ電圧スイッチングセルの第１の接続
端子１０５と第３の接続端子１０７の間に第６の整流素
子１２６を接続し、第６の整流素子１２６と並列に第２
のインダクタ１３５と第４のキャパシタ１４４の直列回
路を接続し、第４のキャパシタ１４４の両端から出力端
子１０３、１０４を取り出し、負荷１５０を接続してい
る。

【００６１】ゼロ電圧スイッチングセル内の各種ダイオ
ードは図１１に示したダイオードの極性と一致しない
が、印加電圧にあわせた極性となっており、図５におい
て適切な極性で図示されている。この構成により、ゼロ
電圧スイッチングセル内の第１のスイッチング素子１１
０をゼロ電圧スイッチングできるとともに、ゼロ電圧ス
イッチングセル内の第２のスイッチング素子１１１をゼ
ロ電流スイッチングでき、さらに第６の整流素子１２６
がターンオフする際に発生するリカバリ電流の発生を抑
止できるという特徴を得、かつ、第１のスイッチング素
子１１０をオンするタイミング、第２のスイッチング素
子１１１をオフするタイミングを最適化することが可能
になり、幅広い入出力電圧範囲及び負荷範囲に応用可能
になる。

【００６２】（実施の形態３）本発明の実施の形態３に
ついて、図面を参照しながら説明する。図６は本発明の
実施の形態３におけるスイッチング電源（昇降圧回路）
の構成を示すものである。図６において、図１から図５
と同じものは同一の符号を記し説明は省略する。

【００６３】図６に示す昇降圧回路は、図示しない通常
の昇降圧回路におけるスイッチング素子をゼロ電圧スイ
ッチングセルに置き換えたものである。入力直流電圧１
６０を接続する＋入力端子１０１にゼロ電圧スイッチン
グセルの第２の接続端子１０６を接続し、−入力端子１
０２とゼロ電圧スイッチングセルの第１の接続端子１０
５の間に第２のインダクタ１３５を接続し、ゼロ電圧ス
イッチングセルの第１の接続端子１０５と第３の接続端
子１０７の間に第６の整流素子１２６を接続し、ゼロ電
圧スイッチングセルの第３の接続端子１０７と−入力端
子１０２の間に第４のキャパシタ１４４を接続し、第４
のキャパシタ１４４の両端から出力端子１０３、１０４
を取り出し、負荷１５０を接続している。ゼロ電圧スイ
ッチングセル内の各種ダイオードは図１１に示したダイ
オードの極性と一致しないが、印加電圧にあわせた極性
となっており、図６において適切な極性で図示されてい
る。

【００６４】この構成により、ゼロ電圧スイッチングセ
ル内の第１のスイッチング素子１１０をゼロ電圧スイッ
チングできるとともに、ゼロ電圧スイッチングセル内の
第２のスイッチング素子１１１をゼロ電流スイッチング
でき、さらに第６の整流素子１２６がターンオフする際
に発生するリカバリ電流の発生を抑止できるという特徴
を得、かつ、第１のスイッチング素子１１０をオンする
タイミング、第２のスイッチング素子１１１をオフする
タイミングを最適化することが可能になり、幅広い入出
力電圧範囲及び負荷範囲に応用可能になる。

【００６５】（実施の形態４）本発明の実施の形態４に
ついて、図面を参照しながら説明する。図７は本発明の
実施の形態４におけるスイッチング電源（チュークコン
バータ）の構成を示すものである。図７において、図１
から図６と同じものは同一の符号を記し説明は省略す
る。

【００６６】図７に示すチュークコンバータは、図示し
ない通常のチュークコンバータにおけるスイッチング素
子をゼロ電圧スイッチングセルに置き換えたものであ
る。入力直流電圧１６０を接続する入力端子１０１、１
０２間に第２のインダクタ１３５と第３のキャパシタ１
４３と第６の整流素子１２６の直列回路を接続し、第６
の整流素子１２６の両端間に第３のインダクタ１３６と
第４のキャパシタ１４４の直列回路を接続し、第２のイ
ンダクタ１３５と第３のキャパシタ１４３の接続点にゼ
ロ電圧スイッチングセルの第２の接続端子１０６を接続
し、第３のキャパシタ１４３と第３のインダクタ１３６
の接続点にゼロ電圧スイッチングセルの第３の接続端子
１０７を接続し、第６の整流素子１２６と第４のキャパ
シタ１４４の接続点にゼロ電圧スイッチングセルの第１
の接続端子１０５を接続し、第４のキャパシタ１４４の
両端から出力端子１０３、１０４を取り出し、負荷１５
０を接続している。ゼロ電圧スイッチングセル内の各種
ダイオードは図１１に示したダイオードの極性と一致し
ないが、印加電圧にあわせた極性となっており、図７に
おいて適切な極性で図示されている。

【００６７】この構成により、ゼロ電圧スイッチングセ
ル内の第１のスイッチング素子１１０をゼロ電圧スイッ
チングできるとともに、ゼロ電圧スイッチングセル内の
第２のスイッチング素子１１１をゼロ電流スイッチング
でき、さらに第２の整流素子１２２がターンオフする際
に発生するリカバリ電流の発生を抑止できるという特徴
を得、かつ、第１のスイッチング素子１１０をオンする
タイミング、第２のスイッチング素子１１１をオフする
タイミングを最適化することが可能になり、幅広い入出
力電圧範囲及び負荷範囲に応用可能になる。

【００６８】（実施の形態５）本発明の実施の形態５に
ついて、図面を参照しながら説明する。図８は本発明の
実施の形態５におけるスイッチング電源（セピックコン
バータ）の構成を示すものである。図８において、図１
から図７と同じものは同一の符号を記し説明は省略す
る。

【００６９】図８に示すセピックコンバータは、図示し
ない通常のセピックコンバータにおけるスイッチング素
子をゼロ電圧スイッチングセルに置き換えたものであ
る。入力直流電圧１６０を接続する入力端子１０１、１
０２間に第２のインダクタ１３５と第３のキャパシタ１
４３と第３のインダクタ１３６の直列回路を接続し、第
３のインダクタ１３６の両端間に第６の整流素子１２６
と第４のキャパシタ１４４の直列回路を接続し、第２の
インダクタ１３５と第３のキャパシタ１４３の接続点に
ゼロ電圧スイッチングセルの第２の接続端子１０６を接
続し、第６の整流素子１２６と第４のキャパシタ１４４
の接続点にゼロ電圧スイッチングセルの第３の接続端子
１０７を接続し、第３のインダクタ１３６と第６の整流
素子１２６の接続点にゼロ電圧スイッチングセルの第１
の接続端子１０５を接続し、第４のキャパシタ１４４の
両端から出力端子１０３、１０４を取り出し、負荷１５
０を接続している。ゼロ電圧スイッチングセル内の各種
ダイオードは図１１に示したダイオードの極性と一致し
ないが、印加電圧にあわせた極性となっており、図８に
おいて適切な極性で図示されている。

【００７０】この構成により、ゼロ電圧スイッチングセ
ル内の第１のスイッチング素子１１０をゼロ電圧スイッ
チングできるとともに、ゼロ電圧スイッチングセル内の
第２のスイッチング素子１１１をゼロ電流スイッチング
でき、さらに第２の整流素子１２２がターンオフする際
に発生するリカバリ電流の発生を抑止できるという特徴
を得、かつ、第１のスイッチング素子１１０をオンする
タイミング、第２のスイッチング素子１１１をオフする
タイミングを最適化することが可能になり、幅広い入出
力電圧範囲及び負荷範囲に応用可能になる。

【００７１】（実施の形態６）本発明の実施の形態６に
ついて、図面を参照しながら説明する。図９は本発明の
実施の形態６におけるスイッチング電源（ツェータコン
バータ）の構成を示すものである。図９において、図１
から図８と同じものは同一の符号を記し説明は省略す
る。

【００７２】図９に示すツェータコンバータは、図示し
ない通常のツェータコンバータにおけるスイッチング素
子をゼロ電圧スイッチングセルに置き換えたものであ
る。入力直流電圧１６０を接続する＋入力端子１０１に
ゼロ電圧スイッチングセルの第２の接続端子１０６を接
続し、入力直流電圧１６０を接続する−入力端子１０２
にゼロ電圧スイッチングセルの第３の接続端子１０７を
接続し、ゼロ電圧スイッチングセルの第１の接続端子１
０５と第３の接続端子１０７の間に第２のインダクタ１
３５を接続し、第２のインダクタ１３５の両端間に第３
のキャパシタ１４３と第６の整流素子１２６の直列回路
を接続し、第６の整流素子１２６の両端間に第３のイン
ダクタ１３６と第４のキャパシタ１４４の直列回路を接
続し、第４のキャパシタ１４４の両端から出力端子１０
３、１０４を取り出し、負荷１５０に接続している。ゼ
ロ電圧スイッチングセル内の各種ダイオードは図１１に
示したダイオードの極性と一致しないが、印加電圧にあ
わせた極性となっており、図９において適切な極性で図
示されている。

【００７３】この構成により、ゼロ電圧スイッチングセ
ル内の第１のスイッチング素子１１０をゼロ電圧スイッ
チングできるとともに、ゼロ電圧スイッチングセル内の
第２のスイッチング素子１１１をゼロ電流スイッチング
でき、さらに第２の整流素子１２２がターンオフする際
に発生するリカバリ電流の発生を抑止できるという特徴
を得、かつ、第１のスイッチング素子１１０をオンする
タイミング、第２のスイッチング素子１１１をオフする
タイミングを最適化することが可能になり、幅広い入出
力電圧範囲及び負荷範囲に応用可能になる。

【００７４】なお、上述の説明では、第１のインダクタ
１３４は独立したインダクタンスとしたが、実回路では
トランスの漏れインダクタンスが不可避であり、この漏
れインダクタンスと外付けインダクタンスの合成インダ
クタンスによって動作が決定されることは明らかであ
り、トランスの漏れインダクタンスインダクタンスのみ
で動作することも可能である。また、第１のキャパシタ
１４１についても同様に独立したコンデンサとしたが、
第１のスイッチング素子１１０等の寄生容量によって動
作が決定されることは明らかであり、寄生容量のみで動
作することも可能である。

【００７５】また、上述した実施の形態では、６種類の
非絶縁型基本コンバータについて示したが、絶縁型の各
種コンバータについても適用可能であることは明らかで
ある。

【００７６】

【発明の効果】本発明により、第１のスイッチング素子
１１０、及び、第２のスイッチング素子１１１を最適な
タイミングでオンオフすることが可能になり、従来技術
の特徴である第１のスイッチング素子１１０のゼロ電圧
スイッチングと第２のスイッチング素子１１１のゼロ電
流スイッチングを維持しつつ、従来技術に比較してより
幅広い入力電圧に対して幅広い出力電圧を可能とし、工
業的に非常に有用な技術である。

【図面の簡単な説明】

【図１】本発明の一実施の形態（実施の形態１）におけ
るスイッチング電源回路の回路図

【図２】スイッチング素子駆動タイミング発生回路の回
路図

【図３】図２に示す回路の動作波形図

【図４】図１に示す回路の応用例の回路図

【図５】本発明の他の実施の形態（実施の形態２）にお
けるスイッチング電源回路の回路図

【図６】本発明の他の実施の形態（実施の形態３）にお
けるスイッチング電源回路の回路図

【図７】本発明の他の実施の形態（実施の形態４）にお
けるスイッチング電源回路の回路図

【図８】本発明の他の実施の形態（実施の形態５）にお
けるスイッチング電源回路の回路図

【図９】本発明の他の実施の形態（実施の形態６）にお
けるスイッチング電源回路の回路図

【図１０】従来技術の回路図

【図１１】ゼロ電圧スイッチングセルを示す回路図

【図１２】図１０に示す回路の動作波形図

【符号の説明】

１０１，１０２入力端子１０３，１０４出力端子１０５第１の接続端子１０６第２の接続端子１０７第３の接続端子１１０第１のスイッチング素子１１１第２のスイッチング素子１２１第１の整流素子１２２第２の整流素子１２３第３の整流素子１２４第４の整流素子１２５第５の整流素子１２６第６の整流素子１２７ダイオードブリッジ１３１トランスの第１巻線１３２トランスの第２巻線１３３トランスの第３巻線１３４第１のインダクタ１３５第２のインダクタ１３６第３のインダクタ１４１第１のキャパシタ１４２第２のキャパシタ１４３第３のキャパシタ１４４第４のキャパシタ１５０負荷１５１入力電流検出抵抗１６０入力直流電圧１６１入力交流電圧２００制御回路２１１，２１２，２１３レベル変換回路２２１，２２２モノマルチ２３１インバータ２３２，２３３ＡＮＤロジック２４１，２４２スイッチング素子駆動回路２５１入力信号

Claims

【特許請求の範囲】

【請求項１】第１の接続端子と第２の接続端子の間に
並列接続された第１のスイッチング素子、第１の整流素
子、第１のキャパシタと、少なくとも２巻線を有し第１
巻線の第１端子と第２巻線の第２端子がいずれも前記第
１の接続端子に接続されたトランスと、前記第１巻線の
第２端子に第１端子を接続された第１のインダクタと、
前記第１のインダクタの第２端子に第１端子を接続され
た第２の整流素子と、前記第２の整流素子の第２端子と
前記第２の接続端子との間に接続された第２のスイッチ
ング素子と、前記第２の整流素子の第２端子に第１端子
を接続された第３の整流素子と、前記第３の整流素子の
第２端子と第３の接続端子の間に接続された第４の整流
素子と、前記第１の接続端子と前記第３の整流素子の第
２端子の間に接続された第２のキャパシタと、前記トラ
ンスの第２巻線の第１端子と第３の接続端子の間に接続
された第５の整流素子と、によって構成されたゼロ電圧
スイッチングセルを用いて電圧変換回路を構成し、ま
ず、第２のスイッチング素子をオンし、前記第１の接続
端子と前記第２の接続端子の間の電位差が略０になった
ことを検出して前記第１のスイッチング素子をオンし、
その後、前記トランスを流れる共振電流が略０になった
ことを検出し、これによって前記第２のスイッチング素
子をオフし、前記第１のスイッチング素子は所定のオン
時間経過後にオフする制御回路を有することを特徴とす
るスイッチング電源装置。
【請求項２】前記トランスが第３巻線を有し、前記ト
ランスの前記第３巻線の出力が、前記第１のスイッチン
グ素子がターンオンした時の極性において、電圧レベル
が所定値以下に減少したことを検出することによって、
前記共振電流が略０になったと判断し、前記第２のスイ
ッチング素子をオフすることを特徴とする請求項１に記
載のスイッチング電源装置。
【請求項３】前記トランスが第３巻線を有し、前記ト
ランスの前記第３巻線の出力が、前記第１のスイッチン
グ素子がターンオンした時の極性において、微分回路を
用いることによって電圧レベルが減少しはじめたことを
検出することによって、前記共振電流が略０になったと
判断し、前記第２のスイッチング素子をオフすることを
特徴とする請求項１に記載のスイッチング電源装置。
【請求項４】前記第１の接続端子と前記第２の接続端
子の間の電位差が略０になったことを検出する代わり
に、微分回路を用いることによって前記第１の接続端子
と前記第２の接続端子の間の電位差が減少しはじめたこ
とを検出し、前記第１のスイッチング素子をオンするこ
とを特徴とする請求項１に記載のスイッチング電源装
置。