JP2007151274A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】 従来のＤＣ−ＤＣコンバータにおいて、自然転流方式により制御を行う場合には、複雑な理論式にて演算を行う必要があるため、制御装置にかかる負荷が大きく、スイッチング損失が増大していた。
【解決手段】 出力制御用スイッチング素子ＳＷ１と、整流用スイッチング素子ＳＷ２と、インダクタＬと、共振用キャパシタＣｒとを備え、該出力制御用スイッチング素子ＳＷ１、整流用スイッチング素子ＳＷ２、インダクタＬ、および共振用キャパシタＣｒのそれぞれが中点３で接続される、自然転流方式のＤＣ−ＤＣコンバータであって、
前記中点３の電圧Ｖｍおよびインダクタ電流ＩＬといった電気信号を検知する検出回路１１・２２・２３と、該検出回路の検知結果に基づいて、整流用スイッチング素子ＳＷ２のスイッチタイミングを生成するタイミング生成手段である状態保持回路１４・２４とを備える。
【選択図】 図２

Description

本発明は、自然転流方式によるゼロ電圧スイッチングを行うＤＣ−ＤＣコンバータの構成に関する。

従来から、スイッチング素子により直流電源入力をオン・オフして、所定電圧の直流電源出力を生成する、ＤＣ−ＤＣコンバータが用いられている。
例えば、特許文献１に示すＤＣ−ＤＣコンバータはチョッパ型に構成されている。
また、チョッパ型のＤＣ−ＤＣコンバータとしては、図１に示すように、直流電源入力をオン・オフする出力制御用スイッチング素子ＳＷ１と、整流用スイッチング素子ＳＷ２と、インダクタＬと、前記出力制御用スイッチング素子ＳＷ１に並列接続されるリアクタンス素子である共振用キャパシタＣｒとを備え、該出力制御用スイッチング素子ＳＷ１、整流用スイッチング素子ＳＷ２、インダクタＬ、および共振用キャパシタＣｒのそれぞれが中点３で接続して、共振型のＤＣ−ＤＣコンバータに構成したものがある。

このような共振型ＤＣ−ＤＣコンバータでは、出力制御用スイッチング素子ＳＷ１のオフタイミングに、共振用キャパシタＣｒの影響により電圧の上昇を抑えた状態でスイッチングを行うゼロ電圧スイッチングを実現するとともに、その後の出力制御用スイッチング素子ＳＷ１のオンタイミングでも、インダクタＬの電流を逆流させることにより出力制御用スイッチング素子ＳＷ両端の電圧差がゼロになるタイミングを作って、ゼロ電圧スイッチングを実現する、所謂自然転流方式による制御が行われることがある。

具体的には、図３に示すように、まず、時刻ｔ０において出力制御用スイッチング素子ＳＷ１をオンすることにより、インダクタＬに電流ＩＬを流してエネルギーを蓄える。
次に、時刻ｔ１となったときに出力制御用スイッチング素子ＳＷ１がオフされるが、このときには、該出力制御用スイッチング素子ＳＷ１に流れていた電流が共振用キャパシタＣｒにより吸収されるため、出力制御用スイッチング素子ＳＷ１の端子間の電圧Ｖｍの上昇が抑えられ、ゼロ電圧スイッチングが実現される。
その後、時刻ｔ２に達すると整流用スイッチング素子ＳＷ２がオンされ、インダクタＬの電流ＩＬは該整流用スイッチング素子ＳＷ２を通じて出力側へ流れ、該インダクタＬの電流ＩＬは減少していく。インダクタＬの電流ＩＬは減少していき、時刻ｔ３でゼロとなる。

さらに、時刻ｔ３以降においては、ゼロになったインダクタＬの電流ＩＬが、共振用キャパシタＣｒの電荷が入力電圧Ｖｉｎに回生するために、逆流をし始める。この場合、前記電圧Ｖｘの電圧波形は、インダクタＬと共振用キャパシタＣｒとの共振により、入力電圧Ｖｉｎレベルを中心としてＣＯＳ波形となる。
そして、時刻ｔ４において、電圧Ｖｍがゼロになった時点で共振用キャパシタＣｒの電荷がゼロとなり、出力制御用スイッチング素子ＳＷの寄生整流素子を通じてインダクタＬに電流が流れ始め、インダクタＬの逆流電流は徐徐に減少する。この時点で出力制御用スイッチング素子ＳＷ１をオンすることにより、ゼロ電圧スイッチングを実現することができる。
特開平１１−４１９１９号公報

前述のように、自然転流方式による制御を行う場合は、損失が増大することを防止するために、前記出力制御用スイッチング素子ＳＷ１および整流用スイッチング素子ＳＷ２のオン・オフタイミングを適切に設定することが望ましい。
ここで、出力制御用スイッチング素子ＳＷ１および整流用スイッチング素子ＳＷ２のオン・オフタイミングを、一般的に行われる通常のチョッパ型ＤＣ−ＤＣコンバータをＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御にて決定する場合には、電源入力Ｖｉｎおよび電源出力Ｖｏｕｔを変数として演算を行い、比較的容易に決定することができる。
しかし、自然転流方式により制御を行う場合には、電源入力Ｖｉｎおよび電源出力Ｖｏｕｔだけでなく、インダクタＬおよび共振用キャパシタＣｒをも変数として用い、複雑な理論式にて演算を行って、出力制御用スイッチング素子ＳＷ１および整流用スイッチング素子ＳＷ２のオン・オフタイミングを決定する必要がある。

従って、自然転流方式での制御は、制御装置にかかる負荷が大きく、出力制御用スイッチング素子ＳＷ１および整流用スイッチング素子ＳＷ２のオン・オフタイミングを適切に制御することが困難であり、結果的にスイッチング損失が増大することとなっていた。

上記課題を解決するＤＣ−ＤＣコンバータは、以下の特徴を有する。
即ち、請求項１記載の如く、出力制御用スイッチング素子と、整流用スイッチング素子と、インダクタと、リアクタンスとを備え、該出力制御用スイッチング素子、整流用スイッチング素子、インダクタ、およびリアクタンスのそれぞれが中点で接続される、自然転流方式のＤＣ−ＤＣコンバータであって、前記中点の電気信号を検知する検知手段と、該検知手段の検知結果に基づいて、整流用スイッチング素子のスイッチタイミングを生成するタイミング生成手段と、を備える。
これにより、従来のような複雑な演算を行うことなく、前記中点の電圧やインダクタ電流といった電気信号を検出することにより、出力制御用スイッチング素子および整流用スイッチング素子のオン・オフのスイッチタイミングを容易に決定することが可能となる。

また、請求項２記載の如く、前記自然転流方式のＤＣ−ＤＣコンバータは、前記整流用スイッチング素子のオフタイミング信号生成手段を備え、該オフタイミング信号生成手段は、前記出力制御用スイッチング素子または整流用スイッチング素子のオンタイミング周期を計測する計測手段と、計測したオンタイミング周期から、予め設定された所定時間を減算する演算手段とを有する。
これにより、簡単な構成により、発熱を生じることもなく、整流用スイッチング素子のオフタイミングを決定することができる。

また、請求項３記載の如く、出力制御用スイッチング素子と、整流用スイッチング素子と、インダクタと、リアクタンスとを備え、該出力制御用スイッチング素子、整流用スイッチング素子、インダクタ、およびリアクタンスのそれぞれが中点で接続される、自然転流方式のＤＣ−ＤＣコンバータであって、前記整流用スイッチング素子を駆動する駆動回路は、一対の相補型駆動トランジスタを備え、少なくとも、該相補型駆動トランジスタのデッドタイム開始タイミングを、出力制御用スイッチング素子のオフタイミングに基づいて決定する。
これにより、整流用スイッチング素子のスイッチング動作を行う際に、該整流用スイッチング素子の駆動回路における相補型駆動トランジスタのデッドタイムを確保した上で、余計な回路遅延がないスイッチング動作を行うことができ、スイッチング損失を抑制することが可能となる。

また、請求項４記載の如く、前記ＤＣ−ＤＣコンバータにおける、前記出力制御用スイッチング素子を駆動する駆動回路は、一対の相補型駆動トランジスタを備え、少なくとも、該相補型駆動トランジスタのデッドタイム開始タイミングを、整流用スイッチング素子のオフタイミングに基づいて決定する。
これにより、出力制御用スイッチング素子のスイッチング動作を行う際に、該出力制御用スイッチング素子の駆動回路における相補型駆動トランジスタのデッドタイムを確保した上で、余計な回路遅延がないスイッチング動作を行うことができ、スイッチング損失を抑制することが可能となる。

本発明によれば、従来のような複雑な演算を行うことなく、出力制御用スイッチング素子および整流用スイッチング素子のオン・オフのスイッチタイミングを容易に決定することが可能となる。
また、出力制御用スイッチング素子や整流用スイッチング素子のスイッチング損失を抑制することができる。

次に、本発明を実施するための形態を、添付の図面を用いて説明する。

図１に示すＤＣ−ＤＣコンバータは昇圧型の回路に構成されており、直流電源入力Ｖｉｎが入力される入力端子１と、生成された直流電源出力Ｖｏｕｔが出力される出力端子２との間に、入力端子１側から順に、インダクタＬ、直流電源入力をオン・オフする出力制御用スイッチング素子ＳＷ１、該出力制御用スイッチング素子ＳＷ１と並列に接続される共振用キャパシタＣｒ、および整流用スイッチング素子ＳＷ２を備えている。
出力制御用スイッチング素子ＳＷ１は整流素子Ｄ１を備えており、整流用スイッチング素子ＳＷ２は整流素子Ｄ２を備えている。
また、前記出力制御用スイッチング素子ＳＷ１、整流用スイッチング素子ＳＷ２、インダクタＬ、およびリアクタンス素子である共振用キャパシタＣｒは、それぞれ中点３にて接続されている。

また、図２に示すように、前記出力制御用スイッチング素子ＳＷ１にはドライバ１５が接続されており、該ドライバ１５には制御回路１０が接続されている。
制御回路１０は、前記中点３の電圧Ｖｍが０Ｖになったことを検出する電圧０検出回路１１と、出力制御用スイッチング素子ＳＷ１のオフタイミング信号を出力する出力電力制御回路１２と、電圧０検出回路１１からの出力および出力電力制御回路１２からの出力が入力され、入力された電圧０検出回路１１からの出力および出力電力制御回路１２からの出力に基づいて、ドライバ１５へ制御信号を出力する状態保持回路１４と、を備えている。
前記電圧０検出回路１１としては、例えば、０Ｖよりも僅かに高い電圧が基準電圧として設定されたコンパレータが用いられ、該コンパレータの入力電圧と前記基準電圧とを比較して、該入力電圧が基準電圧よりも低い場合に電圧０を検出するように構成している。

前記状態保持回路１４は、ＲＳ−フリップフロップに構成されており、入力ＳがＨｉレベルかつ入力ＳがＬｏレベルのときにはセット状態となって出力ＱがＨｉレベルとなり、入力ＳがＬｏレベルかつ入力ＳがＨｉレベルのときにはリセット状態となって出力ＱがＬｏレベルとなり、入力Ｓおよび入力Ｒが共にＬｏレベルのときには保持状態となって出力Ｑは前状態を保持する。なお、入力Ｓおよび入力Ｒが共にＨｉレベルとなる入力は禁止入力とされている。
また、該状態保持回路１４は、電圧０検出回路１１といった検知手段の検知結果や出力電圧制御回路１２からの出力に基づいて、出力制御用スイッチング素子ＳＷ１のスイッチタイミングを生成するタイミング生成手段として機能する。

本例においては、入力Ｓには電圧０検出回路１１からの出力が入力され、入力Ｒには出力電力制御回路１２からの出力が入力されるように構成しており、電圧Ｖｍが０Ｖになったことを電圧０検出回路１１が検出した際に入力ＳにＨｉレベルの信号が入力され、出力電力制御回路１２から出力制御用スイッチング素子ＳＷ１のオフタイミング信号が出力されたときに入力ＲにＨｉレベルの信号が入力されるように構成している。

一方、前記整流用スイッチング素子ＳＷ２にはドライバ２５が接続されており、該ドライバ２５には制御回路２０が接続されている。
制御回路２０は、前記中点３の電圧ＶｍがＨｉレベルになったことを検出する電圧Ｈｉ検出回路２２と、シャント抵抗等の電流センサ２１と、電流センサ２１により検出されたインダクタＬに流れる電流ＩＬが、０になったことを検出する電流０検出回路２３と、電圧Ｈｉ検出回路２２および電流０検出回路２３からの出力が入力され、入力された電圧Ｈｉ検出回路２２および電流０検出回路２３からの出力に基づいて、ドライバ２５へ制御信号を出力する状態保持回路２４と、を備えている。
該状態保持回路２４は、電圧Ｈｉ検出回路２２および電流０検出回路２３といった検知手段の検知結果に基づいて、整流用スイッチング素子ＳＷ２のスイッチタイミングを生成するタイミング生成手段として機能する。

前記電圧Ｈｉ検出回路２２としては、例えば、所定の電圧を基準電圧として設定したコンパレータが用いられ、該コンパレータの入力電圧と前記基準電圧とを比較して、該入力電圧が基準電圧よりも高い場合に電圧Ｈｉを検出するように構成している。
また、前記電圧０検出回路２３としては、例えば、０Ｖよりも僅かに高い電圧が基準電圧として設定されたコンパレータが用いられ、該コンパレータの入力電圧と前記基準電圧とを比較して、該入力電圧が基準電圧よりも低い場合に電圧０を検出するように構成している。

前記状態保持回路２４は状態保持回路１４と同様に、ＲＳ−フリップフロップに構成されており、入力ＳがＨｉレベルかつ入力ＳがＬｏレベルのときにはセット状態となって出力ＱがＨｉレベルとなり、入力ＳがＬｏレベルかつ入力ＳがＨｉレベルのときにはリセット状態となって出力ＱがＬｏレベルとなり、入力Ｓおよび入力Ｒが共にＬｏレベルのときには保持状態となって出力Ｑは前状態を保持する。なお、入力Ｓおよび入力Ｒが共にＨｉレベルとなる入力は禁止入力とされている。

本例においては、入力Ｓには電圧Ｈｉ検出回路２２からの出力が入力され、入力Ｒには電流０検出回路２３からの出力が入力されるように構成しており、電圧Ｖｍが予め設定された所定の電圧（（所定の電圧）＞０）になったことを電圧Ｈｉ検出回路２２が検出した際に入力ＳにＨｉレベルの信号が入力され、前記電流センサ２１の検出電流値が０になったことを電流０検出回路２３が検出した際に、入力ＲにＨｉレベルの信号が入力されるように構成している。

このように構成されるＤＣ−ＤＣコンバータは、次のように動作する。
図２に示すように、まず、時刻ｔ０に出力制御用スイッチング素子ＳＷ１をオンし、インダクタ電流ＩＬを流してエネルギーを蓄える。
次に、インダクタ電流ＩＬが予め設定された所定値ＩＬｍａｘまで上昇すると、時刻ｔ１にて出力電力制御回路１２から出力制御用スイッチング素子ＳＷ１のオフタイミング信号が出力され、状態保持回路１４からドライバ１５に対して出力制御用スイッチング素子ＳＷ１をオフする旨の信号（Ｌｏレベルの信号）が出力されて、該ドライバ１５により出力制御用スイッチング素子ＳＷ１がオフされる。
このときには、該出力制御用スイッチング素子ＳＷ１に流れていた電流が共振用キャパシタＣｒにより吸収されるため電圧Ｖｍの上昇が抑えられ、電圧Ｖｍが０Ｖの状態で出力制御用スイッチング素子ＳＷ１のオン・オフが切り換えられる、ゼロ電圧スイッチングが行われる。

その後、電圧Ｖｍが予め設定された所定の電圧Ｖｍ１に達した時刻ｔ２になると、状態保持回路２４からドライバ２５に対して、整流用スイッチング素子ＳＷ２をオンする旨の信号（Ｈｉレベルの信号）が出力されて、該ドライバ２５により整流用スイッチング素子ＳＷ２がオンされる。
整流用スイッチング素子ＳＷ２がオンされることにより、インダクタ電流ＩＬが整流用スイッチング素子ＳＷ２を流れ始め、該インダクタ電流ＩＬが減少する。

やがて、時刻ｔ３になるとインダクタ電流ＩＬはゼロになる。インダクタ電流ＩＬがゼロになると、インダクタ電流ＩＬがゼロになったことを検出した電流０検出回路２３から状態保持回路２４の入力ＲにＨｉレベルの信号が入力され、状態保持回路２４からドライバ２５に対して、整流用スイッチング素子ＳＷ２をオフする旨の信号（Ｌｏレベルの信号）が出力されて、該ドライバ２５により整流用スイッチング素子ＳＷ２がオフされる。

また、インダクタ電流ＩＬがゼロになった後、インダクタＬとキャパシタＣｒとが共振を開始して電圧Ｖｍが低下する。
そして、時刻ｔ４において電圧Ｖｍが０になると、電圧０検出回路１１から状態保持回路１４の入力ＳにＨｉレベルの信号が入力され、状態保持回路１４からドライバ１５に対して、出力制御用スイッチング素子ＳＷ１をオンする旨の信号（Ｈｉレベルの信号）が出力されて、該ドライバ１５により出力制御用スイッチング素子ＳＷ１がオンされる。

このように、出力制御用スイッチング素子ＳＷ１を、電圧Ｖｍが０になるとオンして、インダクタ電流ＩＬが所定値ＩＬｍａｘまで上昇するとオフするように制御し、整流用スイッチング素子ＳＷ２を、電圧Ｖｍが予め設定された所定の電圧Ｖｍ１に達するとオンして、インダクタ電流ＩＬがゼロになるとオフするように制御している。
従って、従来のような複雑な演算を行うことなく、前記中点３の電気信号である電圧Ｖｍおよびインダクタ電流ＩＬを検出することにより、出力制御用スイッチング素子ＳＷ１および整流用スイッチング素子ＳＷ２のオン・オフのスイッチタイミングを容易に決定することが可能となる。

ここで、前記時刻ｔ２以降に、整流用スイッチング素子ＳＷ２がオンしなかった場合でも、インダクタ電流ＩＬは該整流用スイッチング素子ＳＷ２の整流素子Ｄ２を通じて出力端子２側へ流れるが、インダクタ電流ＩＬが整流素子Ｄ２を通じて流れると、少なくとも約０．７Ｖの電圧降下が生じてしまうため、時刻ｔ２から遅れることなくできるだけ早く整流用スイッチング素子ＳＷ２をオンして損失を生じさせないようにすることが望ましい。
これに対し、本ＤＣ−ＤＣコンバータでは、整流用スイッチング素子ＳＷ２のオン・オフ制御を、前述のように状態保持回路２４を用いて行っているので、図４に示すように、整流用スイッチング素子ＳＷ２のオンタイミングにおいてリンギングが発生した場合でも、電圧Ｖｍが電圧Ｖｍ１に最初に達した時点で確実に整流用スイッチング素子ＳＷ２をオンさせることができ、損失低減を図ることが可能となっている。

また、前述のように、時刻ｔ３では、インダクタ電流ＩＬがゼロになったことを電流０検出回路２３により検出して整流用スイッチング素子ＳＷ２をオフ制御しているが、電流０検出回路２３はシャント抵抗やホール素子等にて構成されている。
しかし、シャント抵抗は電流が流れると発熱が生じ、ホール素子は構成が複雑となってしまう。
そこで、整流用スイッチング素子ＳＷ２のオフタイミングを、簡単な構成で発熱を生じさせずに設定可能とするために、次のように構成することもできる。

つまり、図５に示すように、整流用スイッチング素子ＳＷ２のオフタイミングとなる時刻ｔ３を、出力制御用スイッチング素子ＳＷ１のオンタイミングとなる時刻ｔ４から逆算して算出するように構成する。
ここで、前記時刻ｔ０から時刻ｔ１までを期間Ｔ１、時刻ｔ０から時刻ｔ２までを期間Ｔ２、時刻ｔ０から時刻ｔ３までを期間Ｔ３、時刻ｔ０から時刻ｔ４までを期間Ｔ４とした場合、期間Ｔ４と期間Ｔ３との差分期間Ｔａは、次の数１にて表わされる。

この数１は、インダクタＬ、共振用キャパシタＣｒ、直流電源入力Ｖｉｎ、および直流電源出力Ｖｏｕｔの関数となっているが、インダクタＬおよび共振用キャパシタＣｒの値は固定であり、本ＤＣ−ＤＣコンバータを自動車用に適用した場合には、直流電源入力Ｖｉｎおよび直流電源出力Ｖｏｕｔも、例えば１２Ｖおよび４２Ｖといったように一定の値となっているので、実質的に差分期間Ｔａは定数とみなしてよい。
そこで、前記期間Ｔ４から差分期間Ｔａを減じて、期間Ｔ３を求めるようにする。

また、ＤＣ−ＤＣコンバータには、図６に示すような、差分期間設定部３１、期間Ｔ３初期値設定部３２、周期計測部３３、およびオフタイミング演算部３４を有したオフタイミング信号生成装置３０を備え、該オフタイミング信号生成装置３０を整流用スイッチング素子ＳＷ２のドライバ２５に接続する。

このように構成したＤＣ−ＤＣコンバータにおいては、図７に示すように、まず期間Ｔ３初期値設定部３２にて期間Ｔ３の初期値を設定して（Ｓ０１）、整流用スイッチング素子ＳＷ２のオフタイミングの初期値なるを決定して、最初の周期においてはその初期値にて整流用スイッチング素子ＳＷ２をオフ制御する。また、期間Ｔ４を周期計測部３３により計測して（Ｓ０２）、予め差分期間設定部３１にて設定されていた差分期間Ｔａを、計測した期間Ｔ４から減じて期間Ｔ３をオフタイミング演算部３４にて算出する（Ｓ０３）。この算出した期間Ｔ３を用いて、次周期における整流用スイッチング素子ＳＷ２のオフタイミングを決定する（Ｓ０４）。以降、ステップＳ０２〜ステップＳ０４までを繰り返し実行する。
なお、本例では、期間Ｔ３初期値設定部３２にて期間Ｔ３の初期値を設定したが、最初の数周期は整流用スイッチング素子ＳＷ２のオン・オフ制御を行わず、期間Ｔ３の値を学習により取得することも可能である。

このように、期間Ｔ４から差分期間Ｔａを減じて期間Ｔ３を求めることにより、整流用スイッチング素子ＳＷ２のオフタイミングを決定するように構成することで、簡単な構成により、発熱を生じることもなく、該整流用スイッチング素子ＳＷ２のオフタイミングを決定することができる。

また、前述のように、出力制御用スイッチング素子ＳＷ１および整流用スイッチング素子ＳＷ２のスイッチング制御を行う際には、制御回路１０・２０がオン・オフ制御の判断を行った後に、実際にドライバ１５・２５により出力制御用スイッチング素子ＳＷ１および整流用スイッチング素子ＳＷ２が駆動されるまでの間に、遅延時間が存在する。
この遅延時間は、スイッチング損失が増大するのを防止するために、できるだけ小さくすることが望ましい。

しかし、駆動回路となるドライバ１５・２５においては貫通電流を抑制するために、該ドライバ１５・２５を構成する一対の相補型駆動トランジスタとなるハイサイドスイッチング素子とローサイドスイッチング素子とのオン・オフ切り換え時に、所定長さのデッドタイムを設ける必要がある、
例えば、ドライバ１５・２５の出力がＬｏ出力からＨｉ出力へ切り換わる際には、まずローサイドスイッチング素子をオフして所定のデッドタイムが経過した後に、ハイサイドスイッチング素子をオンしなければいけない。
このデッドタイムは回路遅延であるため、前述のようにスイッチング損失増大の原因となる。

前述の出力制御用スイッチング素子ＳＷ１をオフさせるタイミング（時刻ｔ１）、および整流用スイッチング素子ＳＷ２をオンさせるタイミング（時刻ｔ３）は、制御回路１０・２０およびオフタイミング信号生成装置３０にて判断して決定するため、事前に適切なタイミングに設定することができる。
例えば、出力制御用スイッチング素子ＳＷ１をオフさせるタイミングの場合は、真に出力制御用スイッチング素子ＳＷ１をオフさせるべきタイミングから、デッドタイムを差し引いたタイミングで事前にハイサイドスイッチング素子をオフさせておき、真のオフタイミングに達した時点でローサイドスイッチング素子をオンさせることで、出力制御用スイッチング素子ＳＷ１が、適切なタイミングで実際にオフすることとなる。

しかし、整流用スイッチング素子ＳＷ２をオフさせるタイミング（時刻ｔ２）、および出力制御用スイッチング素子ＳＷ１をオンさせるタイミング（時刻ｔ４）については、電圧Ｖｍの変化を検知し、その検知結果に基づいてオン・オフ制御を行っているため、制御回路１０・２０等の側で事前に制御タイミングを把握することは困難である。

そこで、本ＤＣ−ＤＣコンバータにおいては、時刻ｔ１と時刻ｔ２とのタイミング、および時刻ｔ３と時刻ｔ４とのタイミングが近接していることを利用して、整流用スイッチング素子ＳＷ２のオフタイミング（時刻ｔ２）、および出力制御用スイッチング素子ＳＷ１のオンタイミング（時刻ｔ４）の制御を、次のように行うことも可能である。

つまり、図８に示すように、出力制御用スイッチング素子ＳＷ１または整流用スイッチング素子ＳＷ２を駆動するドライバ１５・２５を、Ｐｃｈ−ＭＯＳトランジスタにて構成されるハイサイドスイッチング素子ＰとＮｃｈ−ＭＯＳトランジスタにて構成されるローサイドスイッチング素子Ｎとで構成し、ドライバ１５・２５にそれぞれ接続される制御回路４０を、ハイサイドスイッチング素子Ｐに接続される状態保持回路４０ａと、ローサイドスイッチング素子Ｎに接続される状態保持回路４０ｂとで構成する。
状態保持回路４０ａ・４０ｂは、ともにＲＳ−フリップフロップに構成されている。

また、ハイサイド側の状態保持回路４０ａの入力Ｒには電圧ＶｍがＨｉ状態（所定の電圧Ｖｍ１に達した状態）になったことを検知する信号が入力され、該状態保持回路４０ａの入力Ｓには時刻ｔ３から所定の時間（ｘ）を減じたタイミングが入力され、ローサイド側の状態保持回路４０ｂの入力Ｒには時刻ｔ１のタイミングが入力され、該状態保持回路４０ｂの入力Ｓには時刻ｔ３のタイミングが入力されるように構成する。

時刻ｔ２のタイミングで整流用スイッチング素子ＳＷ２をオンさせるときには、まず時刻ｔ１のタイミングでドライバ２５のローサイドスイッチング素子Ｎをオフさせ、その後電圧Ｖｍが所定の電圧Ｖｍ１となった時点（時刻ｔ２の時点）でハイサイドスイッチング素子Ｐをオンさせる。
これにより、時刻ｔ２の時点で、整流用スイッチング素子ＳＷ２を実際にオンさせることができる。

また、時刻ｔ４のタイミングで出力制御用スイッチング素子ＳＷ１をオンさせるときには、まず時刻ｔ３のタイミングでドライバ１５のローサイドスイッチング素子Ｎをオフさせ、その後電圧Ｖｍが０Ｖとなった時点（時刻ｔ４の時点）でハイサイドスイッチング素子Ｐをオンさせる。
これにより、時刻ｔ４の時点で、出力制御用スイッチング素子ＳＷ１を実際にオンさせることができる。

さらに、時刻ｔ３のタイミングで整流用スイッチング素子ＳＷ２をオフさせる場合には、時刻ｔ３から所定の時間（ｘ）を減じたタイミングでドライバ２５のハイサイドスイッチング素子Ｐをオフさせ、その後時刻ｔ３のタイミングローサイドスイッチング素子Ｎをオンさせることで、時刻ｔ３の時点で、整流用スイッチング素子ＳＷ２を実際にオフさせることが可能となる。

このように構成することで、ドライバ１５・２５のローサイドスイッチング素子Ｎおよびハイサイドスイッチング素子Ｐの間でデッドタイムを確保した上で、余計な回路遅延がないスイッチング動作を行うことができ、スイッチング損失を抑制することが可能となる。

本発明にかかるＤＣ−ＤＣコンバータを示す回路図である。 ＤＣ−ＤＣコンバータにおける出力制御用スイッチング素子の制御回路および整流用スイッチング素子の制御回路を示す回路図である。 ＤＣ−ＤＣコンバータにおける電圧および電流の波形を示す図である。 リンギングが生じたときの電圧および電流の波形を示す図である。 期間Ｔ４から差分期間Ｔａを減じて期間Ｔ３を求めるシステムを説明するための電圧および電流の波形を示す図である。 期間Ｔ４から差分期間Ｔａを減じて期間Ｔ３を求めるシステムに備えられる整流用スイッチング素子のオフタイミング信号生成装置を示すブロック図である。 期間Ｔ４から差分期間Ｔａを減じて期間Ｔ３を求めるシステムのフローを示す図である。 整流用スイッチング素子または出力制御用スイッチング素子の駆動回路における一対の相補型駆動トランジスタのデッドタイム開始タイミングを、出力制御用スイッチング素子のオフタイミング、整流用スイッチング素子のオフタイミングまたはに基づいて決定するように構成した制御回路を示す回路図である。

符号の説明

Ｌ インダクタ
Ｃr 共振用キャパシタ
ＳＷ１ 出力制御用スイッチング素子
ＳＷ２ 整流用スイッチング素子
３ 中点
１１ 電圧０検出回路
１２ 出力電力制御回路
２１ 電流センサ
２２ 電圧Ｈｉ検出回路
２３ 電流０検出回路
１０・２０ 制御回路
１４・２４ 状態保持回路
１５・２５ ドライバ

Claims (4)

1. 出力制御用スイッチング素子と、整流用スイッチング素子と、インダクタと、リアクタンスとを備え、
   該出力制御用スイッチング素子、整流用スイッチング素子、インダクタ、およびリアクタンスのそれぞれが中点で接続される、
   自然転流方式のＤＣ−ＤＣコンバータであって、
   前記中点の電気信号を検知する検知手段と、
   該検知手段の検知結果に基づいて、整流用スイッチング素子のスイッチタイミングを生成するタイミング生成手段と、
   を備えることを特徴とするＤＣ−ＤＣコンバータ。
2. 出力制御用スイッチング素子と、整流用スイッチング素子と、インダクタと、リアクタンスとを備え、
   該出力制御用スイッチング素子、整流用スイッチング素子、インダクタ、およびリアクタンスのそれぞれが中点で接続される、
   自然転流方式のＤＣ−ＤＣコンバータであって、
   前記整流用スイッチング素子のオフタイミング信号生成手段を備え、
   該オフタイミング信号生成手段は、前記出力制御用スイッチング素子または整流用スイッチング素子のオンタイミング周期を計測する計測手段と、計測したオンタイミング周期から、予め設定された所定時間を減算する演算手段とを有する、
   ことを特徴とするＤＣ−ＤＣコンバータ。
3. 出力制御用スイッチング素子と、整流用スイッチング素子と、インダクタと、リアクタンスとを備え、
   該出力制御用スイッチング素子、整流用スイッチング素子、インダクタ、およびリアクタンスのそれぞれが中点で接続される、
   自然転流方式のＤＣ−ＤＣコンバータであって、
   前記整流用スイッチング素子を駆動する駆動回路は、一対の相補型駆動トランジスタを備え、
   少なくとも、該相補型駆動トランジスタのデッドタイム開始タイミングを、
   出力制御用スイッチング素子のオフタイミングに基づいて決定する、
   ことを特徴とするＤＣ−ＤＣコンバータ。
4. 前記ＤＣ−ＤＣコンバータにおける、前記出力制御用スイッチング素子を駆動する駆動回路は、一対の相補型駆動トランジスタを備え、
   少なくとも、該相補型駆動トランジスタのデッドタイム開始タイミングを、
   整流用スイッチング素子のオフタイミングに基づいて決定する、
   ことを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
   
   

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