JPS6359763A - インダクタ電流制御回路 - Google Patents

インダクタ電流制御回路

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JPS6359763A
JPS6359763A JP62126098A JP12609887A JPS6359763A JP S6359763 A JPS6359763 A JP S6359763A JP 62126098 A JP62126098 A JP 62126098A JP 12609887 A JP12609887 A JP 12609887A JP S6359763 A JPS6359763 A JP S6359763A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は電流制御回路に関するものであり、更に詳しく
いえば、誘導子に所望の電流を流れさせるようその誘導
子に印加される電圧の切換えを制御するための制御回路
に関するものである。
Ｂ、従来技術 種々なタイプの電子回路において、誘導子に所望の形式
の電流を生じさせるためにその誘導子に電圧が印加され
る。例えば、テレビジョン回路（でおける継鉄誘導子に
は鋸歯状走査電流が生ずる。
もう１つの例としては、オフライン切換えの電力変換器
の入力から出力へエネルギを転換するためには誘導子電
流が変えられる。
更にもう１つの例として、以下で詳しく述べられる直流
対直流降圧変換器という特定のタイプのものでは、その
変換器における誘導子を流れるピーク間電流は制御回路
により一定値に継持されるように制御される。この例示
的な降圧変換器では、その変換器はレギュレータとして
働き、調整された出力電圧を与えるように制御されなけ
ればならない。制御回路は入力電圧及び負荷の変動に対
してピーク間誘導子電流を一定に維持するためにこの特
定のレギュレータにおける直列ＦＥＴ及びフライホイー
ルＦＥＴの両方を成る方法でオン及びオフにする。この
場合、この一定のピーク・ピーク誘導子電流の平均直流
値は出力電圧の規制を与えるようその制御回路によって
変更される。
Ｃ９発明が解決しようとする問題点 本発明は上記のバック変換器のような装置において誘導
子を流れる電流を制御するための制御回路を提供するこ
とを目的とするものである。
Ｄ９問題点を解決するための手段 上記の目的は、”電流を制御されるべき誘導子における
電流値範囲に類似した電圧範囲にわたって充電可能なキ
ャパシタを含む制御回路を設けることにより達成される
。
この制御回路の１つの形体では、制御回路におけるキャ
パシタは、誘導子を流れる電流の所望の変化を表わすレ
ベルにキャパシタの電圧が上昇するまで誘導子の電流が
第１の印加電圧によって上昇している間、充電される。
そこで第１の制御信号が制御回路によって発生されて、
（ａ）第２の電圧の印加により誘導子における電圧の極
性を反転し且つ（ｂ）　　制御回路におけるキャパシタ
を放電し始める。そこでキャパシタは特定の電圧レベル
まで放電させられ、その時点で第２の制御信号が発生さ
れて誘導子における電圧の極性を再び変化させそして制
御回路におけるキャパシタを再び充電し始める。
都合のよいことには、この特定の形体の制御回路では、
キャパシタの放電は誘導子に印加される第２の電圧の値
に関係なく変更可能である。
上記のレギュレータ回路では、誘導子に印加される第１
の電圧は入力電圧と出力電圧との差であシ、誘導子に印
加される第２の電圧は出力電圧である。この場合、制御
回路はレギュレータ回路の出力電圧の調整を行う。従っ
て、制御回路は、レギュレータ回路の順方向又は逆方向
電流のタイミングの拘束即ち動作の周波数の拘束を必要
とすることなく、誘導子の電流に対するピーク間順方向
電流制御のみならず出力電圧の調整も行う。
Ｆ、実施例 まず第１図を参照すると、電源装置１０は交流入力を単
一レベルの直流出力に変換する単一出力オフライン・ス
イッチ１１を含んでいる。そのオフライン・スイッチ１
１の出力は多数の電源モジュール１２．１３．１４等に
接続される。それら電源モジュールは種々の直流出力電
圧を発生するための直流−直流変換器である。直流出力
１．２．３のような必要とされる種々の直流出力を発生
するに必要なだけの多くの変換器１２〜１４が使用され
る。
次に第２ａ図乃至第２ａ図を参照すると、従来の電流モ
ジュール即ち直流−直流変換器は第２ａ図の降圧変換器
２０を含む多くの形式を取っていた。第２ａ図において
、通常の降圧変換器２０即ち電流逓昇電力変換器は直列
スイッチとしてＦＥＴ２１を及びフラーイホイール整流
器としてダイオード２２を利用する。この標準的な変換
器の正規の動作では、ＦＥＴ２１はオンにされ（即ちタ
ーンオンし）、出力電圧よりも低い入力電圧を誘導子２
３に取シ込む。誘導子にこの電圧を与えることによって
誘導子の電流が増加させられ、出力キャパシタ２４と並
列に接続された負荷に電流を与えながらそのキャパシタ
２４を充電する。
ＦＥＴ２１がオフにされる（即ち、ターンオフする）時
、＝ＦＥＴ２１、ダイオード２２及び誘導子２３の接続
点であるノード１の電圧はダイオード２２が順方向バイ
アスとなるまで降下する。そとで、ＦＥＴ２１が再びオ
ンにされるまで電流がその大きさを減少しながらダイオ
ード２２及び誘導子２′５を流れる。そしてこのサイク
ルが繰返えされる。
ＦＥＴ２１がオン及びオフにされる時、電流が流れ始め
及び止るのに有限の時間を必要とするので、切換え損失
が生ずる。ＦＥＴがオンにされる時、それを流れる電流
はノード１における電圧を上昇させ、オンにするのに必
要な期間にわたってＦＥＴにおける電流及び電圧の瞬間
的な積に等しいエネルギ放逸を生ずる。同様に、ＦＥＴ
２１がオフにされる時、電圧と電流の同時存在はかなり
のエネルギ放逸を生ずる。過去においては、ダイオード
２２が追加のＦＥＴ（第３ａ図におけるＦＥＴ３２に対
して示されたような方向性を有する）と置検された。こ
れは変換器の効率を改良するものである。
前述のように、ＦＦ：Ｔがオン及びオフになるタイミン
グは２つのＦＥＴを使った構成では重要なものとなる。
又、前述のように、変換器における反作用的な要素を小
さくするためには、変換器２０のような標準的な変換器
の動作周波数を増加させることが望ましい。しかし、周
波数を増加させる場合、切換え損失及び精確なタイミン
グの間頂は更に取扱いが困難なものとなる。
第３ａ図を参照すると、本発明に従って構成された降圧
変換器３０は直列スイッチＦＥＴ３１及びフライホイー
ルＦＥＴ３２を含み、それらはノード１において誘導子
３３の一方の端子と接続される。変換器３０の出力には
出力キャパシタ３４が設けられ、フライホイールＦＥＴ
３２と並列にキャパシタ３６が設けられる。ＦＥ１１’
３１及び３２は内部ダイオードを含む電力用ＭＯ８ＦＦ
：Ｔである。ＦＥＴ３１はｐ−チャンネルＭＯ３ＦＥＴ
であり、ＦＥＴ３２はｎ−チャンネルＭＯ，，５ＦＥＴ
である。ＦＥＴ３１のソースは変換器入力であり、ＦＥ
Ｔ３１のドレインはノード１に接続される。
ノード１はＦＥＴ３２のドレイン及び誘導子３３の一方
の端子に接続される。ＦＥＴ３２のソースはアースに接
続される。それらＦＥＴのゲートは更に詳しく後述する
ように適渦な制御回路に接続される。
各ＦＥＴ３１，３２は内部ダイオードを含み、ＦＥＴ３
１の内部ダイオードはノード１から入力へ電流を導通さ
せるように極性づけられ、ＦＥＴ３２の内部ダイオード
はアースからノード１へ電流を導通させるように極性づ
けられている。各ＦＥＴは寄生容量を含み、電流入力の
低インピーダンスのだめにＦＥＴ３１，３２の容量はノ
ード１とアースとの間で効果的に並列に接続される。多
くの場合、ＦＥＴの寄生容量はそれらＦＥＴの各々のタ
ーンオフの間ノード１における電圧を維持するに十分な
大きさのものであるので、物理的キャパシタ３６は必要
とされない。第３ａ図の変換器に関する以下の説明では
、キャパシタ５６は省略される。
変換器３０における誘導子３６は、正規の各動作サイク
ル（Ｆ’ＥＴ３１のターンオン及びターンオフの各サイ
クル）の間に誘導子電流の極性が反転することを確実に
するようなインダクタンス値のものに選択される。誘導
子電流の反転を確実にすることはインダクタンス値の選
択のみならず、出力電圧の大きさに関して大き過ぎない
誘導子順方向ピーク電流による変換器の動作とＦＥＴ３
１に対する適当に長いオフ時間の付与とを必要とする。
電流の反転を確実にするだめＫ、出力電圧は誘導子３３
のインダクタンスと誘導子ピーク電流（ＦＥＴ３１がオ
フにされる時の誘導子電流）の値との積をＦＥＴ３１の
オフ時間の長さで割ったものよりも大きいか或いは等し
くなければならない。
変換器３０の代表的な動作サイクルはＦＥＴ　３１のタ
ーンオフでもって始まる。そ“こで１、誘電子３３が電
流をまず１キヤパシタ３６から流し、次にＦＥＴ３２の
内部ダイオードを通して流す時、ノード１の電圧はそれ
がゼロになるまで降下する。そこで、フライホイールＦ
ＥＴ３２は切換え損失なしでオンにされる。それはその
ＦＥＴにかかる電圧がターンオン時にゼロになるためで
ある。フライホイールＦＥＴ３２は、誘導子５３におけ
る電流の方向がそのフライホイールＦＥＴ６ｒ）電流と
共に反転するまで、オフ洸されない。フライホイールＦ
ＥＴ３２がターンオフする時、キャパシタ３６はそのタ
ーンオフの期間中ノード１における電圧をゼロ近くに保
持する。その後、誘導子３３におけるその反転した電流
はノード１の電圧を入力電圧のレベルまで上昇させる。
このフライホイールＦＥＴがターンオフされる時、その
内部ダイオードはそれが逆バイアスされているので非導
通であることに注意すべきである。然る後直列ＦＥＴ３
１はそれにかかる電圧が実質的になくなってターンオン
されるので、ターンオンの損失はない。ソノ後、そのサ
イクルが繰返えされる。
直列ＦＥＴ３１及びフライホイールＦＥＴ３２の両方の
ターンオン及びターンオフはそれらＦＥＴにかかる電圧
がほぼゼロの時に生ずることに注意すべきである。又、
一方のＦＥＴのターンオフと他方のＦＥＴのターンオン
との間に固有の望ましい不作動時間（ｄｅａｄ　　ｊｉ
ｍｓ　）がある。ＦＥＴ３１のターンオンは誘導子電流
が反転されそしてノード１を入力電圧のレベルにされた
後に生じ、ＦＥＴ３２のターンオンは直列ＦＥＴ３１が
オフにされた後に誘導子電流がノード１を低くした時に
生ずる。
それらＦＥＴのターンオンのタイミングは、ターンオン
が遅れる場合、ＦＥＴの内部ダイオードに蓄えられた電
荷がＦＥＴのオン時間を再結合させるので、あまシ臨界
的ではない（不作動を許す）。
即ち、各ＦＥＴがターンオンされる時、他のＦＥＴの内
部ダイオードは逆バイアスされて非導通となるので、そ
の装置の順方向電圧降下と関連したその蓄えられた電荷
を中和する際にエネルギは消費されない。正規の遷移不
作動時間の前にターンオンが生じない場合にはスイッチ
・スルー（ＦＥＴの同時導通）は生じないであろう。従
って、変換器の全体の変換効率及び制御の容易さが改良
され、高い周波数での動作が可能にされる。
現在好ましい形式の変換器はバック変換器であるけれど
も、本発明の原理は昇圧変換器及び降圧・昇圧変換器の
ような他の変換器にも適用可能である。例えば、第４ａ
図乃至第４ａ図を参照すると、本発明に従って構成され
た昇゛圧・変換器“ば／−ド１において相互接続された
Ｆ’Ｆ：Ｔ２３１及び２３２及び入力電圧ｖ１Ｎとノー
ド１との間に接続された誘導子２３３を含むものである
。キャパシタ２３４が出力電圧Ｖ。ＵＴにまたがって接
続され、キャパシタ２３６がＦＥＴ２１２と並列に接続
される。
代表的な動作サイクルはＦＥＴ２３２のターンオフによ
って始ま）、その後ノード１における電圧は誘導子２６
６に−おける電流がキャパシタ２３６を充電するときＶ
。ＵＴのレベルまで上昇する。そこでＦＥＴ２３１はそ
れにかかる電圧がゼロなのでゼロの切換え損失でもって
ターンオンされる。ＦＥＴ２３１のターンオフは誘導子
２３３における電流の方向が反転するまで生じない。Ｆ
ＥＴ２３１のターンオフの後、ノード１における電圧が
ゼロになるまで誘導子２３６における電流はキャパシタ
２３６から電荷を誘出させる。然る後、そのサイクルが
繰返えす。ＦＥＴ２３１．２３２のターンオン及びター
ンオフは、切換えが生じている間キャパシタ２３６がノ
ード１の電圧をほとんど一定に維持するので、ゼロ電圧
で生ずることは注意すべきである。動作及び利点は第３
ａ図の降圧・変換器に関して前述したものと同じである
。
第５ａ図乃至第５ｄ図を参照すると、ノード１において
相互接続されたＦＥＴ２４１及び２４２を含みそしてそ
のノード１に誘導子２４３を接続された降圧・昇圧変換
器において本発明が具体化されている。キャパシタ２４
４は出力電圧Ｖ。ＵＴに接続され、キャパシタ２４６は
誘導子２４３にまたがって接続される。その変換器の代
表的な動作サイクルはＦＥＴ２４１のターンオフでもっ
て始まる。ＦＥＴ２４１のターンオフの後、誘導子２４
３における電流がキャパシタ２４６を放電するのでノー
ド１とアースとの間の電圧はＶ。ＵＴのレベルまで落ち
る。そこで、ＦＥＴ２４２はそれにかかる電圧がゼロな
のでゼロの切換え損失でもってターンオンされる。ＦＥ
Ｔ２４２のターンオフは誘導子２４３における電流の方
向が反転してしまうまで生じない。ＦＥＴ２４２のター
ンオフの後、ノード１における電圧がｖＩＮに等しくな
るまでキャパシタ２４６を充電し、然る後そのサイクル
が繰返えす。再び、ＦＥＴ２４１，２４２のターンオン
及びターンオフは切換えが生じている間ノード１の電圧
をほぼ一定に保持するのでゼロ電圧で生ずることに注意
すべきである。降圧・昇圧変換器の動作及び利点は他の
変換器に関して前述したものと同じである。
第３ａ図の降圧変換器の考察に戻ると、その変換器の出
力を調整するため、２つのＦＥＴ３１及び６２のオン時
間及びオフ時間を制御するための制御回路が設けられる
。
直流−直流変換器用の通常の制御回路は３つの方法のう
ちの１つで出力電圧の調整を行う。一定周波数のパルス
幅変調では、直列スイッチのオン時間は入力電圧及び負
荷の変動を補償するように変動されるけれども動作周波
数は一定に保持される。一定周波数のピーク電流制御で
は、直列スイッチにおける電流の最大振幅は負荷の変動
を補償するように変動されるけれども、動作周波数は一
定に保持される。入力電圧変動の補償はピーク電流制御
に固有のものである。一定オン時間の可変周波数制御で
は、直列スイッチのオン時間は一定に保持され、オフ時
間は負荷及び入力電圧の変動を補償するように変動され
る。
変換器３０では、一定周波数又は一定オン時間のような
時間的拘束に関係ない制御回路を備えることが望ましい
。誘導子３３における一定のピーク間電流を維持する制
御回路を使うことは必要な調整を行うものであシ、誘導
子電流が各動作サイクルで反転することを必要とする変
換器３０に特に適するものであることがわかった。
出力電圧調整及び一定のピーク間電流を生じさせるため
に、制御回路は２つのタイミング方程式を満さなければ
ならない。直列スイッチ、この場合は直列ＦＥＴ３１、
のオン時間は次のように与えられる。
ＴＯＮｌ”（Ｌ）（Ｉｐ−ｐ）／（ｖｒＮ＝ＶＯＵＴ）
・−（１）この式において、Ｌは誘導子３３のインダク
タンス値であり、■　　　は誘導子電流のピーク対−ｐ ピーク値である。ＶＩＮは入力電圧であ”’ＯＵＴは出
力電圧である。フライホイール装置、この例ではフライ
ホイールＦＥＴ３２、のオン時間は次のように与えられ
る。
ＴｏＮ２＝（Ｌ）（Ｉ）／（ｖｏＵＴ）・・・・・・・
・・・・・（２）−ｐ 第６図において、直流−直流変換器３０’（ＦＥＴのた
めの駆動回路を付加した第３ａ図の変換器３０と同じ）
はＦＥＴ３１のための駆動回路３７及びＦＥＴ２４ これら駆動回路は、その例が以下で更に詳細に述べられ
るけれども、それらＦＥＴ３１，３２の導通時間を制御
するために第７図に示された制御回路から制御信号を受
ける。それら駆動回路への制御信号の供給部は第７図に
おける記号Ａ％　Ｂ（第６図における対応する記号）で
示される。
第７図に示されるように、第６図の変換器６０′のため
の制御回路４０はキャパシタ４１を含み、そのキャパシ
タは変換器における誘導子３３を流れるピーク間電流を
シュミレートするために充電及び放電される。誘導子を
流れる単位時間当）の電流の変化がその誘導子にかかる
電圧に比例するように、キャパシタにおける電圧の変化
はそのキャパシタへの電流に比例する。
第７図の制御回路において、直列ＦＥＭ３１が変換器回
路３１′においてターンオフされるのとほぼ同じ期間の
電流でもって充電回路４２がキャパシタ４１を充電する
。その変換器では、この期間中、誘導子３３にかかる電
圧は変換器の入力電圧と出力電圧との差に等しい。制御
回路４０において、充電回路４２は変換器における入力
電圧と出力電圧との差に比例する充電電流をキャパシタ
４１に与える。
従って、その期間は同じであシ且つキャパシタ４１に対
する充電電流は誘導子３６に印加された電圧に比例する
ので、制御回路におけるキャパシタ４１の電圧変化は変
換器における誘導子３乙の電流変化にほぼ比例する。
直列ＦＥＴ３１が非導通であり且つフライホイ−ルＦＥ
Ｔ３２が導通である期間中、誘導子３３シておける電流
は減少する。この期間中、誘導子にかかる電圧はＶ　　
　（逆方向に印加される）にＵＴ はぼ等しい。制御回路４０における放電回路４３は、定
常状態ではこの期間中変換器出力電圧に比例する放電電
流（キャパシタ４１を放電する）を与える。充電回路４
２の場合のように、放電回路４３は誘導子３３が出力電
圧に接続される期間とほぼ同じ期間にわたってキャパシ
タ４１を放ｔするので及び放電電流は変換器出力電圧に
比例するので、キャパシタ４１における電圧の減少は変
換器の誘導子を流れる電流の減少に比例する。
制御回路４０では、キャパシタ４１の電圧変動が比較器
４４により基準値と比較される。それの反転出力及び非
反転出力は変換器３０′における駆動回路３８，３７に
それぞれ与えられる。
キャパシタ４１における電圧がその上限に達すると、比
較器４４の非反転出力（Ａ）は低くなりそして駆動回路
３７の出力はＦＥＴ３１のゲートに正の信号を与えてそ
の直列スイッチをターンオフしそのサイクルに対する誘
導子３乙の電流上昇を終らせる。同時に、比較器４４の
反転出力（Ｂ）は高くなシ、駆動回路３８はフライホイ
ールＦＥＴ３２に正の信号を与えてそのＦＥＴをターン
オンする。実際には、駆動回路３８は、後で更に詳しく
説明するように、ＦＥＴ３２のターンオンの前に遅延を
与える。
同様に、キャパシタ４１における電圧変動が下限に達す
ると、比較器４４は状態を変化し、適渦な遅延の後、駆
動回路３８がフライホイールＦＥＴ３２のターンオフし
、駆動回路３７がＦＥＴ　３２をターンオフする。
制御回路４０において、抵抗器４６，４７．４８より形
成された抵抗性分圧器がキャパシタ４１に接続される。
比較器４４の反転入力は抵抗器４６及び４７の接続点に
接続され、比較器４４の非反転入力は電圧基準回路４９
により発生された正の基準電圧に接続される。キャパシ
タ４１が充電回路４２により充電されつつある時、比較
器４４の反転入力における電圧は基準電圧よりも低く、
その比較器の非反転出力は論理的高レベルになる。
この出力は抵抗５１を介してトランジスタ５２のベース
に接続され、そのトランジスタを飽和させそして分圧器
における抵抗器４８を短絡する。従って、抵抗器４６及
び４７の接続点における電圧は基準電圧よりも低く、キ
ャパシタ４１が充電する時に増加する。
充電回路４２はその回路におけるトランジスタ５３を飽
和しそしてターンオフすることによってターンオン及び
ターンオフされる。充電期間の間、比較器４４の非導通
出力は抵抗器５４を介してトランジスタ５３のベースに
接続されそのトランジスタを飽和し、充電回路を作動す
る。充電期間中、放電回路４３におけるトランジスタ５
６はターンオフされるので、放電回路はキャパシタ４１
を放電しない。比較器４４の反転出力は抵抗器５７を介
してトランジスタ５６のベースに接続される。
そのトランジスタ５６は充電期間中は比較器の反転出力
における論理的低レベルによってターンオフされる。
充電回路４２は変換回路３０′の入力電圧と出力電圧と
の差に比例する電流（キャパシタ４１を帯電する）を発
生する。この電流は電源Ｖｃｃからトランジスタ５８を
流れる。トランジスタ５８はダイオード５９（好ましく
、同じトランジスタのベース・エミツク接合）のベース
及びエミッタに接続される。トランジスタ５日及びダイ
オード５９は電流ミラーの形で相互接続され、トランジ
スタ５８を流れる電流はダイオード５９を流れる電流と
同じである。ダイオード５９における電流はダイオード
５９及びトランジスタ５３と直列に接続されたトランジ
スタ６０及び抵抗器６７を通る電流によって設定される
。この電流レベルは変換器６０′の入力電圧と出力電圧
との差に比例するよう抵抗器６１〜６６と共働して演算
増幅器６８により設定される。
抵抗器６１〜６６は変換器の入力電圧と出力電圧との差
に比例する電圧をトランジスタロ、ｏのエミッタで発生
するように選択される。トランジスタ５３が比較器４４
によってターンオンされる時、抵抗器６７はトランジス
タ６０のエミッタにおいて電圧を電流に変換する。その
電流は、前述のように、キャパシタ４１を充電するよう
トランジスタ５８のコレクタに反映する。
充電回路４２の１つの例では、抵抗器６１は９３にオー
ム、抵抗器６２は５にオーム、抵抗器６６は８．５７に
オーム、抵抗器６４は１にオーム、抵抗器６５は２０に
オーム、抵抗器６６は２０にオーム、抵抗器６７は１．
１１　Ｋオームである。トランジスタ６０のエミッタで
発生される電圧は変換器３Ｃ１’の入力電圧と出力電圧
との差の約０．１倍である。
トランジスタ５８を介してキャパシタ４１に供給された
充電ｆＩｌ流は、比較器４４の反転入力における電圧が
基準電圧ＶＲＥＦを越えるまで、キャパシタにおける電
圧を上昇させる。そこで比較器４４は状態を変化し、ト
ランジスタ５２．５３はターンオフされる。充電電流は
止まシ、抵抗器４６及び４７０間の接続点における電圧
は上昇する。
それは、抵抗器４日が抵抗器４６．４７と効果的に直列
となり１、比較器に対伊着閾値電圧を上昇させるためで
ある。
同時に、放電回路４３におけるトランジスタ５６は比較
器４４の反転出力が高レベルであるのでターンオンされ
、一方その比較器の非反転出力は低レベルとなる。今や
、放電電流がトランジスタ５６と直列に接続されたトラ
ンジスタ６９及び抵抗器７１を通って流れるのが可能に
される。比較器４４の反転入力における電圧が基準電圧
ＶＲＥＦよりも低く落ちると、比較器４４の出力は再び
状態を変化し、そのサイクルを繰返すためにトランジス
タ５６をターンオフしそしてトランジスタ５２及び５３
をターンオンする。
キャパシタ４１は放電回路４３によって放電されつつあ
る間、トランジスタ６９における放電電流のレベルは抵
抗器７１及びトランジスタ６９０ベースに印加されるエ
ラー電圧によってセットされる。このエラー電圧は基準
電圧ｙ　　とＶＲＥＦ’　　　　　ＯＵＴ 及びアースの間に抵抗性分圧器の形で接続された抵抗器
７２及び７３によって決定される出力電圧の一部分との
差に比例する。分割された出力ｖｏＵＴは演算増幅器７
４０反転入力に接続される。それの非反転入力は基準電
圧ＶＫ接続ＥＦ される。インピーダンス２を含むフィードバック回路網
は安定性を与えられる。ＦＥＴ３１及び３２に対して適
正な導通期間を設定するための制御回路４０の動作を説
明しよう。
比較器４４の非導通出力からの信号Ａは変換器３０′に
おける直列ＦＥＴ３１のオン時間を決定するため使用さ
れる。キャパシタ４１がＶＩＮ−ｖｏＵＴに比例した電
流によってセット電圧に充電されつつある間は信号Ａが
高レベルにあるので、ＦＥＴ３ｊは必要に応じてｖＩＮ
−ｖｏＵＴに比例したオン時間を有する。
比較器４４の反転出力からの信号ＢはフライホイールＦ
’ＥＴ３２のオン時間を決定するために使用される。こ
の信号は高レベルであり、キャパシタ４１が放電回路４
３におけるトランジスタ６９によって放電されつつある
期間にＦＥＴ３２をターンオンする。演算増幅器７４及
び周辺回路は、変換器３０′のＶ。ＵＴにおける所望の
出力電圧レベルの発生を確実にするために、演算増幅器
７４の非反転入力及び反転入力がほとんど同じ電位とな
るようトランジスタ６９における電流を多数の動作サイ
クルを通して調節する。
例えば、■　　　が上昇する場合、演算増幅器ＵＴ ７４への反転入力における電圧は増加し、従って、その
増幅器の出力は下る。これはキャパシタ４つがもつとゆ
つくシと放電するようにトランジスタ６９及び抵抗器７
１を通る電流を減少させる。これは直列ＦＥＴ３１のオ
フ時間を増加することによってインバータ３０′のデユ
ーティ・サイクルを小さくする。これは、おそらく数サ
イクルの動作の後、変換器出力電圧をその適描なレベル
に下げさせる。
第８図を参照すると、バック変換器３Ｑ“は第６ａ図に
示されたものと実質的に同じであシ、電流制限を行うた
めの付加回路を含んでいる。その変換器が誘導子３３に
おける一定のピーク間電流を与えるように制御回路によ
って制御される時、誘導子電流は第３φ図に示されたよ
うな三角波形となる。変換器の出力における負荷の変化
によって、電流波形は必要に応じて入力から出力へ多少
の平均的電流を移すために上下に変る。変換器の有効出
力電流は最大及び最小の誘導子電流の和の半分である。
フライホイールＦＥＴ３２がターンオフする時に最小の
誘導子電流が生じ、直列ＦＥＴ３１がターンオフする時
に最大の誘導子電流が生ずる。ピーク間誘導子電流が一
定に保持されるので、有効出力電流は定義されたレベル
より低く最小又は最大電流を保持することによって所与
の値より低く保持可能である。最小電流はフライホイー
ルＦＥＴ３２における電流を感知することによって及び
その電流がその選択された最小値に落でしまうまでＦＥ
Ｔ３２をターンオフさせないことによって所与のレベル
より低く保持可能である。最小電流がゼロになるように
選択される場合、フライホイールＦＥＴ３２における電
圧を感知して、その電圧の極性が反転するまでこの装置
をオンに保つだけで十分である。電流制限セット点は、
その信号の極性だけが感知されるので、ＦＥＴ３２のオ
ン状態抵抗とは無関係である。
第８図は電流制限の概念を実況可能にする方法を示すも
のである。変換器３０″の正規の動作中、フライホイー
ルＦＥＴ３２に対する条件期間の終了に向って電流が誘
導子３６で反転し、ＦＥＴ３２を通って電流矢印工、の
方向に流れる。通常、この反転電流の期間は、出力電圧
Ｖ。ＵＴの所望の調整を行うよう誘導子３３における適
正な順方向電流を設定するために、変換器制御回路によ
）設定される。
フライホイールＦ’Ｅ　Ｔ　３２のこの制御はフライホ
イール３２からゲート駆動を除去させるよう制御回路か
らの信号を７リツプ・７０ツブ３６のリセット入力に結
合することによって第８図に示される。７リツプ・フロ
ップ８６がリセットされる時、そのＱ出力は低下しそし
てこの低下はドライバ８４に連結される。このドライバ
の出力（フライホイール３２のだめのゲート駆動）は低
下し、ＦＥＴ３２をターンオフする。
第８図の電流制限回路は、制御回路がフライホイールＦ
ＥＴ３２からゲート駆動を除去するのを可能される前に
そのＦＥＴ３２　（及び誘導子３３）における電流が反
転することを確実にするように機能する。その電流制限
回路はフライホイールＦＥＴ３２と並列に接続されたＦ
’ＥＴ８１及びそのＦＥＴ８１と直列の抵抗器８５を含
む。フライホイールＦＥＴ３２が導通している時、ＦＥ
Ｔ８１は飽和し、ＦＥＴ３２にかかる電圧に対する低イ
ンピーダンス路を比較器８２の反転入力に与える。
これはフライホイールＦＥＴ３２にかかる電圧の正確な
感知を可能にする。ＦＥＴ８１と直列の抵抗器８３は比
較的高い抵抗を有し、ＦＥＴ８２にかかる電圧全体はＦ
ＥＴ８１が飽和する時比較器８２に接続される。フライ
ホイールＦＥＴ３２が非導通である時、ＦＥＴ８１はカ
ット・オフ領域で動作し、比較器の入力を過電圧による
損傷から保護し、小さい電流が感知回路を流れるのを可
能にする。
ＦＥＴ３２における電流の反転の前に、比較器８２への
非反転入力は反転入力よりも低い電圧であシ、比較器８
２の出力は低レベルである。遅延回路８５及びＡＮＤゲ
ート８７を介してフリップ・フロップ８６のリセット人
力洗接続されたこの低レベルはこのフリップ・フロップ
がリセットされるのを妨げ、従ってフライホイールＦＥ
Ｔ３２のゲートへの駆動を維持する。
フライホイールＦＥＴ５２における電流が反転して矢印
工、の方向に電流が流れると、フライホイールＦＥ　Ｔ
　３２Ｋかかる電圧は極性を変化し、比較器８２の出力
が高レベルになる。比較器８２からの高レベル出力は遅
延回路８５に接続される。
その遅延回路の出力は出力電圧の大きさに比例する遅延
の後に高レベルになる。その遅延の理由は、フライホイ
ールＦＥＴ３２がターンオフされるとノード１の電圧が
■工、のレベルまで上昇するのを確実にするに十分なレ
ベルまで誘導子３３における反転電流が上昇するのを可
能にするためである。誘導子３３における反転電流が必
要なレベルに到達するに必要な時間はＶ　　　の大きさ
に依ＯＵＴ 存し、遅延回路８５は誘導子３３に生ずる反転電流のだ
めの必要な遅延期間を与える場合にこれを考慮している
。
この遅延期間の後、遅延回路８５の出力は高レベルにな
シ、この高レベルはＡＮＤゲート８７の一方の入力とな
る。
変換器３０″の正規の動作中、遅延回路８５の出力は、
制御回路からＡＮＤゲート８７に論理的高レベルが結合
される前に、高レベルとなる。従って、正規の動作中、
制御回路はＦＥＴ３２がターンオフされる時を決定する
。しかし、電流制限モードの間は、制御回路が変換器の
入力から出力へ許されるエネルギより多くのエネルギを
結合しようとする時、制御回路からＡＮＤゲート８７へ
の入力は遅延回路８５の出力が高レベルになる前に高レ
ベルになる。従って、電流制限モードでは、比較器８２
及び遅延回路８５はフライホイールＦＥＴ３２のターン
オフのタイミングを制御する。
制御回路からの信号又は遅延回路８５の出力のどちらが
最初に論理的高レベルになっても、これら信号の両方゛
が゛高′、レベ′ルになると、ＡＮＤゲート８７の出力
は高レベルになって７リツプ・フロップ８６をリセット
し、ドライバ８４からの駆動信号をフライホイールＦＥ
Ｔ３２から取り除く。
これはＦＥＴ３２をターンオフし、ノード１シておける
電圧をフライホイールＦＥＴ３２にかけさせる。
第８図に示された電流制限回路は、ＦＥＴ３１と直列の
感知素子が必要ないという点で従来の電流制限のものに
比べて有利である。これは付加的な高電流搬送素子を必
要としなくするものであり、アース又は頁の導線に関し
て電流制限感知を可能にして制御回路を簡単にする。
直列ＦＥＴ３１のような直列回路を連続的な低インピー
ダンスのように見えさせるという降圧変換器の故障によ
って、その変換器の入力電圧を変換器出力に生じさせる
ことがある。この電圧の値はその変換器の出力に接続さ
れた装置の最大定格電圧を越えることがあるので、この
種の故障は変換器から下流にある多くの装置を破壊し、
元の故障の損害を複雑なものにすることがある。これが
起らないようにするために、種々の保護回路が利用され
ている。このような回路の１つにおいて変換器出力電圧
が感知され、そしてそれが成る選択された閾値を趨える
場合、その出力と並列に接続されたＳＣＲがオンにゲー
トされ、その出力に低インピーダンスを与える。その直
列装置と直列にフユーズが設けら”れ、ＳＣＲがターン
オンする時に生ずる電流のサージはそのフユーズを開き
、変換器から入力電力を除く。
第９図において、第３ａ図のコンバータと同様の変換器
３０″は新規な過電圧保護回路を含んでいる。この回路
は従来の装置におけるような出力を短絡するための付加
的な高電流装置を必要としない。第９図では、抵抗器９
１及び９２より成る分圧器が変換器出力に接続される。
抵抗器９１及び９２の接続点における電圧は比較器９４
の非反転入力に接続され、それの反転入力は基準電圧９
乙に接続される。変換器の出力電圧が閾値レベル以上に
上昇すると、比較器の非反転入力は基準電圧を越え、比
較器の出力は高レベルになる。その比較器９４からの高
レベル出力はラッチ９６をセットしてそのラッチの出力
を高レベルにする。そのラッチの出力はＯＲゲート９７
への１つの入力である。ランチ９乙の出力が高レベルに
なると、そのＯＲゲートの出力も高レベルになりフライ
ホイールＦＥＴ３２をオンに保持する。変換器３０”の
正規の動作中、ランチ９６からＯＲゲート９７への入力
が論理的低レベルのままである時、Ｆ’ＥＴ３２に対す
る制御信号が制御回路からそのＯＲゲートを介して与え
られる。
過電圧状態が生じＦＥＴ３２がラッチ９６によりオンに
保持されている場合、ＦＥＴ３１がターンオンされると
、その結果性ずる電流サージ（電流がＦＥＴ１１及び３
２を流れる時）は変換器の入力においてＦＥＴ３１と直
列に接続されたフユーズ９８を開く。ヒユーズ９８を開
くことは変換器から入力電力を取り除くことになる。
第１０ａ図及び第ｉｏｂ図を参照すると、前述の本発明
の種々の観点を含む降圧レギュレータ１００は電力部分
１０１、制御回路１０２、ＦＥＴ駆動回路１０３．１０
４、電流制限回路１０５、過電圧保護回路１０６、ノー
ド監視回路１０７、レギュレータのターンオン及びター
ンオフを制御するための入力回路１０８を含んでいる。
電力部分１０１には、直列スイッチＦＥＴ１１１が直流
入力電圧ｖ１Ｎ及びノード１１２の間に接続され、その
ノードにはフライホイールＦＥＴ１１３及び誘導子１１
４も接続される。誘導子１１４の他方の側はそのレギュ
レータの出力電圧端子Ｖ。ＵＴに接続され、フライホイ
ール１１３の他方の側はアースに接続される。入力とア
ースの間に入力キャパシタ１１６が接続され、出力とア
ースの間に出力キャパシタ１１７が接続される。
これらキャパシタは入力及び出力におけるリプルを減少
させるフィルタとなる。
ＦＥＴ１１１及び１１３のターンオフの間ノード電圧を
保持するためのキャパシタ１１８がノード１１２に接続
される。前述のように、それら２つのＦＥＴの寄生容量
が十分に高い場合、キャパシタ１１８が省略されること
が多い。レギュレータ１００の電力部分１０１は第３ａ
図の回路に関して前述したのと同様に動作する。
ＦＥＴ１１１及び１１３を適当な時間にターンオン及び
ターンオフするためのゲート信号を与えるために、制御
回路１０２はキャパシタ１２１における電圧を利用して
、誘導子１１４を流れるピーク間電流をエミュレートす
る。制御回路１０２は第７図に示された制御回路と同様
に動作する。
制御回路１０２では、その回路のいくつかの素子は第１
０ａ図及び第１０ｂ図のレギュレータ回路の他の領域に
あるものとして示されている。
制御回路の説明を続けるに当シ、直列ＦＥＴ１１１が導
通している時から始めると、制御回路１０２におけるキ
ャパシタ１２１で電圧が上昇する。
キャパシタ１２１における電圧を上昇させる充電電流は
電源１２２から与えられる。その電源は回路の電力部分
の入力電圧と出力電圧との差に比例する電流を発生する
。キャパシタ１２１が充電している間、スイッチ１２３
がＡＮＤゲート１２６小らの論理的高レベルの出力１２
４によって閉成される。
キャパシタ１２１が充電している間、比較器１２７はそ
のキャパシタ電圧の一部分を基準電圧と比較する。基準
電圧は比較器１２７の非反転入力に接続される。キャパ
シタ電圧は抵抗器１２８．１２９．１３１を含む分圧器
によって分割される。
キャパシタ１２１が充電しつつある時、その分割電圧は
比較器１２７に接続された基準電圧よりも低く、比較器
１２７の非反転出力１６２は論理的高レベルにある。こ
の論理的高レベルは抵抗器１３３を介してトランジスタ
１６４に接続され、そのトランジスタはターンオンされ
、キャパシタ１２１に接続された分圧器における抵抗器
１３１を短絡する。この結果、充電サイクル中低い電圧
が比較器１２７の反転入力に与えられる。その後、放電
サイクルの間トランジスタ１３４がターンオフされる時
、分圧器から比較器１２７の反転入力に与えられる電圧
は基準電圧よりも高く、キャパシタ１２１が放電される
に従って降下する。
比較器１２７の出力１３２はＡＮＤゲート１２６への１
つの入力としても接続され、そのＡＮＤゲートはスイッ
チ１２３を制御する。従って、比較器１２１が充電しつ
つある間、後述のノード監視回路から適当な高レベル出
力が得られる時、ＡＮＤゲート１２６は論理的高レベル
出力１２４を発生するのを可能にする。
直列ＦＥＴ１１１が導通している間、負のゲート信号が
そのＦＥＴに与えられなければならない。
これを達成するために、ＦＥＴ駆動回路１０３における
ＡＮＤゲート１３７への３つの入力は論理的高レベルで
なければならない。ＡＮＤゲート１３７への第１人力は
比較器１２７の非反転出力１３２から供給される。この
比較器の出力は、キャパシタ１２１の充電及び直列ＦＥ
Ｔ１１１の導通の間、論理的高レベルである。ＡＮＤゲ
ート１３７への第２人力は１つの反転入力を持ったＡＮ
Ｄゲート１３８から供給される。そのＡＮＤゲートの出
力は、レギュレータがターンオンされそして電流制限モ
ードで動作していない時、いつも高レベルとなる。ＡＮ
Ｄゲート１３７への第３人力は駆動回路１０３における
ＯＲゲート１３９の出力である。ＯＲゲート１３９は遅
延回路１４１を介して比較器１２７の非反転出力に一方
の入力を接続される。スタートの期間中、遅延キャパシ
タ１４１が充電又は放電されるので、遅延回路１４１は
ＯＲゲート１３９へ１つの入力を与え、そのＯＲゲート
への他方の入力に信号が存在しない場合でもＦＥＴ駆動
の動作を始めるためにＯＲゲート１３９へ入力を与える
。
ＯＲゲート１３９へのもう１つの入力はノード監視回路
１０７における比較器１４２からのものである。比較器
１４２の非反転出力１４３はＯＲゲート１３９の第２人
力及びＡＮＤゲート１２６への第２人力の両方に与えら
れる。従って、レギュレータ１００の正規の動作中、直
列ＦＥＴ１１１は導通し、制御回路におけるキャパシタ
１２１は充電するので、比較器１４２の出力１４３は論
理的高レベルでなければならない。ＡＮＤゲート１２６
への他の論理的高レベル入力と共にこの論理的高レベル
はＡＮＤゲート１２６の論理的高レベル出力１２４を与
え、電流１２２が制御回路におけるキャパシタ１２１を
充電するようスイッチ１２３を閉成する。比較器１４２
の非反転出力１４３はＯＲゲート１３９０入力に論理的
高レベルを発生する。そのＯＲゲート１３９はＡＮＤゲ
ート１３７への他の２つの論理的高レベル入力と共にＡ
ＮＤゲート１３７の出力において論理的高レベルを発生
させる。ＡＮＤゲート１３７の出力におけるこの論理的
高レベルは反転ドライバ１４４に与えられる。従って、
ドライバ１４４の出力は論理的低レベルとなシ、直列Ｆ
ＥＴ１１１をオンにする。
ノード監視回路１０７の機能は、レギュレータの電力部
分内のノード１１２における電圧がＦＥＴ１１１，１１
３の各々を必要な時にターンオンさせるための適当なレ
ベルに達することを確実にすることである。換言すれば
、制御回路１０２は一方のＰＥＴをターンオンし且つ他
方のＦＥＴのターンオンを可能にするけれども、第２の
ＦＥＴは、ノード１１２における電圧が適当なレベルに
なったことをノード監視回路１０７が表示するまで、タ
ーンオンされない。
回路１０７はノード電圧を分割する抵抗器１４６．１４
７で形成された分圧器を含んでいる。それら抵抗の間の
接続点１４８における分割されたノード電圧は比較器１
４２の非反転入力に接続される。反転入力は基準電圧に
接続される。比較器１４２は成る量のヒステリレスを含
むので、比較器の出力はノード１１２の電圧がほぼ入力
電圧の値に達した時及びノード１１２の電圧がほぼゼロ
に達した時に状態を変化する。
直列Ｆ’ＥＴ１１１がターンオンする前置、誘導子１１
４における電流反転によりノード１１２における電圧が
上昇する。このノード電圧が入力電圧のレベルまで上昇
した時、比較器１４２はその非反転出力１４３が論理的
高レベルになることによって状態を変化する。それは直
列ＦＥＴ１１１の導通の間はそのままである。比較器１
４２の出力はノード１１２における電圧がゼロに落ちる
まで変化しない。それは直列ＦＥＴ１１１がターンオフ
してしまうまで生じない。
従って、直列ＦＥＴ１１１の導通の間、比較器１４２の
非反転出力１４３は論理的高レベルのままであるので、
ＡＮＤゲート１３７への３つの入力すべてが論理的高レ
ベルとなりＦＥＴ１１１へ適当なゲート信号を発生し、
それをターンオンさせたままにする。ヒステリシスを持
った比較器１４２は２つの比較器によって置換可能であ
る。その場合、１つの比較器はノード１１２の電圧を高
い基準電圧と比較し、もう１つの比較器はそのノードの
電圧を低い基準電圧と比較する。
制御回路１０２におけるキャパシタ１２１が充電しつつ
ある間、トランジスタ１５１を通るそのキャパシタのた
めの放電路は開いている。これを確実にするために、ト
ランジスタ１５１と直列のスイッチ１５２がＡＮＤゲー
ト１５３からの論胛的低レベル出力によって開かれる。
キャパシタ１２１の充電中、比較器１２７０反転出力１
５４から与えられたＡＮＤゲート１５３の１つの入力は
論理的低レベルのままである。更に、ＦＥＴ１１１によ
る導通の間、ノード監視回路１０７は比較器１４２０反
転出力１５６において論理的低レベルを発生する。この
比較器の出力はＡＮＤゲート１５３へのもう１つの入力
となる。従って、比較器１２７及び１４２の両方ともＡ
ＮＤゲート１５３の出力が論理的高レベルになり、スイ
ッチ１５２を閉成してキャパシタ１２１を放電する前に
状態を変化しなければならない。
制御回路１０２のキャパシタ１２１における電圧が誘導
子１１４を流れる所望のピーク間電流を表わすレベルに
達すると、比較器１２７の反転入力における電圧はその
比較器への基準入力のレベルに達し、比較器出力１３２
，１５４は状態を変化する。
比較器の非反転出力１６２は低レベルとなるので、ＡＮ
Ｄゲート１２６の出力は低レベルとなってスイッチ１２
３を開き、キャパシタ１２１への充電電流の流れを停止
させる。比較器１２７からの低レベル出力１３２はＡＮ
Ｄゲート１３７の出力を低レベルにさせて反転ドライバ
１４４の出力ヲ高レベルＫＬ、直列ＦＥＴ１１１をター
ンオフする。
比較器１２７の反転出力１５４は高レベルになってＡＮ
Ｄゲート１５３へ論理的高レベル入力を与え、キャパシ
タ１２１のための放電回路を動作可能にする。比較器１
２７の反転出力１５４はフライホイールＦＥＴ１１３の
ためのドライバ回路１０４におけるＡＮＤゲート１５７
への一方の入力としても与えられる。ＡＮＤゲート１５
７への第２の入力はターンオン制御線１７１から与えら
れ、レギュレータがオンである時にはいつも高レベルで
ある。ＡＮＤゲート１５７への第３の入力は比較器１２
７の反転出力の論理的高レベル状態により付勢され、比
較器１４２の反転出力１５６からのものである。この出
力は電力部分におけるノード１１２がほぼゼロに達する
まで低レベルのままであるので、ＡＮＤゲート１５７の
出力は、付勢されているけれども、ノード監視回路１０
７がノード１１２におけるほぼゼロの電圧状態を検出す
るまで論理的高レベルにはならない。
両方のＦＥＴがターンオフする短かい期間及び制御回路
１０２におけるスイッチ１２３．１５２の両方がターン
オフする短かい期間があるので、誘導子１１４の電流及
びキャパシタ１２１の電圧は両方ともピークをまるめら
れ、平らにされる。
明らかとなるように、これは各装置のターンオフ時に生
ずるので、誘導子１１４の電流波形及びキャパシタ１２
１の電圧波形は上部及び下部のピークを平らにされた三
角形となる。
直列ＦｇＴ１１１がターンオフしそしてノード１１２に
おける電圧がゼロに落ちた後、ノード監視回路１０７に
おける比較器１４２への非反転入力は基準値より下に落
ち、比較器１４２の非反転出力１４３は低レベルになり
、反転出力１５６は高レベルになる。出力１４３におけ
る論理的低レベルはキャパシタ１２１を充電するための
スイッチ１２′５を制御するＡＮＤゲート１２６に与え
られるが、ＡＮＤゲート１２６へのこの低レベル入力は
そのＡＮＤゲートのもう１つの入力が比較器１２７の前
の状態変化のために既に論理的低レベルであるのでこの
時は影響を与えない。同様に、比較器１４２の出力１４
３によって論理的低レベルをＡＮＤゲート１３７へ（Ｏ
Ｒゲート１３９を介して）与えることはＦＥＴ１１１の
ためのドライバ１４４に影響を与えない。それは比較器
１２７からＡＮＤゲート１３７への入力は予め低レベル
となっておシ、既にドライバを不作動にしているためで
ある。
比較器１４２の高レベル反転出力１５６は制御回路及び
電力回路に影響を与える。その出力１５６は制御回路１
０２におけるＡＮＤゲート１５３への１つの入力である
。ＡＮＤゲート１５３へのもう１つの入力は比較器１２
７の状態変化よυ高レベルになっている。従って、比較
器１４２からの出力１５６が高レベルとなると、ＡＮＤ
ゲート１５３の出力は高レベルとなってスイッチ１５２
を閉じ、トランジスタ１５１及び直列抵抗器１６１を介
してキャパシタ１２１を放電するのを可能にする。
第７図に関して前述したように、トランジスタ１５１の
コンダクタンスのレベルは基準電圧１６３に比較するそ
のレギュレータの出力電圧を所望のレベルに保持するよ
う増幅器１６２によって制御される。これを行うために
、基準電圧が抵抗器１６４を介して増幅器１６２の非反
転入力に与えられる。レギュレータ出力電圧は抵抗器１
６６を介して増幅器１６２０反転入力に与えられる。フ
ィードバック・キャパシタ１６７及び抵抗器１６８は増
幅器１６２に対する安定したフィードバック・ループを
与える。
キャパシタ１２１のための放電回路はレギュレータがタ
ーンオンする時動作する６ソフト・スタート”Ｄｏ路を
含むものである。レギュレータ１００のターンオフの間
、入力制御線１７１は、後ニ詳述するように、論理的高
レベルになる。この論理的高レベルはインバータ１７２
に与えられる。
このインバータの出力は抵抗器１７０を介してトランジ
スタ１７６のペースに接続される。このトランジスタは
増幅器１６２の非反転入力を短絡する。このトランジス
タ１７３はキャパシタ１７４と共働して制御回路のだめ
の”ソフト・スタート″を与えるように働く。レギュレ
ータがターンオンすると、トランジスタ１７３がターン
オフし、キャパシタ１７４が電圧基準回路１６３によっ
て充電されるが、レギュレータのターンオンのＩＩＭＫ
スぐに全基準電圧が増幅器への基準入力に現われるので
はない。これはレギュレータのスタート期間の間キャパ
シタ１２１に対する放電期間を増加させるという効果を
有する。これはレギュレータがターンオンの際に更にゆ
っくりとその正規の動作レベルに達するのを可能にする
。
比較器１４２の反転出力１５６に２ける論理的高レベル
の影響の説明に戻ると、この論理的高レベルは制御キャ
パシタの放電を可能にするために制御回路１０２におけ
るＡＮＤゲートに与えられるのみならず、ドライバ回路
１０４におけるＡＮＤゲート１５７にも（ＯＲゲート１
７６を介して）与えられる。ＡＮＤゲート１５７へのこ
の論理的高レベルの入力の結果、そのＡＮＤゲートの３
つの入力すべてが高レベルとなりそしてＡＮＤゲート１
５７の高レベル出力がＯＲゲート１７７を介してドライ
バ回路１７８に与えられる。その回路１７日の出力は高
レベルになるとフライホイールＦＥＴ１１３をターンオ
ンする。従って、フライホイールＦＥＴ１１３はノード
１１２がほぼゼロ・ボルトのレベルに達するような時間
までターンオンせず、その結果そのＦＥＴのターンオン
中の切換え損失をほぼゼロにする。
比較器１４２の出力１５６から論理的高レベルが与えら
れるＯＲゲート１７６は動作開始のだめの遅延回路１７
９の接続を可能にするために設けられる。遅延回路１７
９は前述の遅延回路１４１と同様に機能する。
比較器１４２からのターンオン信号が与えられるＯＲゲ
ート１７７はフライホイールＦＥＴ１１６が電流制限回
路１０５又は過電圧保護回路１０６によって駆動される
のを可能にするために設けられる。
キャパシタ１２１がそのピーク値まで充電された時に比
較器１２７が状態を変化することによってその比較器の
非反転出力１３２が低レベル洸なると、これはキャパシ
タ１２１に接続された分圧器における抵抗器１３１と並
列に接続されたトランジスタ１３４をターンオフする。
第７図と関連して前述したように、これは抵抗器１２８
，１２９の接続点の電圧を上昇するので、キャパシタ１
２１がその放電サイクル中に放電する時、比較器１２７
への反転入力における電圧は基準電圧の値に向けて降下
する。これが生ずると、比較器１２７への反転入力にお
ける電圧は基準電圧の値に達しそして比較器１２７の出
力は非反転出力１３２が高レベルになること及び反転出
力１５４が低レベルになることによって再び状態を変化
する。
比較器１２７の出力１５４における論理的低レベルはス
イッチ１５２を開き、キャパシタ１２１の放電を終了さ
せ、又駆動回路１０４におけるＡＮＤゲート１５７の出
力を低レベルにしてフライホイールＦＥＴ１１３のター
ンオフを生じさせる。
比較器１２７の非反転出力１３２における論理的高レベ
ルはＡＮＤゲート１２６及び１３７に与えられてそれら
ゲートを付勢する。
ノード１１２における電圧がほぼレギュレータ１００へ
の入力電圧の値に達すると、ノード監視回路における比
較器１４２は状態を変化する。比較器１４２が状態を変
化すると、その比較器の非反転出力１４３は高レベルと
なって既に付勢されているＡＮＤゲート１２６．１３７
に論理的高レベルを与えるので、スイッチ１２３は閉成
されて比較器１２１に対する充電サイクルを開始し、ド
ライバ１４４は作動されて直列ＦＥＴ１１１をターンオ
ンする。そこで上記の動作サイクルが繰返えされる。
過電圧保護回路１０６は抵抗器１８１．１８２より成る
抵抗性分圧器を含み、それら抵抗器の接続点は比較器１
８３の非反転入力に接続される。
レギュレータ出力電圧Ｖ　　　に比較する比較器ＵＴ １８３への非反転入力における電圧が基準電圧と比較さ
れる。レギュレータの出力電圧が基準値を越える場合、
比較器１８乙の出力は高レベルになｐｌこの論理的高レ
ベルがランチ１８５に与えられる。ランチ１８５の出力
は高レベルにラッチてれ、ＯＲゲート１８４．１７７を
介してフライホイールＦＥＴ１１３のためのドライバ１
７８に与えられてそのＦＥＴをターンオンし、オンに保
持する。直列ＦＥＴ１１１及びフライホイールＦＥＴ１
１３を流れる継続した電流状態はそのレギュレータの電
力部１０１へのｖ工Ｎと直列に接続されたヒユーズ１８
６を開く。ＯＲゲート１８４の高レベル出力がＦＥＴ　
１１１のだめの駆動回路１０３におけるＡＮＤゲート１
３８の反転入力に与えられてそのＦＥＴのゲート駆動を
解くけれども、これはＦＥＴ１１１自体が短絡回路でも
あるので過電圧状態を自然には軽減しないことが多い。
電流制限回路１０５はフライホイールＦＥＴ　１１３に
おける電流が成る指定された値以下に落ちる（即ち、コ
イル１１４及びフライホイールＦＥＴを通る逆方向電流
が指定された値を越える）までそのＦＥＴのターンオフ
を防ぐよう（て働く。ＦＥＴ１１３における電流がゼロ
になった時が比較器１９１によって決定される。比較器
１９１はＦＥＴ１１３にかかる電圧を感知し、この電圧
がゼロとなって電流の反転を表わす時に比較器１９１の
出力は高レベルになる。比較器１９１のこの出力はＡＮ
Ｄゲート１９２に与えられる。このＡＮＤゲートばＦＥ
Ｔ１１３のだめのドライバ１７８への入力に接続された
第２人力を有する。ドライ、＜１７８の入力からＡＮＤ
ゲート１９２への入力はＦＥＴ１１３がターンオンする
時に高レベルとなる。従って、ノード１１２における電
圧がアースより高くそしてＦＥＴ１１３がターンオンす
る時、ＡＮＤゲート１９２の出力は高レベルとなる。Ａ
ＮＤゲート１９２の出力は抵抗器１９３を介してスイッ
チ１９４に与えられ、そのＡＮＤゲートの出力が高レベ
ルとなる時にスイッチ１９４は閉じる。スイッチ１９４
が閉じる時、電線１９５はキャパシタ１９６を充電する
のを許される。電線１９５により与えられた電流は出力
電圧Ｖ。ＵＴのレベルに比例する。
キャパシタ１９６における電圧のレベルは比較器１９７
の反転入力に与える。その比較器の非反転入力は基準電
圧に接続される。キャパシタ１９６における電圧が基準
電圧を越えると、比較器１９７の出力は論理的低レベル
になる。この比較器１９７の低レベルはＡＮＤゲート１
９８の１つの入力であシ、それのもう１つの入力はＦＥ
Ｔドライバ１７８の入力に接続される。従って、ＦＥＴ
１１３がターンオンし、且つ電流制限回路１０５におけ
るキャパシタ１９６が十分に充電した後、ＡＮＤゲート
１９８の出力は低レベルになり、ＯＲゲート１８４の出
力は低レベルになる。これはＯＲゲート１７７への入力
の１つを低レベルにし、そして他の入力（制御回路１０
２からの入力）が低レベルになると、これはドライバ１
７８を減勢しＦＥＴ１１３をターンオフする。
電源１９５の電流がキャパシタ１９６を充電することに
よって生じたフライホイールＦＥＴＭ１３のターンオフ
の遅れはそのフライホイールＦＥＴにおける電流が増加
する期間を与える。電流制限回路１０５におけるキャパ
シタ１９６を充電する電流はＶ　　　に比例するので、
ターンオフ時ＵＴ にフライホイールＦＥＴ１１５に流れる電流（誘導子１
１４を流れる逆電流）は■　　　の実際のＵＴ 値に関係のない成る指定された値を電流制限動作の間有
するであろう。これはフライホイールＦＥＴ１１３がタ
ーンオフする時誘導子に十分なエネルギがあって、その
後直列ＦＥＴ１１１の損失のないターンオンを可能にす
るためにノード１１２における電圧をｖｌＮのレベルに
まですることを保証する。
その回路が電流制限モードで動作してない場合、ＯＲゲ
ート１８４からＯＲゲート１７７への入力はＦＥＴ１１
３を流れる適当な逆電流があることを、そのＦＥＴ　１
１３をターンオフすることなく、電流制限回路１０５が
決定する時低レベルになる。
これは、制御回路１０２から発生されたＯＲゲート１７
７へのもう１つの入力が高レベルのままであって、ドラ
イバ１７８がＦＥＴ１１３をターンオンしたまま保持す
るようＯＲゲート１７７の高レベル出力を発生するため
である。
電流制限モードにおいて、フライホイールＦＥＴ１１３
をオンに保持する時、直列ＦＥＴ１１１　　、のターン
オンは阻止される。これを行うために、電流制限モード
の間論理的高レベルにあるＯＲゲ−４１８４の出力はド
ライバ回路１０３におけるＡＮＤゲートの反転入力に接
続される。これはＡＮＤゲート１３８の出力を低レベル
にさせ、ＦＥＴ１１１のためのドライバ１４４を制御す
るＡＮＤゲート１３７への入力の１つにおいて低レベル
信号を発生する。従って、直列ＦＥＴ１１１に対する駆
動信号は電流制限モードの関与えられない。
前述のように、ＯＲゲート１８４への他の入力が高レベ
ルである渦電流状態ではこのような駆動信号は与えられ
ない。
電流制限回路１０５をリセットするために、直列ＦＥＴ
１１１がターンオンする（Ｆ’ＥＴドライバ回路１０３
におけるＡＮＤゲート１３７の出力に論理的高レベル信
号が現われたことを意味する）時にいつも、この論理的
高レベルは電流制限回路におけるキャパシタ１９６と並
列に接続されたトランジスタ１°９９のベースに抵抗器
２０１を介して与えられ、そのトランジスタ１９９をオ
ンにする。そのトランジスタ１９９のターンオンはキャ
パシタ１９６を放電する。
入力回路１０８では、ＡＮＤゲート２０２の出力線１７
１はレギュレータ１００のためのターンオン制御線とし
て働く。その出力線１７１はレギュレータ１００がター
ンオンする時高レベルとなる。ＡＮＤゲート２０２への
１つの入力は、例えば電流オン・スイッチが作動される
時に高レベルとなるオン・オフ（ＯＮｌｏＦＦ）線であ
る。ＡＮＤゲー！−２０２への他の２つの入力はレギュ
レータ１００を作動するためには高レベルでなければな
らない。これらの１つは入力電圧が所望の閾値以上であ
ることを保証し、もう１つはＦＥＴの温度が臨界レベル
以下であることを保証する。
レギュレータ１００の回路１０８では、そのレギュレー
タへの入力電圧ｖ工Ｎは抵抗器２０３．２０４より成る
抵抗性分圧器によって分圧される。
その分圧された電圧は比較器２０６によって基準電圧に
比較される。この比較器は成る量のヒステリシスを含む
か或いはラッチと関連して使用可能であシ、その比較器
の出力は通常は高レベルであるが、レギュレータへの入
力電圧が低すぎると低レベルになる。比較器２０６の出
力はＡＮＤゲート２０２への１つの入力である。
ＡＮＤゲート２０２への第３人力を発生する熱式遮断回
路は比較器２０７を含み、その比較器の反転入力は基準
電圧とアースとの間に接続された抵抗器２０８，２０９
より成る抵抗性分圧器に接続される。同じ基準電圧が抵
抗器２１１及びダイオード２１２を介してアースに接続
される。ダイオード２１２は物理的には電力ＦＥＴ１１
１及び１１３の近くに置かれる。そのダイオードの特性
は温度が上るＫつれてそのダイオードＫかかる電圧が減
少するというものである。ダイオード２１２の温度が十
分に増大しそしてその電圧が十分に減少する場合、比較
器２０７の非反転入力に接続されたそのダイオードにか
かる電圧はその比較器の反転入力に与えられた基準電圧
のレベル以下に落ちる。これが生ずると、通常高レベル
にある比較器２０７の出力は低レベルになシ、制御線１
７１を低レベルにする。
【図面の簡単な説明】
第１図は本発明に従って直流−直流変換器を利用する電
源装置の概略図、第２ａ図乃至第２ｄ図は従来の直流−
直流降圧変換器の回路図及び波形図、第３ａ図乃至第６
ｄ図は本発明による直流−直流降圧変換器の回路図及び
波形図、第４ａ図乃至第４ｄ図は本発明による直流−直
流昇圧変換器の回路図及び波形図、第５ａ図乃至第５ｄ
図は本発明による直流−直流降圧・昇圧変換器の回路図
及び波形図、第６図は第３ａ図の変換器の概略図であっ
てピーク間電流制御回路の付加的素子を示す図、第７図
は第３ａ図の降圧変換器のためのピーク間電流制御回路
の回路図、第８図は電流制限回路を持った第３ａ図の降
圧変換器の概略図、第９図は出力過電圧保護回路を持っ
た第６ａ図のバック変換器の概略図、第１０ａ及び第１
０ｂ図はピーク間電流制御、電流制限、過電圧保護及び
他の制御機能を含む直流−直流降圧変換器の回路図であ
る。 １０・・・・単一出力オフライン・スイッチ、１２．１
３．１４・・・・電流モジュール、３０・・・・降圧変
換器、３１・・・・直列スイッチＦＥＴ、３２・・・・
フライホイールＰＥＴ、３５・・・・誘導子、３４・・
・・出力キャパシタ、３６・・・・キャパシタ、３７．
３８・・・・駆動回路、４０・・・・制御回路、４１・
・・・キャパシタ、４２・・・・充電回路、４３・・・
・放電回路、４４・・・・比較器。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション イで７！入　　弁理士　　＠ｌ　　　ｒＢ　　＞χ　！
オ　Ｉ　口 第２０固 揉木該祈 第２ｂ　８ 夜来訪術 才２ｃ図 べ禾践考 促来轄行 第３ｏ　回 労３０　口 第４ｂ口 第４０図 甘８８ 才９　日 ３、ｆ〜ノ

Claims (1)

  1. 【特許請求の範囲】 第１制御信号に応答して第１極性の第１電圧を誘導子に
    与えるための手段と、第２制御信号に応答して該第２極
    性の第２電圧を該誘導子に与えるための手段とを含む装
    置における誘導子を流れる電流を制御するための制御回
    路であつて、 所定範囲の電圧に充電するよう動作可能なキャパシタと
    、 第１付勢信号に応答して、該第１電圧に比例した第１極
    性の電流でもつて該キャパシタの電圧を変えるための第
    １手段と、 第２付勢信号に応答して該第２極性の電流でもつて該キ
    ャパシタの電圧を変えるための第２手段と、 該キャパシタの電圧を監視し、該キャパシタの電圧が第
    １レベルに達した時該第１付勢信号を該第１手段に与え
    て該第１制御信号を発生させ、該キャパシタの電圧が第
    ２レベルに達した時該第２付勢信号を該第２手段に与え
    て該第２制御信号を発生させるための手段と、 より成る誘導子電流制御回路。
JP62126098A 1986-08-28 1987-05-25 インダクタ電流制御回路 Expired - Lifetime JPH0697838B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/901,347 US4672303A (en) 1986-08-28 1986-08-28 Inductor current control circuit
US901347 1986-08-28

Publications (2)

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JPS6359763A true JPS6359763A (ja) 1988-03-15
JPH0697838B2 JPH0697838B2 (ja) 1994-11-30

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