JPS6359763A - インダクタ電流制御回路 - Google Patents
インダクタ電流制御回路Info
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- JPS6359763A JPS6359763A JP62126098A JP12609887A JPS6359763A JP S6359763 A JPS6359763 A JP S6359763A JP 62126098 A JP62126098 A JP 62126098A JP 12609887 A JP12609887 A JP 12609887A JP S6359763 A JPS6359763 A JP S6359763A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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- H02M3/1588—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
-
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は電流制御回路に関するものであり、更に詳しく
いえば、誘導子に所望の電流を流れさせるようその誘導
子に印加される電圧の切換えを制御するための制御回路
に関するものである。
いえば、誘導子に所望の電流を流れさせるようその誘導
子に印加される電圧の切換えを制御するための制御回路
に関するものである。
B、従来技術
種々なタイプの電子回路において、誘導子に所望の形式
の電流を生じさせるためにその誘導子に電圧が印加され
る。例えば、テレビジョン回路(でおける継鉄誘導子に
は鋸歯状走査電流が生ずる。
の電流を生じさせるためにその誘導子に電圧が印加され
る。例えば、テレビジョン回路(でおける継鉄誘導子に
は鋸歯状走査電流が生ずる。
もう1つの例としては、オフライン切換えの電力変換器
の入力から出力へエネルギを転換するためには誘導子電
流が変えられる。
の入力から出力へエネルギを転換するためには誘導子電
流が変えられる。
更にもう1つの例として、以下で詳しく述べられる直流
対直流降圧変換器という特定のタイプのものでは、その
変換器における誘導子を流れるピーク間電流は制御回路
により一定値に継持されるように制御される。この例示
的な降圧変換器では、その変換器はレギュレータとして
働き、調整された出力電圧を与えるように制御されなけ
ればならない。制御回路は入力電圧及び負荷の変動に対
してピーク間誘導子電流を一定に維持するためにこの特
定のレギュレータにおける直列FET及びフライホイー
ルFETの両方を成る方法でオン及びオフにする。この
場合、この一定のピーク・ピーク誘導子電流の平均直流
値は出力電圧の規制を与えるようその制御回路によって
変更される。
対直流降圧変換器という特定のタイプのものでは、その
変換器における誘導子を流れるピーク間電流は制御回路
により一定値に継持されるように制御される。この例示
的な降圧変換器では、その変換器はレギュレータとして
働き、調整された出力電圧を与えるように制御されなけ
ればならない。制御回路は入力電圧及び負荷の変動に対
してピーク間誘導子電流を一定に維持するためにこの特
定のレギュレータにおける直列FET及びフライホイー
ルFETの両方を成る方法でオン及びオフにする。この
場合、この一定のピーク・ピーク誘導子電流の平均直流
値は出力電圧の規制を与えるようその制御回路によって
変更される。
C9発明が解決しようとする問題点
本発明は上記のバック変換器のような装置において誘導
子を流れる電流を制御するための制御回路を提供するこ
とを目的とするものである。
子を流れる電流を制御するための制御回路を提供するこ
とを目的とするものである。
D9問題点を解決するための手段
上記の目的は、”電流を制御されるべき誘導子における
電流値範囲に類似した電圧範囲にわたって充電可能なキ
ャパシタを含む制御回路を設けることにより達成される
。
電流値範囲に類似した電圧範囲にわたって充電可能なキ
ャパシタを含む制御回路を設けることにより達成される
。
この制御回路の1つの形体では、制御回路におけるキャ
パシタは、誘導子を流れる電流の所望の変化を表わすレ
ベルにキャパシタの電圧が上昇するまで誘導子の電流が
第1の印加電圧によって上昇している間、充電される。
パシタは、誘導子を流れる電流の所望の変化を表わすレ
ベルにキャパシタの電圧が上昇するまで誘導子の電流が
第1の印加電圧によって上昇している間、充電される。
そこで第1の制御信号が制御回路によって発生されて、
(a)第2の電圧の印加により誘導子における電圧の極
性を反転し且つ(b) 制御回路におけるキャパシタ
を放電し始める。そこでキャパシタは特定の電圧レベル
まで放電させられ、その時点で第2の制御信号が発生さ
れて誘導子における電圧の極性を再び変化させそして制
御回路におけるキャパシタを再び充電し始める。
(a)第2の電圧の印加により誘導子における電圧の極
性を反転し且つ(b) 制御回路におけるキャパシタ
を放電し始める。そこでキャパシタは特定の電圧レベル
まで放電させられ、その時点で第2の制御信号が発生さ
れて誘導子における電圧の極性を再び変化させそして制
御回路におけるキャパシタを再び充電し始める。
都合のよいことには、この特定の形体の制御回路では、
キャパシタの放電は誘導子に印加される第2の電圧の値
に関係なく変更可能である。
キャパシタの放電は誘導子に印加される第2の電圧の値
に関係なく変更可能である。
上記のレギュレータ回路では、誘導子に印加される第1
の電圧は入力電圧と出力電圧との差であシ、誘導子に印
加される第2の電圧は出力電圧である。この場合、制御
回路はレギュレータ回路の出力電圧の調整を行う。従っ
て、制御回路は、レギュレータ回路の順方向又は逆方向
電流のタイミングの拘束即ち動作の周波数の拘束を必要
とすることなく、誘導子の電流に対するピーク間順方向
電流制御のみならず出力電圧の調整も行う。
の電圧は入力電圧と出力電圧との差であシ、誘導子に印
加される第2の電圧は出力電圧である。この場合、制御
回路はレギュレータ回路の出力電圧の調整を行う。従っ
て、制御回路は、レギュレータ回路の順方向又は逆方向
電流のタイミングの拘束即ち動作の周波数の拘束を必要
とすることなく、誘導子の電流に対するピーク間順方向
電流制御のみならず出力電圧の調整も行う。
F、実施例
まず第1図を参照すると、電源装置10は交流入力を単
一レベルの直流出力に変換する単一出力オフライン・ス
イッチ11を含んでいる。そのオフライン・スイッチ1
1の出力は多数の電源モジュール12.13.14等に
接続される。それら電源モジュールは種々の直流出力電
圧を発生するための直流−直流変換器である。直流出力
1.2.3のような必要とされる種々の直流出力を発生
するに必要なだけの多くの変換器12〜14が使用され
る。
一レベルの直流出力に変換する単一出力オフライン・ス
イッチ11を含んでいる。そのオフライン・スイッチ1
1の出力は多数の電源モジュール12.13.14等に
接続される。それら電源モジュールは種々の直流出力電
圧を発生するための直流−直流変換器である。直流出力
1.2.3のような必要とされる種々の直流出力を発生
するに必要なだけの多くの変換器12〜14が使用され
る。
次に第2a図乃至第2a図を参照すると、従来の電流モ
ジュール即ち直流−直流変換器は第2a図の降圧変換器
20を含む多くの形式を取っていた。第2a図において
、通常の降圧変換器20即ち電流逓昇電力変換器は直列
スイッチとしてFET21を及びフラーイホイール整流
器としてダイオード22を利用する。この標準的な変換
器の正規の動作では、FET21はオンにされ(即ちタ
ーンオンし)、出力電圧よりも低い入力電圧を誘導子2
3に取シ込む。誘導子にこの電圧を与えることによって
誘導子の電流が増加させられ、出力キャパシタ24と並
列に接続された負荷に電流を与えながらそのキャパシタ
24を充電する。
ジュール即ち直流−直流変換器は第2a図の降圧変換器
20を含む多くの形式を取っていた。第2a図において
、通常の降圧変換器20即ち電流逓昇電力変換器は直列
スイッチとしてFET21を及びフラーイホイール整流
器としてダイオード22を利用する。この標準的な変換
器の正規の動作では、FET21はオンにされ(即ちタ
ーンオンし)、出力電圧よりも低い入力電圧を誘導子2
3に取シ込む。誘導子にこの電圧を与えることによって
誘導子の電流が増加させられ、出力キャパシタ24と並
列に接続された負荷に電流を与えながらそのキャパシタ
24を充電する。
FET21がオフにされる(即ち、ターンオフする)時
、=FET21、ダイオード22及び誘導子23の接続
点であるノード1の電圧はダイオード22が順方向バイ
アスとなるまで降下する。そとで、FET21が再びオ
ンにされるまで電流がその大きさを減少しながらダイオ
ード22及び誘導子2′5を流れる。そしてこのサイク
ルが繰返えされる。
、=FET21、ダイオード22及び誘導子23の接続
点であるノード1の電圧はダイオード22が順方向バイ
アスとなるまで降下する。そとで、FET21が再びオ
ンにされるまで電流がその大きさを減少しながらダイオ
ード22及び誘導子2′5を流れる。そしてこのサイク
ルが繰返えされる。
FET21がオン及びオフにされる時、電流が流れ始め
及び止るのに有限の時間を必要とするので、切換え損失
が生ずる。FETがオンにされる時、それを流れる電流
はノード1における電圧を上昇させ、オンにするのに必
要な期間にわたってFETにおける電流及び電圧の瞬間
的な積に等しいエネルギ放逸を生ずる。同様に、FET
21がオフにされる時、電圧と電流の同時存在はかなり
のエネルギ放逸を生ずる。過去においては、ダイオード
22が追加のFET(第3a図におけるFET32に対
して示されたような方向性を有する)と置検された。こ
れは変換器の効率を改良するものである。
及び止るのに有限の時間を必要とするので、切換え損失
が生ずる。FETがオンにされる時、それを流れる電流
はノード1における電圧を上昇させ、オンにするのに必
要な期間にわたってFETにおける電流及び電圧の瞬間
的な積に等しいエネルギ放逸を生ずる。同様に、FET
21がオフにされる時、電圧と電流の同時存在はかなり
のエネルギ放逸を生ずる。過去においては、ダイオード
22が追加のFET(第3a図におけるFET32に対
して示されたような方向性を有する)と置検された。こ
れは変換器の効率を改良するものである。
前述のように、FF:Tがオン及びオフになるタイミン
グは2つのFETを使った構成では重要なものとなる。
グは2つのFETを使った構成では重要なものとなる。
又、前述のように、変換器における反作用的な要素を小
さくするためには、変換器20のような標準的な変換器
の動作周波数を増加させることが望ましい。しかし、周
波数を増加させる場合、切換え損失及び精確なタイミン
グの間頂は更に取扱いが困難なものとなる。
さくするためには、変換器20のような標準的な変換器
の動作周波数を増加させることが望ましい。しかし、周
波数を増加させる場合、切換え損失及び精確なタイミン
グの間頂は更に取扱いが困難なものとなる。
第3a図を参照すると、本発明に従って構成された降圧
変換器30は直列スイッチFET31及びフライホイー
ルFET32を含み、それらはノード1において誘導子
33の一方の端子と接続される。変換器30の出力には
出力キャパシタ34が設けられ、フライホイールFET
32と並列にキャパシタ36が設けられる。FE11’
31及び32は内部ダイオードを含む電力用MO8FF
:Tである。FET31はp−チャンネルMO3FET
であり、FET32はn−チャンネルMO,,5FET
である。FET31のソースは変換器入力であり、FE
T31のドレインはノード1に接続される。
変換器30は直列スイッチFET31及びフライホイー
ルFET32を含み、それらはノード1において誘導子
33の一方の端子と接続される。変換器30の出力には
出力キャパシタ34が設けられ、フライホイールFET
32と並列にキャパシタ36が設けられる。FE11’
31及び32は内部ダイオードを含む電力用MO8FF
:Tである。FET31はp−チャンネルMO3FET
であり、FET32はn−チャンネルMO,,5FET
である。FET31のソースは変換器入力であり、FE
T31のドレインはノード1に接続される。
ノード1はFET32のドレイン及び誘導子33の一方
の端子に接続される。FET32のソースはアースに接
続される。それらFETのゲートは更に詳しく後述する
ように適渦な制御回路に接続される。
の端子に接続される。FET32のソースはアースに接
続される。それらFETのゲートは更に詳しく後述する
ように適渦な制御回路に接続される。
各FET31,32は内部ダイオードを含み、FET3
1の内部ダイオードはノード1から入力へ電流を導通さ
せるように極性づけられ、FET32の内部ダイオード
はアースからノード1へ電流を導通させるように極性づ
けられている。各FETは寄生容量を含み、電流入力の
低インピーダンスのだめにFET31,32の容量はノ
ード1とアースとの間で効果的に並列に接続される。多
くの場合、FETの寄生容量はそれらFETの各々のタ
ーンオフの間ノード1における電圧を維持するに十分な
大きさのものであるので、物理的キャパシタ36は必要
とされない。第3a図の変換器に関する以下の説明では
、キャパシタ56は省略される。
1の内部ダイオードはノード1から入力へ電流を導通さ
せるように極性づけられ、FET32の内部ダイオード
はアースからノード1へ電流を導通させるように極性づ
けられている。各FETは寄生容量を含み、電流入力の
低インピーダンスのだめにFET31,32の容量はノ
ード1とアースとの間で効果的に並列に接続される。多
くの場合、FETの寄生容量はそれらFETの各々のタ
ーンオフの間ノード1における電圧を維持するに十分な
大きさのものであるので、物理的キャパシタ36は必要
とされない。第3a図の変換器に関する以下の説明では
、キャパシタ56は省略される。
変換器30における誘導子36は、正規の各動作サイク
ル(F’ET31のターンオン及びターンオフの各サイ
クル)の間に誘導子電流の極性が反転することを確実に
するようなインダクタンス値のものに選択される。誘導
子電流の反転を確実にすることはインダクタンス値の選
択のみならず、出力電圧の大きさに関して大き過ぎない
誘導子順方向ピーク電流による変換器の動作とFET3
1に対する適当に長いオフ時間の付与とを必要とする。
ル(F’ET31のターンオン及びターンオフの各サイ
クル)の間に誘導子電流の極性が反転することを確実に
するようなインダクタンス値のものに選択される。誘導
子電流の反転を確実にすることはインダクタンス値の選
択のみならず、出力電圧の大きさに関して大き過ぎない
誘導子順方向ピーク電流による変換器の動作とFET3
1に対する適当に長いオフ時間の付与とを必要とする。
電流の反転を確実にするだめK、出力電圧は誘導子33
のインダクタンスと誘導子ピーク電流(FET31がオ
フにされる時の誘導子電流)の値との積をFET31の
オフ時間の長さで割ったものよりも大きいか或いは等し
くなければならない。
のインダクタンスと誘導子ピーク電流(FET31がオ
フにされる時の誘導子電流)の値との積をFET31の
オフ時間の長さで割ったものよりも大きいか或いは等し
くなければならない。
変換器30の代表的な動作サイクルはFET 31のタ
ーンオフでもって始まる。そ“こで1、誘電子33が電
流をまず1キヤパシタ36から流し、次にFET32の
内部ダイオードを通して流す時、ノード1の電圧はそれ
がゼロになるまで降下する。そこで、フライホイールF
ET32は切換え損失なしでオンにされる。それはその
FETにかかる電圧がターンオン時にゼロになるためで
ある。フライホイールFET32は、誘導子53におけ
る電流の方向がそのフライホイールFET6r)電流と
共に反転するまで、オフ洸されない。フライホイールF
ET32がターンオフする時、キャパシタ36はそのタ
ーンオフの期間中ノード1における電圧をゼロ近くに保
持する。その後、誘導子33におけるその反転した電流
はノード1の電圧を入力電圧のレベルまで上昇させる。
ーンオフでもって始まる。そ“こで1、誘電子33が電
流をまず1キヤパシタ36から流し、次にFET32の
内部ダイオードを通して流す時、ノード1の電圧はそれ
がゼロになるまで降下する。そこで、フライホイールF
ET32は切換え損失なしでオンにされる。それはその
FETにかかる電圧がターンオン時にゼロになるためで
ある。フライホイールFET32は、誘導子53におけ
る電流の方向がそのフライホイールFET6r)電流と
共に反転するまで、オフ洸されない。フライホイールF
ET32がターンオフする時、キャパシタ36はそのタ
ーンオフの期間中ノード1における電圧をゼロ近くに保
持する。その後、誘導子33におけるその反転した電流
はノード1の電圧を入力電圧のレベルまで上昇させる。
このフライホイールFETがターンオフされる時、その
内部ダイオードはそれが逆バイアスされているので非導
通であることに注意すべきである。然る後直列FET3
1はそれにかかる電圧が実質的になくなってターンオン
されるので、ターンオンの損失はない。ソノ後、そのサ
イクルが繰返えされる。
内部ダイオードはそれが逆バイアスされているので非導
通であることに注意すべきである。然る後直列FET3
1はそれにかかる電圧が実質的になくなってターンオン
されるので、ターンオンの損失はない。ソノ後、そのサ
イクルが繰返えされる。
直列FET31及びフライホイールFET32の両方の
ターンオン及びターンオフはそれらFETにかかる電圧
がほぼゼロの時に生ずることに注意すべきである。又、
一方のFETのターンオフと他方のFETのターンオン
との間に固有の望ましい不作動時間(dead ji
ms )がある。FET31のターンオンは誘導子電流
が反転されそしてノード1を入力電圧のレベルにされた
後に生じ、FET32のターンオンは直列FET31が
オフにされた後に誘導子電流がノード1を低くした時に
生ずる。
ターンオン及びターンオフはそれらFETにかかる電圧
がほぼゼロの時に生ずることに注意すべきである。又、
一方のFETのターンオフと他方のFETのターンオン
との間に固有の望ましい不作動時間(dead ji
ms )がある。FET31のターンオンは誘導子電流
が反転されそしてノード1を入力電圧のレベルにされた
後に生じ、FET32のターンオンは直列FET31が
オフにされた後に誘導子電流がノード1を低くした時に
生ずる。
それらFETのターンオンのタイミングは、ターンオン
が遅れる場合、FETの内部ダイオードに蓄えられた電
荷がFETのオン時間を再結合させるので、あまシ臨界
的ではない(不作動を許す)。
が遅れる場合、FETの内部ダイオードに蓄えられた電
荷がFETのオン時間を再結合させるので、あまシ臨界
的ではない(不作動を許す)。
即ち、各FETがターンオンされる時、他のFETの内
部ダイオードは逆バイアスされて非導通となるので、そ
の装置の順方向電圧降下と関連したその蓄えられた電荷
を中和する際にエネルギは消費されない。正規の遷移不
作動時間の前にターンオンが生じない場合にはスイッチ
・スルー(FETの同時導通)は生じないであろう。従
って、変換器の全体の変換効率及び制御の容易さが改良
され、高い周波数での動作が可能にされる。
部ダイオードは逆バイアスされて非導通となるので、そ
の装置の順方向電圧降下と関連したその蓄えられた電荷
を中和する際にエネルギは消費されない。正規の遷移不
作動時間の前にターンオンが生じない場合にはスイッチ
・スルー(FETの同時導通)は生じないであろう。従
って、変換器の全体の変換効率及び制御の容易さが改良
され、高い周波数での動作が可能にされる。
現在好ましい形式の変換器はバック変換器であるけれど
も、本発明の原理は昇圧変換器及び降圧・昇圧変換器の
ような他の変換器にも適用可能である。例えば、第4a
図乃至第4a図を参照すると、本発明に従って構成され
た昇゛圧・変換器“ば/−ド1において相互接続された
F’F:T231及び232及び入力電圧v1Nとノー
ド1との間に接続された誘導子233を含むものである
。キャパシタ234が出力電圧V。UTにまたがって接
続され、キャパシタ236がFET212と並列に接続
される。
も、本発明の原理は昇圧変換器及び降圧・昇圧変換器の
ような他の変換器にも適用可能である。例えば、第4a
図乃至第4a図を参照すると、本発明に従って構成され
た昇゛圧・変換器“ば/−ド1において相互接続された
F’F:T231及び232及び入力電圧v1Nとノー
ド1との間に接続された誘導子233を含むものである
。キャパシタ234が出力電圧V。UTにまたがって接
続され、キャパシタ236がFET212と並列に接続
される。
代表的な動作サイクルはFET232のターンオフによ
って始ま)、その後ノード1における電圧は誘導子26
6に−おける電流がキャパシタ236を充電するときV
。UTのレベルまで上昇する。そこでFET231はそ
れにかかる電圧がゼロなのでゼロの切換え損失でもって
ターンオンされる。FET231のターンオフは誘導子
233における電流の方向が反転するまで生じない。F
ET231のターンオフの後、ノード1における電圧が
ゼロになるまで誘導子236における電流はキャパシタ
236から電荷を誘出させる。然る後、そのサイクルが
繰返えす。FET231.232のターンオン及びター
ンオフは、切換えが生じている間キャパシタ236がノ
ード1の電圧をほとんど一定に維持するので、ゼロ電圧
で生ずることは注意すべきである。動作及び利点は第3
a図の降圧・変換器に関して前述したものと同じである
。
って始ま)、その後ノード1における電圧は誘導子26
6に−おける電流がキャパシタ236を充電するときV
。UTのレベルまで上昇する。そこでFET231はそ
れにかかる電圧がゼロなのでゼロの切換え損失でもって
ターンオンされる。FET231のターンオフは誘導子
233における電流の方向が反転するまで生じない。F
ET231のターンオフの後、ノード1における電圧が
ゼロになるまで誘導子236における電流はキャパシタ
236から電荷を誘出させる。然る後、そのサイクルが
繰返えす。FET231.232のターンオン及びター
ンオフは、切換えが生じている間キャパシタ236がノ
ード1の電圧をほとんど一定に維持するので、ゼロ電圧
で生ずることは注意すべきである。動作及び利点は第3
a図の降圧・変換器に関して前述したものと同じである
。
第5a図乃至第5d図を参照すると、ノード1において
相互接続されたFET241及び242を含みそしてそ
のノード1に誘導子243を接続された降圧・昇圧変換
器において本発明が具体化されている。キャパシタ24
4は出力電圧V。UTに接続され、キャパシタ246は
誘導子243にまたがって接続される。その変換器の代
表的な動作サイクルはFET241のターンオフでもっ
て始まる。FET241のターンオフの後、誘導子24
3における電流がキャパシタ246を放電するのでノー
ド1とアースとの間の電圧はV。UTのレベルまで落ち
る。そこで、FET242はそれにかかる電圧がゼロな
のでゼロの切換え損失でもってターンオンされる。FE
T242のターンオフは誘導子243における電流の方
向が反転してしまうまで生じない。FET242のター
ンオフの後、ノード1における電圧がvINに等しくな
るまでキャパシタ246を充電し、然る後そのサイクル
が繰返えす。再び、FET241,242のターンオン
及びターンオフは切換えが生じている間ノード1の電圧
をほぼ一定に保持するのでゼロ電圧で生ずることに注意
すべきである。降圧・昇圧変換器の動作及び利点は他の
変換器に関して前述したものと同じである。
相互接続されたFET241及び242を含みそしてそ
のノード1に誘導子243を接続された降圧・昇圧変換
器において本発明が具体化されている。キャパシタ24
4は出力電圧V。UTに接続され、キャパシタ246は
誘導子243にまたがって接続される。その変換器の代
表的な動作サイクルはFET241のターンオフでもっ
て始まる。FET241のターンオフの後、誘導子24
3における電流がキャパシタ246を放電するのでノー
ド1とアースとの間の電圧はV。UTのレベルまで落ち
る。そこで、FET242はそれにかかる電圧がゼロな
のでゼロの切換え損失でもってターンオンされる。FE
T242のターンオフは誘導子243における電流の方
向が反転してしまうまで生じない。FET242のター
ンオフの後、ノード1における電圧がvINに等しくな
るまでキャパシタ246を充電し、然る後そのサイクル
が繰返えす。再び、FET241,242のターンオン
及びターンオフは切換えが生じている間ノード1の電圧
をほぼ一定に保持するのでゼロ電圧で生ずることに注意
すべきである。降圧・昇圧変換器の動作及び利点は他の
変換器に関して前述したものと同じである。
第3a図の降圧変換器の考察に戻ると、その変換器の出
力を調整するため、2つのFET31及び62のオン時
間及びオフ時間を制御するための制御回路が設けられる
。
力を調整するため、2つのFET31及び62のオン時
間及びオフ時間を制御するための制御回路が設けられる
。
直流−直流変換器用の通常の制御回路は3つの方法のう
ちの1つで出力電圧の調整を行う。一定周波数のパルス
幅変調では、直列スイッチのオン時間は入力電圧及び負
荷の変動を補償するように変動されるけれども動作周波
数は一定に保持される。一定周波数のピーク電流制御で
は、直列スイッチにおける電流の最大振幅は負荷の変動
を補償するように変動されるけれども、動作周波数は一
定に保持される。入力電圧変動の補償はピーク電流制御
に固有のものである。一定オン時間の可変周波数制御で
は、直列スイッチのオン時間は一定に保持され、オフ時
間は負荷及び入力電圧の変動を補償するように変動され
る。
ちの1つで出力電圧の調整を行う。一定周波数のパルス
幅変調では、直列スイッチのオン時間は入力電圧及び負
荷の変動を補償するように変動されるけれども動作周波
数は一定に保持される。一定周波数のピーク電流制御で
は、直列スイッチにおける電流の最大振幅は負荷の変動
を補償するように変動されるけれども、動作周波数は一
定に保持される。入力電圧変動の補償はピーク電流制御
に固有のものである。一定オン時間の可変周波数制御で
は、直列スイッチのオン時間は一定に保持され、オフ時
間は負荷及び入力電圧の変動を補償するように変動され
る。
変換器30では、一定周波数又は一定オン時間のような
時間的拘束に関係ない制御回路を備えることが望ましい
。誘導子33における一定のピーク間電流を維持する制
御回路を使うことは必要な調整を行うものであシ、誘導
子電流が各動作サイクルで反転することを必要とする変
換器30に特に適するものであることがわかった。
時間的拘束に関係ない制御回路を備えることが望ましい
。誘導子33における一定のピーク間電流を維持する制
御回路を使うことは必要な調整を行うものであシ、誘導
子電流が各動作サイクルで反転することを必要とする変
換器30に特に適するものであることがわかった。
出力電圧調整及び一定のピーク間電流を生じさせるため
に、制御回路は2つのタイミング方程式を満さなければ
ならない。直列スイッチ、この場合は直列FET31、
のオン時間は次のように与えられる。
に、制御回路は2つのタイミング方程式を満さなければ
ならない。直列スイッチ、この場合は直列FET31、
のオン時間は次のように与えられる。
TONl”(L)(Ip−p)/(vrN=VOUT)
・−(1)この式において、Lは誘導子33のインダク
タンス値であり、■ は誘導子電流のピーク対−p ピーク値である。VINは入力電圧であ”’OUTは出
力電圧である。フライホイール装置、この例ではフライ
ホイールFET32、のオン時間は次のように与えられ
る。
・−(1)この式において、Lは誘導子33のインダク
タンス値であり、■ は誘導子電流のピーク対−p ピーク値である。VINは入力電圧であ”’OUTは出
力電圧である。フライホイール装置、この例ではフライ
ホイールFET32、のオン時間は次のように与えられ
る。
ToN2=(L)(I)/(voUT)・・・・・・・
・・・・・(2)−p 第6図において、直流−直流変換器30’(FETのた
めの駆動回路を付加した第3a図の変換器30と同じ)
はFET31のための駆動回路37及びFET24 これら駆動回路は、その例が以下で更に詳細に述べられ
るけれども、それらFET31,32の導通時間を制御
するために第7図に示された制御回路から制御信号を受
ける。それら駆動回路への制御信号の供給部は第7図に
おける記号A% B(第6図における対応する記号)で
示される。
・・・・・(2)−p 第6図において、直流−直流変換器30’(FETのた
めの駆動回路を付加した第3a図の変換器30と同じ)
はFET31のための駆動回路37及びFET24 これら駆動回路は、その例が以下で更に詳細に述べられ
るけれども、それらFET31,32の導通時間を制御
するために第7図に示された制御回路から制御信号を受
ける。それら駆動回路への制御信号の供給部は第7図に
おける記号A% B(第6図における対応する記号)で
示される。
第7図に示されるように、第6図の変換器60′のため
の制御回路40はキャパシタ41を含み、そのキャパシ
タは変換器における誘導子33を流れるピーク間電流を
シュミレートするために充電及び放電される。誘導子を
流れる単位時間当)の電流の変化がその誘導子にかかる
電圧に比例するように、キャパシタにおける電圧の変化
はそのキャパシタへの電流に比例する。
の制御回路40はキャパシタ41を含み、そのキャパシ
タは変換器における誘導子33を流れるピーク間電流を
シュミレートするために充電及び放電される。誘導子を
流れる単位時間当)の電流の変化がその誘導子にかかる
電圧に比例するように、キャパシタにおける電圧の変化
はそのキャパシタへの電流に比例する。
第7図の制御回路において、直列FEM31が変換器回
路31′においてターンオフされるのとほぼ同じ期間の
電流でもって充電回路42がキャパシタ41を充電する
。その変換器では、この期間中、誘導子33にかかる電
圧は変換器の入力電圧と出力電圧との差に等しい。制御
回路40において、充電回路42は変換器における入力
電圧と出力電圧との差に比例する充電電流をキャパシタ
41に与える。
路31′においてターンオフされるのとほぼ同じ期間の
電流でもって充電回路42がキャパシタ41を充電する
。その変換器では、この期間中、誘導子33にかかる電
圧は変換器の入力電圧と出力電圧との差に等しい。制御
回路40において、充電回路42は変換器における入力
電圧と出力電圧との差に比例する充電電流をキャパシタ
41に与える。
従って、その期間は同じであシ且つキャパシタ41に対
する充電電流は誘導子36に印加された電圧に比例する
ので、制御回路におけるキャパシタ41の電圧変化は変
換器における誘導子3乙の電流変化にほぼ比例する。
する充電電流は誘導子36に印加された電圧に比例する
ので、制御回路におけるキャパシタ41の電圧変化は変
換器における誘導子3乙の電流変化にほぼ比例する。
直列FET31が非導通であり且つフライホイ−ルFE
T32が導通である期間中、誘導子33シておける電流
は減少する。この期間中、誘導子にかかる電圧はV
(逆方向に印加される)にUT はぼ等しい。制御回路40における放電回路43は、定
常状態ではこの期間中変換器出力電圧に比例する放電電
流(キャパシタ41を放電する)を与える。充電回路4
2の場合のように、放電回路43は誘導子33が出力電
圧に接続される期間とほぼ同じ期間にわたってキャパシ
タ41を放tするので及び放電電流は変換器出力電圧に
比例するので、キャパシタ41における電圧の減少は変
換器の誘導子を流れる電流の減少に比例する。
T32が導通である期間中、誘導子33シておける電流
は減少する。この期間中、誘導子にかかる電圧はV
(逆方向に印加される)にUT はぼ等しい。制御回路40における放電回路43は、定
常状態ではこの期間中変換器出力電圧に比例する放電電
流(キャパシタ41を放電する)を与える。充電回路4
2の場合のように、放電回路43は誘導子33が出力電
圧に接続される期間とほぼ同じ期間にわたってキャパシ
タ41を放tするので及び放電電流は変換器出力電圧に
比例するので、キャパシタ41における電圧の減少は変
換器の誘導子を流れる電流の減少に比例する。
制御回路40では、キャパシタ41の電圧変動が比較器
44により基準値と比較される。それの反転出力及び非
反転出力は変換器30′における駆動回路38,37に
それぞれ与えられる。
44により基準値と比較される。それの反転出力及び非
反転出力は変換器30′における駆動回路38,37に
それぞれ与えられる。
キャパシタ41における電圧がその上限に達すると、比
較器44の非反転出力(A)は低くなりそして駆動回路
37の出力はFET31のゲートに正の信号を与えてそ
の直列スイッチをターンオフしそのサイクルに対する誘
導子3乙の電流上昇を終らせる。同時に、比較器44の
反転出力(B)は高くなシ、駆動回路38はフライホイ
ールFET32に正の信号を与えてそのFETをターン
オンする。実際には、駆動回路38は、後で更に詳しく
説明するように、FET32のターンオンの前に遅延を
与える。
較器44の非反転出力(A)は低くなりそして駆動回路
37の出力はFET31のゲートに正の信号を与えてそ
の直列スイッチをターンオフしそのサイクルに対する誘
導子3乙の電流上昇を終らせる。同時に、比較器44の
反転出力(B)は高くなシ、駆動回路38はフライホイ
ールFET32に正の信号を与えてそのFETをターン
オンする。実際には、駆動回路38は、後で更に詳しく
説明するように、FET32のターンオンの前に遅延を
与える。
同様に、キャパシタ41における電圧変動が下限に達す
ると、比較器44は状態を変化し、適渦な遅延の後、駆
動回路38がフライホイールFET32のターンオフし
、駆動回路37がFET 32をターンオフする。
ると、比較器44は状態を変化し、適渦な遅延の後、駆
動回路38がフライホイールFET32のターンオフし
、駆動回路37がFET 32をターンオフする。
制御回路40において、抵抗器46,47.48より形
成された抵抗性分圧器がキャパシタ41に接続される。
成された抵抗性分圧器がキャパシタ41に接続される。
比較器44の反転入力は抵抗器46及び47の接続点に
接続され、比較器44の非反転入力は電圧基準回路49
により発生された正の基準電圧に接続される。キャパシ
タ41が充電回路42により充電されつつある時、比較
器44の反転入力における電圧は基準電圧よりも低く、
その比較器の非反転出力は論理的高レベルになる。
接続され、比較器44の非反転入力は電圧基準回路49
により発生された正の基準電圧に接続される。キャパシ
タ41が充電回路42により充電されつつある時、比較
器44の反転入力における電圧は基準電圧よりも低く、
その比較器の非反転出力は論理的高レベルになる。
この出力は抵抗51を介してトランジスタ52のベース
に接続され、そのトランジスタを飽和させそして分圧器
における抵抗器48を短絡する。従って、抵抗器46及
び47の接続点における電圧は基準電圧よりも低く、キ
ャパシタ41が充電する時に増加する。
に接続され、そのトランジスタを飽和させそして分圧器
における抵抗器48を短絡する。従って、抵抗器46及
び47の接続点における電圧は基準電圧よりも低く、キ
ャパシタ41が充電する時に増加する。
充電回路42はその回路におけるトランジスタ53を飽
和しそしてターンオフすることによってターンオン及び
ターンオフされる。充電期間の間、比較器44の非導通
出力は抵抗器54を介してトランジスタ53のベースに
接続されそのトランジスタを飽和し、充電回路を作動す
る。充電期間中、放電回路43におけるトランジスタ5
6はターンオフされるので、放電回路はキャパシタ41
を放電しない。比較器44の反転出力は抵抗器57を介
してトランジスタ56のベースに接続される。
和しそしてターンオフすることによってターンオン及び
ターンオフされる。充電期間の間、比較器44の非導通
出力は抵抗器54を介してトランジスタ53のベースに
接続されそのトランジスタを飽和し、充電回路を作動す
る。充電期間中、放電回路43におけるトランジスタ5
6はターンオフされるので、放電回路はキャパシタ41
を放電しない。比較器44の反転出力は抵抗器57を介
してトランジスタ56のベースに接続される。
そのトランジスタ56は充電期間中は比較器の反転出力
における論理的低レベルによってターンオフされる。
における論理的低レベルによってターンオフされる。
充電回路42は変換回路30′の入力電圧と出力電圧と
の差に比例する電流(キャパシタ41を帯電する)を発
生する。この電流は電源Vccからトランジスタ58を
流れる。トランジスタ58はダイオード59(好ましく
、同じトランジスタのベース・エミツク接合)のベース
及びエミッタに接続される。トランジスタ5日及びダイ
オード59は電流ミラーの形で相互接続され、トランジ
スタ58を流れる電流はダイオード59を流れる電流と
同じである。ダイオード59における電流はダイオード
59及びトランジスタ53と直列に接続されたトランジ
スタ60及び抵抗器67を通る電流によって設定される
。この電流レベルは変換器60′の入力電圧と出力電圧
との差に比例するよう抵抗器61〜66と共働して演算
増幅器68により設定される。
の差に比例する電流(キャパシタ41を帯電する)を発
生する。この電流は電源Vccからトランジスタ58を
流れる。トランジスタ58はダイオード59(好ましく
、同じトランジスタのベース・エミツク接合)のベース
及びエミッタに接続される。トランジスタ5日及びダイ
オード59は電流ミラーの形で相互接続され、トランジ
スタ58を流れる電流はダイオード59を流れる電流と
同じである。ダイオード59における電流はダイオード
59及びトランジスタ53と直列に接続されたトランジ
スタ60及び抵抗器67を通る電流によって設定される
。この電流レベルは変換器60′の入力電圧と出力電圧
との差に比例するよう抵抗器61〜66と共働して演算
増幅器68により設定される。
抵抗器61〜66は変換器の入力電圧と出力電圧との差
に比例する電圧をトランジスタロ、oのエミッタで発生
するように選択される。トランジスタ53が比較器44
によってターンオンされる時、抵抗器67はトランジス
タ60のエミッタにおいて電圧を電流に変換する。その
電流は、前述のように、キャパシタ41を充電するよう
トランジスタ58のコレクタに反映する。
に比例する電圧をトランジスタロ、oのエミッタで発生
するように選択される。トランジスタ53が比較器44
によってターンオンされる時、抵抗器67はトランジス
タ60のエミッタにおいて電圧を電流に変換する。その
電流は、前述のように、キャパシタ41を充電するよう
トランジスタ58のコレクタに反映する。
充電回路42の1つの例では、抵抗器61は93にオー
ム、抵抗器62は5にオーム、抵抗器66は8.57に
オーム、抵抗器64は1にオーム、抵抗器65は20に
オーム、抵抗器66は20にオーム、抵抗器67は1.
11 Kオームである。トランジスタ60のエミッタで
発生される電圧は変換器3C1’の入力電圧と出力電圧
との差の約0.1倍である。
ム、抵抗器62は5にオーム、抵抗器66は8.57に
オーム、抵抗器64は1にオーム、抵抗器65は20に
オーム、抵抗器66は20にオーム、抵抗器67は1.
11 Kオームである。トランジスタ60のエミッタで
発生される電圧は変換器3C1’の入力電圧と出力電圧
との差の約0.1倍である。
トランジスタ58を介してキャパシタ41に供給された
充電fIl流は、比較器44の反転入力における電圧が
基準電圧VREFを越えるまで、キャパシタにおける電
圧を上昇させる。そこで比較器44は状態を変化し、ト
ランジスタ52.53はターンオフされる。充電電流は
止まシ、抵抗器46及び470間の接続点における電圧
は上昇する。
充電fIl流は、比較器44の反転入力における電圧が
基準電圧VREFを越えるまで、キャパシタにおける電
圧を上昇させる。そこで比較器44は状態を変化し、ト
ランジスタ52.53はターンオフされる。充電電流は
止まシ、抵抗器46及び470間の接続点における電圧
は上昇する。
それは、抵抗器4日が抵抗器46.47と効果的に直列
となり1、比較器に対伊着閾値電圧を上昇させるためで
ある。
となり1、比較器に対伊着閾値電圧を上昇させるためで
ある。
同時に、放電回路43におけるトランジスタ56は比較
器44の反転出力が高レベルであるのでターンオンされ
、一方その比較器の非反転出力は低レベルとなる。今や
、放電電流がトランジスタ56と直列に接続されたトラ
ンジスタ69及び抵抗器71を通って流れるのが可能に
される。比較器44の反転入力における電圧が基準電圧
VREFよりも低く落ちると、比較器44の出力は再び
状態を変化し、そのサイクルを繰返すためにトランジス
タ56をターンオフしそしてトランジスタ52及び53
をターンオンする。
器44の反転出力が高レベルであるのでターンオンされ
、一方その比較器の非反転出力は低レベルとなる。今や
、放電電流がトランジスタ56と直列に接続されたトラ
ンジスタ69及び抵抗器71を通って流れるのが可能に
される。比較器44の反転入力における電圧が基準電圧
VREFよりも低く落ちると、比較器44の出力は再び
状態を変化し、そのサイクルを繰返すためにトランジス
タ56をターンオフしそしてトランジスタ52及び53
をターンオンする。
キャパシタ41は放電回路43によって放電されつつあ
る間、トランジスタ69における放電電流のレベルは抵
抗器71及びトランジスタ690ベースに印加されるエ
ラー電圧によってセットされる。このエラー電圧は基準
電圧y とVREF’ OUT 及びアースの間に抵抗性分圧器の形で接続された抵抗器
72及び73によって決定される出力電圧の一部分との
差に比例する。分割された出力voUTは演算増幅器7
40反転入力に接続される。それの非反転入力は基準電
圧VK接続EF される。インピーダンス2を含むフィードバック回路網
は安定性を与えられる。FET31及び32に対して適
正な導通期間を設定するための制御回路40の動作を説
明しよう。
る間、トランジスタ69における放電電流のレベルは抵
抗器71及びトランジスタ690ベースに印加されるエ
ラー電圧によってセットされる。このエラー電圧は基準
電圧y とVREF’ OUT 及びアースの間に抵抗性分圧器の形で接続された抵抗器
72及び73によって決定される出力電圧の一部分との
差に比例する。分割された出力voUTは演算増幅器7
40反転入力に接続される。それの非反転入力は基準電
圧VK接続EF される。インピーダンス2を含むフィードバック回路網
は安定性を与えられる。FET31及び32に対して適
正な導通期間を設定するための制御回路40の動作を説
明しよう。
比較器44の非導通出力からの信号Aは変換器30′に
おける直列FET31のオン時間を決定するため使用さ
れる。キャパシタ41がVIN−voUTに比例した電
流によってセット電圧に充電されつつある間は信号Aが
高レベルにあるので、FET3jは必要に応じてvIN
−voUTに比例したオン時間を有する。
おける直列FET31のオン時間を決定するため使用さ
れる。キャパシタ41がVIN−voUTに比例した電
流によってセット電圧に充電されつつある間は信号Aが
高レベルにあるので、FET3jは必要に応じてvIN
−voUTに比例したオン時間を有する。
比較器44の反転出力からの信号BはフライホイールF
’ET32のオン時間を決定するために使用される。こ
の信号は高レベルであり、キャパシタ41が放電回路4
3におけるトランジスタ69によって放電されつつある
期間にFET32をターンオンする。演算増幅器74及
び周辺回路は、変換器30′のV。UTにおける所望の
出力電圧レベルの発生を確実にするために、演算増幅器
74の非反転入力及び反転入力がほとんど同じ電位とな
るようトランジスタ69における電流を多数の動作サイ
クルを通して調節する。
’ET32のオン時間を決定するために使用される。こ
の信号は高レベルであり、キャパシタ41が放電回路4
3におけるトランジスタ69によって放電されつつある
期間にFET32をターンオンする。演算増幅器74及
び周辺回路は、変換器30′のV。UTにおける所望の
出力電圧レベルの発生を確実にするために、演算増幅器
74の非反転入力及び反転入力がほとんど同じ電位とな
るようトランジスタ69における電流を多数の動作サイ
クルを通して調節する。
例えば、■ が上昇する場合、演算増幅器UT
74への反転入力における電圧は増加し、従って、その
増幅器の出力は下る。これはキャパシタ4つがもつとゆ
つくシと放電するようにトランジスタ69及び抵抗器7
1を通る電流を減少させる。これは直列FET31のオ
フ時間を増加することによってインバータ30′のデユ
ーティ・サイクルを小さくする。これは、おそらく数サ
イクルの動作の後、変換器出力電圧をその適描なレベル
に下げさせる。
増幅器の出力は下る。これはキャパシタ4つがもつとゆ
つくシと放電するようにトランジスタ69及び抵抗器7
1を通る電流を減少させる。これは直列FET31のオ
フ時間を増加することによってインバータ30′のデユ
ーティ・サイクルを小さくする。これは、おそらく数サ
イクルの動作の後、変換器出力電圧をその適描なレベル
に下げさせる。
第8図を参照すると、バック変換器3Q“は第6a図に
示されたものと実質的に同じであシ、電流制限を行うた
めの付加回路を含んでいる。その変換器が誘導子33に
おける一定のピーク間電流を与えるように制御回路によ
って制御される時、誘導子電流は第3φ図に示されたよ
うな三角波形となる。変換器の出力における負荷の変化
によって、電流波形は必要に応じて入力から出力へ多少
の平均的電流を移すために上下に変る。変換器の有効出
力電流は最大及び最小の誘導子電流の和の半分である。
示されたものと実質的に同じであシ、電流制限を行うた
めの付加回路を含んでいる。その変換器が誘導子33に
おける一定のピーク間電流を与えるように制御回路によ
って制御される時、誘導子電流は第3φ図に示されたよ
うな三角波形となる。変換器の出力における負荷の変化
によって、電流波形は必要に応じて入力から出力へ多少
の平均的電流を移すために上下に変る。変換器の有効出
力電流は最大及び最小の誘導子電流の和の半分である。
フライホイールFET32がターンオフする時に最小の
誘導子電流が生じ、直列FET31がターンオフする時
に最大の誘導子電流が生ずる。ピーク間誘導子電流が一
定に保持されるので、有効出力電流は定義されたレベル
より低く最小又は最大電流を保持することによって所与
の値より低く保持可能である。最小電流はフライホイー
ルFET32における電流を感知することによって及び
その電流がその選択された最小値に落でしまうまでFE
T32をターンオフさせないことによって所与のレベル
より低く保持可能である。最小電流がゼロになるように
選択される場合、フライホイールFET32における電
圧を感知して、その電圧の極性が反転するまでこの装置
をオンに保つだけで十分である。電流制限セット点は、
その信号の極性だけが感知されるので、FET32のオ
ン状態抵抗とは無関係である。
誘導子電流が生じ、直列FET31がターンオフする時
に最大の誘導子電流が生ずる。ピーク間誘導子電流が一
定に保持されるので、有効出力電流は定義されたレベル
より低く最小又は最大電流を保持することによって所与
の値より低く保持可能である。最小電流はフライホイー
ルFET32における電流を感知することによって及び
その電流がその選択された最小値に落でしまうまでFE
T32をターンオフさせないことによって所与のレベル
より低く保持可能である。最小電流がゼロになるように
選択される場合、フライホイールFET32における電
圧を感知して、その電圧の極性が反転するまでこの装置
をオンに保つだけで十分である。電流制限セット点は、
その信号の極性だけが感知されるので、FET32のオ
ン状態抵抗とは無関係である。
第8図は電流制限の概念を実況可能にする方法を示すも
のである。変換器30″の正規の動作中、フライホイー
ルFET32に対する条件期間の終了に向って電流が誘
導子36で反転し、FET32を通って電流矢印工、の
方向に流れる。通常、この反転電流の期間は、出力電圧
V。UTの所望の調整を行うよう誘導子33における適
正な順方向電流を設定するために、変換器制御回路によ
)設定される。
のである。変換器30″の正規の動作中、フライホイー
ルFET32に対する条件期間の終了に向って電流が誘
導子36で反転し、FET32を通って電流矢印工、の
方向に流れる。通常、この反転電流の期間は、出力電圧
V。UTの所望の調整を行うよう誘導子33における適
正な順方向電流を設定するために、変換器制御回路によ
)設定される。
フライホイールF’E T 32のこの制御はフライホ
イール32からゲート駆動を除去させるよう制御回路か
らの信号を7リツプ・70ツブ36のリセット入力に結
合することによって第8図に示される。7リツプ・フロ
ップ86がリセットされる時、そのQ出力は低下しそし
てこの低下はドライバ84に連結される。このドライバ
の出力(フライホイール32のだめのゲート駆動)は低
下し、FET32をターンオフする。
イール32からゲート駆動を除去させるよう制御回路か
らの信号を7リツプ・70ツブ36のリセット入力に結
合することによって第8図に示される。7リツプ・フロ
ップ86がリセットされる時、そのQ出力は低下しそし
てこの低下はドライバ84に連結される。このドライバ
の出力(フライホイール32のだめのゲート駆動)は低
下し、FET32をターンオフする。
第8図の電流制限回路は、制御回路がフライホイールF
ET32からゲート駆動を除去するのを可能される前に
そのFET32 (及び誘導子33)における電流が反
転することを確実にするように機能する。その電流制限
回路はフライホイールFET32と並列に接続されたF
’ET81及びそのFET81と直列の抵抗器85を含
む。フライホイールFET32が導通している時、FE
T81は飽和し、FET32にかかる電圧に対する低イ
ンピーダンス路を比較器82の反転入力に与える。
ET32からゲート駆動を除去するのを可能される前に
そのFET32 (及び誘導子33)における電流が反
転することを確実にするように機能する。その電流制限
回路はフライホイールFET32と並列に接続されたF
’ET81及びそのFET81と直列の抵抗器85を含
む。フライホイールFET32が導通している時、FE
T81は飽和し、FET32にかかる電圧に対する低イ
ンピーダンス路を比較器82の反転入力に与える。
これはフライホイールFET32にかかる電圧の正確な
感知を可能にする。FET81と直列の抵抗器83は比
較的高い抵抗を有し、FET82にかかる電圧全体はF
ET81が飽和する時比較器82に接続される。フライ
ホイールFET32が非導通である時、FET81はカ
ット・オフ領域で動作し、比較器の入力を過電圧による
損傷から保護し、小さい電流が感知回路を流れるのを可
能にする。
感知を可能にする。FET81と直列の抵抗器83は比
較的高い抵抗を有し、FET82にかかる電圧全体はF
ET81が飽和する時比較器82に接続される。フライ
ホイールFET32が非導通である時、FET81はカ
ット・オフ領域で動作し、比較器の入力を過電圧による
損傷から保護し、小さい電流が感知回路を流れるのを可
能にする。
FET32における電流の反転の前に、比較器82への
非反転入力は反転入力よりも低い電圧であシ、比較器8
2の出力は低レベルである。遅延回路85及びANDゲ
ート87を介してフリップ・フロップ86のリセット人
力洗接続されたこの低レベルはこのフリップ・フロップ
がリセットされるのを妨げ、従ってフライホイールFE
T32のゲートへの駆動を維持する。
非反転入力は反転入力よりも低い電圧であシ、比較器8
2の出力は低レベルである。遅延回路85及びANDゲ
ート87を介してフリップ・フロップ86のリセット人
力洗接続されたこの低レベルはこのフリップ・フロップ
がリセットされるのを妨げ、従ってフライホイールFE
T32のゲートへの駆動を維持する。
フライホイールFET52における電流が反転して矢印
工、の方向に電流が流れると、フライホイールFE T
32Kかかる電圧は極性を変化し、比較器82の出力
が高レベルになる。比較器82からの高レベル出力は遅
延回路85に接続される。
工、の方向に電流が流れると、フライホイールFE T
32Kかかる電圧は極性を変化し、比較器82の出力
が高レベルになる。比較器82からの高レベル出力は遅
延回路85に接続される。
その遅延回路の出力は出力電圧の大きさに比例する遅延
の後に高レベルになる。その遅延の理由は、フライホイ
ールFET32がターンオフされるとノード1の電圧が
■工、のレベルまで上昇するのを確実にするに十分なレ
ベルまで誘導子33における反転電流が上昇するのを可
能にするためである。誘導子33における反転電流が必
要なレベルに到達するに必要な時間はV の大きさ
に依OUT 存し、遅延回路85は誘導子33に生ずる反転電流のだ
めの必要な遅延期間を与える場合にこれを考慮している
。
の後に高レベルになる。その遅延の理由は、フライホイ
ールFET32がターンオフされるとノード1の電圧が
■工、のレベルまで上昇するのを確実にするに十分なレ
ベルまで誘導子33における反転電流が上昇するのを可
能にするためである。誘導子33における反転電流が必
要なレベルに到達するに必要な時間はV の大きさ
に依OUT 存し、遅延回路85は誘導子33に生ずる反転電流のだ
めの必要な遅延期間を与える場合にこれを考慮している
。
この遅延期間の後、遅延回路85の出力は高レベルにな
シ、この高レベルはANDゲート87の一方の入力とな
る。
シ、この高レベルはANDゲート87の一方の入力とな
る。
変換器30″の正規の動作中、遅延回路85の出力は、
制御回路からANDゲート87に論理的高レベルが結合
される前に、高レベルとなる。従って、正規の動作中、
制御回路はFET32がターンオフされる時を決定する
。しかし、電流制限モードの間は、制御回路が変換器の
入力から出力へ許されるエネルギより多くのエネルギを
結合しようとする時、制御回路からANDゲート87へ
の入力は遅延回路85の出力が高レベルになる前に高レ
ベルになる。従って、電流制限モードでは、比較器82
及び遅延回路85はフライホイールFET32のターン
オフのタイミングを制御する。
制御回路からANDゲート87に論理的高レベルが結合
される前に、高レベルとなる。従って、正規の動作中、
制御回路はFET32がターンオフされる時を決定する
。しかし、電流制限モードの間は、制御回路が変換器の
入力から出力へ許されるエネルギより多くのエネルギを
結合しようとする時、制御回路からANDゲート87へ
の入力は遅延回路85の出力が高レベルになる前に高レ
ベルになる。従って、電流制限モードでは、比較器82
及び遅延回路85はフライホイールFET32のターン
オフのタイミングを制御する。
制御回路からの信号又は遅延回路85の出力のどちらが
最初に論理的高レベルになっても、これら信号の両方゛
が゛高′、レベ′ルになると、ANDゲート87の出力
は高レベルになって7リツプ・フロップ86をリセット
し、ドライバ84からの駆動信号をフライホイールFE
T32から取り除く。
最初に論理的高レベルになっても、これら信号の両方゛
が゛高′、レベ′ルになると、ANDゲート87の出力
は高レベルになって7リツプ・フロップ86をリセット
し、ドライバ84からの駆動信号をフライホイールFE
T32から取り除く。
これはFET32をターンオフし、ノード1シておける
電圧をフライホイールFET32にかけさせる。
電圧をフライホイールFET32にかけさせる。
第8図に示された電流制限回路は、FET31と直列の
感知素子が必要ないという点で従来の電流制限のものに
比べて有利である。これは付加的な高電流搬送素子を必
要としなくするものであり、アース又は頁の導線に関し
て電流制限感知を可能にして制御回路を簡単にする。
感知素子が必要ないという点で従来の電流制限のものに
比べて有利である。これは付加的な高電流搬送素子を必
要としなくするものであり、アース又は頁の導線に関し
て電流制限感知を可能にして制御回路を簡単にする。
直列FET31のような直列回路を連続的な低インピー
ダンスのように見えさせるという降圧変換器の故障によ
って、その変換器の入力電圧を変換器出力に生じさせる
ことがある。この電圧の値はその変換器の出力に接続さ
れた装置の最大定格電圧を越えることがあるので、この
種の故障は変換器から下流にある多くの装置を破壊し、
元の故障の損害を複雑なものにすることがある。これが
起らないようにするために、種々の保護回路が利用され
ている。このような回路の1つにおいて変換器出力電圧
が感知され、そしてそれが成る選択された閾値を趨える
場合、その出力と並列に接続されたSCRがオンにゲー
トされ、その出力に低インピーダンスを与える。その直
列装置と直列にフユーズが設けら”れ、SCRがターン
オンする時に生ずる電流のサージはそのフユーズを開き
、変換器から入力電力を除く。
ダンスのように見えさせるという降圧変換器の故障によ
って、その変換器の入力電圧を変換器出力に生じさせる
ことがある。この電圧の値はその変換器の出力に接続さ
れた装置の最大定格電圧を越えることがあるので、この
種の故障は変換器から下流にある多くの装置を破壊し、
元の故障の損害を複雑なものにすることがある。これが
起らないようにするために、種々の保護回路が利用され
ている。このような回路の1つにおいて変換器出力電圧
が感知され、そしてそれが成る選択された閾値を趨える
場合、その出力と並列に接続されたSCRがオンにゲー
トされ、その出力に低インピーダンスを与える。その直
列装置と直列にフユーズが設けら”れ、SCRがターン
オンする時に生ずる電流のサージはそのフユーズを開き
、変換器から入力電力を除く。
第9図において、第3a図のコンバータと同様の変換器
30″は新規な過電圧保護回路を含んでいる。この回路
は従来の装置におけるような出力を短絡するための付加
的な高電流装置を必要としない。第9図では、抵抗器9
1及び92より成る分圧器が変換器出力に接続される。
30″は新規な過電圧保護回路を含んでいる。この回路
は従来の装置におけるような出力を短絡するための付加
的な高電流装置を必要としない。第9図では、抵抗器9
1及び92より成る分圧器が変換器出力に接続される。
抵抗器91及び92の接続点における電圧は比較器94
の非反転入力に接続され、それの反転入力は基準電圧9
乙に接続される。変換器の出力電圧が閾値レベル以上に
上昇すると、比較器の非反転入力は基準電圧を越え、比
較器の出力は高レベルになる。その比較器94からの高
レベル出力はラッチ96をセットしてそのラッチの出力
を高レベルにする。そのラッチの出力はORゲート97
への1つの入力である。ランチ9乙の出力が高レベルに
なると、そのORゲートの出力も高レベルになりフライ
ホイールFET32をオンに保持する。変換器30”の
正規の動作中、ランチ96からORゲート97への入力
が論理的低レベルのままである時、F’ET32に対す
る制御信号が制御回路からそのORゲートを介して与え
られる。
の非反転入力に接続され、それの反転入力は基準電圧9
乙に接続される。変換器の出力電圧が閾値レベル以上に
上昇すると、比較器の非反転入力は基準電圧を越え、比
較器の出力は高レベルになる。その比較器94からの高
レベル出力はラッチ96をセットしてそのラッチの出力
を高レベルにする。そのラッチの出力はORゲート97
への1つの入力である。ランチ9乙の出力が高レベルに
なると、そのORゲートの出力も高レベルになりフライ
ホイールFET32をオンに保持する。変換器30”の
正規の動作中、ランチ96からORゲート97への入力
が論理的低レベルのままである時、F’ET32に対す
る制御信号が制御回路からそのORゲートを介して与え
られる。
過電圧状態が生じFET32がラッチ96によりオンに
保持されている場合、FET31がターンオンされると
、その結果性ずる電流サージ(電流がFET11及び3
2を流れる時)は変換器の入力においてFET31と直
列に接続されたフユーズ98を開く。ヒユーズ98を開
くことは変換器から入力電力を取り除くことになる。
保持されている場合、FET31がターンオンされると
、その結果性ずる電流サージ(電流がFET11及び3
2を流れる時)は変換器の入力においてFET31と直
列に接続されたフユーズ98を開く。ヒユーズ98を開
くことは変換器から入力電力を取り除くことになる。
第10a図及び第iob図を参照すると、前述の本発明
の種々の観点を含む降圧レギュレータ100は電力部分
101、制御回路102、FET駆動回路103.10
4、電流制限回路105、過電圧保護回路106、ノー
ド監視回路107、レギュレータのターンオン及びター
ンオフを制御するための入力回路108を含んでいる。
の種々の観点を含む降圧レギュレータ100は電力部分
101、制御回路102、FET駆動回路103.10
4、電流制限回路105、過電圧保護回路106、ノー
ド監視回路107、レギュレータのターンオン及びター
ンオフを制御するための入力回路108を含んでいる。
電力部分101には、直列スイッチFET111が直流
入力電圧v1N及びノード112の間に接続され、その
ノードにはフライホイールFET113及び誘導子11
4も接続される。誘導子114の他方の側はそのレギュ
レータの出力電圧端子V。UTに接続され、フライホイ
ール113の他方の側はアースに接続される。入力とア
ースの間に入力キャパシタ116が接続され、出力とア
ースの間に出力キャパシタ117が接続される。
入力電圧v1N及びノード112の間に接続され、その
ノードにはフライホイールFET113及び誘導子11
4も接続される。誘導子114の他方の側はそのレギュ
レータの出力電圧端子V。UTに接続され、フライホイ
ール113の他方の側はアースに接続される。入力とア
ースの間に入力キャパシタ116が接続され、出力とア
ースの間に出力キャパシタ117が接続される。
これらキャパシタは入力及び出力におけるリプルを減少
させるフィルタとなる。
させるフィルタとなる。
FET111及び113のターンオフの間ノード電圧を
保持するためのキャパシタ118がノード112に接続
される。前述のように、それら2つのFETの寄生容量
が十分に高い場合、キャパシタ118が省略されること
が多い。レギュレータ100の電力部分101は第3a
図の回路に関して前述したのと同様に動作する。
保持するためのキャパシタ118がノード112に接続
される。前述のように、それら2つのFETの寄生容量
が十分に高い場合、キャパシタ118が省略されること
が多い。レギュレータ100の電力部分101は第3a
図の回路に関して前述したのと同様に動作する。
FET111及び113を適当な時間にターンオン及び
ターンオフするためのゲート信号を与えるために、制御
回路102はキャパシタ121における電圧を利用して
、誘導子114を流れるピーク間電流をエミュレートす
る。制御回路102は第7図に示された制御回路と同様
に動作する。
ターンオフするためのゲート信号を与えるために、制御
回路102はキャパシタ121における電圧を利用して
、誘導子114を流れるピーク間電流をエミュレートす
る。制御回路102は第7図に示された制御回路と同様
に動作する。
制御回路102では、その回路のいくつかの素子は第1
0a図及び第10b図のレギュレータ回路の他の領域に
あるものとして示されている。
0a図及び第10b図のレギュレータ回路の他の領域に
あるものとして示されている。
制御回路の説明を続けるに当シ、直列FET111が導
通している時から始めると、制御回路102におけるキ
ャパシタ121で電圧が上昇する。
通している時から始めると、制御回路102におけるキ
ャパシタ121で電圧が上昇する。
キャパシタ121における電圧を上昇させる充電電流は
電源122から与えられる。その電源は回路の電力部分
の入力電圧と出力電圧との差に比例する電流を発生する
。キャパシタ121が充電している間、スイッチ123
がANDゲート126小らの論理的高レベルの出力12
4によって閉成される。
電源122から与えられる。その電源は回路の電力部分
の入力電圧と出力電圧との差に比例する電流を発生する
。キャパシタ121が充電している間、スイッチ123
がANDゲート126小らの論理的高レベルの出力12
4によって閉成される。
キャパシタ121が充電している間、比較器127はそ
のキャパシタ電圧の一部分を基準電圧と比較する。基準
電圧は比較器127の非反転入力に接続される。キャパ
シタ電圧は抵抗器128.129.131を含む分圧器
によって分割される。
のキャパシタ電圧の一部分を基準電圧と比較する。基準
電圧は比較器127の非反転入力に接続される。キャパ
シタ電圧は抵抗器128.129.131を含む分圧器
によって分割される。
キャパシタ121が充電しつつある時、その分割電圧は
比較器127に接続された基準電圧よりも低く、比較器
127の非反転出力162は論理的高レベルにある。こ
の論理的高レベルは抵抗器133を介してトランジスタ
164に接続され、そのトランジスタはターンオンされ
、キャパシタ121に接続された分圧器における抵抗器
131を短絡する。この結果、充電サイクル中低い電圧
が比較器127の反転入力に与えられる。その後、放電
サイクルの間トランジスタ134がターンオフされる時
、分圧器から比較器127の反転入力に与えられる電圧
は基準電圧よりも高く、キャパシタ121が放電される
に従って降下する。
比較器127に接続された基準電圧よりも低く、比較器
127の非反転出力162は論理的高レベルにある。こ
の論理的高レベルは抵抗器133を介してトランジスタ
164に接続され、そのトランジスタはターンオンされ
、キャパシタ121に接続された分圧器における抵抗器
131を短絡する。この結果、充電サイクル中低い電圧
が比較器127の反転入力に与えられる。その後、放電
サイクルの間トランジスタ134がターンオフされる時
、分圧器から比較器127の反転入力に与えられる電圧
は基準電圧よりも高く、キャパシタ121が放電される
に従って降下する。
比較器127の出力132はANDゲート126への1
つの入力としても接続され、そのANDゲートはスイッ
チ123を制御する。従って、比較器121が充電しつ
つある間、後述のノード監視回路から適当な高レベル出
力が得られる時、ANDゲート126は論理的高レベル
出力124を発生するのを可能にする。
つの入力としても接続され、そのANDゲートはスイッ
チ123を制御する。従って、比較器121が充電しつ
つある間、後述のノード監視回路から適当な高レベル出
力が得られる時、ANDゲート126は論理的高レベル
出力124を発生するのを可能にする。
直列FET111が導通している間、負のゲート信号が
そのFETに与えられなければならない。
そのFETに与えられなければならない。
これを達成するために、FET駆動回路103における
ANDゲート137への3つの入力は論理的高レベルで
なければならない。ANDゲート137への第1人力は
比較器127の非反転出力132から供給される。この
比較器の出力は、キャパシタ121の充電及び直列FE
T111の導通の間、論理的高レベルである。ANDゲ
ート137への第2人力は1つの反転入力を持ったAN
Dゲート138から供給される。そのANDゲートの出
力は、レギュレータがターンオンされそして電流制限モ
ードで動作していない時、いつも高レベルとなる。AN
Dゲート137への第3人力は駆動回路103における
ORゲート139の出力である。ORゲート139は遅
延回路141を介して比較器127の非反転出力に一方
の入力を接続される。スタートの期間中、遅延キャパシ
タ141が充電又は放電されるので、遅延回路141は
ORゲート139へ1つの入力を与え、そのORゲート
への他方の入力に信号が存在しない場合でもFET駆動
の動作を始めるためにORゲート139へ入力を与える
。
ANDゲート137への3つの入力は論理的高レベルで
なければならない。ANDゲート137への第1人力は
比較器127の非反転出力132から供給される。この
比較器の出力は、キャパシタ121の充電及び直列FE
T111の導通の間、論理的高レベルである。ANDゲ
ート137への第2人力は1つの反転入力を持ったAN
Dゲート138から供給される。そのANDゲートの出
力は、レギュレータがターンオンされそして電流制限モ
ードで動作していない時、いつも高レベルとなる。AN
Dゲート137への第3人力は駆動回路103における
ORゲート139の出力である。ORゲート139は遅
延回路141を介して比較器127の非反転出力に一方
の入力を接続される。スタートの期間中、遅延キャパシ
タ141が充電又は放電されるので、遅延回路141は
ORゲート139へ1つの入力を与え、そのORゲート
への他方の入力に信号が存在しない場合でもFET駆動
の動作を始めるためにORゲート139へ入力を与える
。
ORゲート139へのもう1つの入力はノード監視回路
107における比較器142からのものである。比較器
142の非反転出力143はORゲート139の第2人
力及びANDゲート126への第2人力の両方に与えら
れる。従って、レギュレータ100の正規の動作中、直
列FET111は導通し、制御回路におけるキャパシタ
121は充電するので、比較器142の出力143は論
理的高レベルでなければならない。ANDゲート126
への他の論理的高レベル入力と共にこの論理的高レベル
はANDゲート126の論理的高レベル出力124を与
え、電流122が制御回路におけるキャパシタ121を
充電するようスイッチ123を閉成する。比較器142
の非反転出力143はORゲート1390入力に論理的
高レベルを発生する。そのORゲート139はANDゲ
ート137への他の2つの論理的高レベル入力と共にA
NDゲート137の出力において論理的高レベルを発生
させる。ANDゲート137の出力におけるこの論理的
高レベルは反転ドライバ144に与えられる。従って、
ドライバ144の出力は論理的低レベルとなシ、直列F
ET111をオンにする。
107における比較器142からのものである。比較器
142の非反転出力143はORゲート139の第2人
力及びANDゲート126への第2人力の両方に与えら
れる。従って、レギュレータ100の正規の動作中、直
列FET111は導通し、制御回路におけるキャパシタ
121は充電するので、比較器142の出力143は論
理的高レベルでなければならない。ANDゲート126
への他の論理的高レベル入力と共にこの論理的高レベル
はANDゲート126の論理的高レベル出力124を与
え、電流122が制御回路におけるキャパシタ121を
充電するようスイッチ123を閉成する。比較器142
の非反転出力143はORゲート1390入力に論理的
高レベルを発生する。そのORゲート139はANDゲ
ート137への他の2つの論理的高レベル入力と共にA
NDゲート137の出力において論理的高レベルを発生
させる。ANDゲート137の出力におけるこの論理的
高レベルは反転ドライバ144に与えられる。従って、
ドライバ144の出力は論理的低レベルとなシ、直列F
ET111をオンにする。
ノード監視回路107の機能は、レギュレータの電力部
分内のノード112における電圧がFET111,11
3の各々を必要な時にターンオンさせるための適当なレ
ベルに達することを確実にすることである。換言すれば
、制御回路102は一方のPETをターンオンし且つ他
方のFETのターンオンを可能にするけれども、第2の
FETは、ノード112における電圧が適当なレベルに
なったことをノード監視回路107が表示するまで、タ
ーンオンされない。
分内のノード112における電圧がFET111,11
3の各々を必要な時にターンオンさせるための適当なレ
ベルに達することを確実にすることである。換言すれば
、制御回路102は一方のPETをターンオンし且つ他
方のFETのターンオンを可能にするけれども、第2の
FETは、ノード112における電圧が適当なレベルに
なったことをノード監視回路107が表示するまで、タ
ーンオンされない。
回路107はノード電圧を分割する抵抗器146.14
7で形成された分圧器を含んでいる。それら抵抗の間の
接続点148における分割されたノード電圧は比較器1
42の非反転入力に接続される。反転入力は基準電圧に
接続される。比較器142は成る量のヒステリレスを含
むので、比較器の出力はノード112の電圧がほぼ入力
電圧の値に達した時及びノード112の電圧がほぼゼロ
に達した時に状態を変化する。
7で形成された分圧器を含んでいる。それら抵抗の間の
接続点148における分割されたノード電圧は比較器1
42の非反転入力に接続される。反転入力は基準電圧に
接続される。比較器142は成る量のヒステリレスを含
むので、比較器の出力はノード112の電圧がほぼ入力
電圧の値に達した時及びノード112の電圧がほぼゼロ
に達した時に状態を変化する。
直列F’ET111がターンオンする前置、誘導子11
4における電流反転によりノード112における電圧が
上昇する。このノード電圧が入力電圧のレベルまで上昇
した時、比較器142はその非反転出力143が論理的
高レベルになることによって状態を変化する。それは直
列FET111の導通の間はそのままである。比較器1
42の出力はノード112における電圧がゼロに落ちる
まで変化しない。それは直列FET111がターンオフ
してしまうまで生じない。
4における電流反転によりノード112における電圧が
上昇する。このノード電圧が入力電圧のレベルまで上昇
した時、比較器142はその非反転出力143が論理的
高レベルになることによって状態を変化する。それは直
列FET111の導通の間はそのままである。比較器1
42の出力はノード112における電圧がゼロに落ちる
まで変化しない。それは直列FET111がターンオフ
してしまうまで生じない。
従って、直列FET111の導通の間、比較器142の
非反転出力143は論理的高レベルのままであるので、
ANDゲート137への3つの入力すべてが論理的高レ
ベルとなりFET111へ適当なゲート信号を発生し、
それをターンオンさせたままにする。ヒステリシスを持
った比較器142は2つの比較器によって置換可能であ
る。その場合、1つの比較器はノード112の電圧を高
い基準電圧と比較し、もう1つの比較器はそのノードの
電圧を低い基準電圧と比較する。
非反転出力143は論理的高レベルのままであるので、
ANDゲート137への3つの入力すべてが論理的高レ
ベルとなりFET111へ適当なゲート信号を発生し、
それをターンオンさせたままにする。ヒステリシスを持
った比較器142は2つの比較器によって置換可能であ
る。その場合、1つの比較器はノード112の電圧を高
い基準電圧と比較し、もう1つの比較器はそのノードの
電圧を低い基準電圧と比較する。
制御回路102におけるキャパシタ121が充電しつつ
ある間、トランジスタ151を通るそのキャパシタのた
めの放電路は開いている。これを確実にするために、ト
ランジスタ151と直列のスイッチ152がANDゲー
ト153からの論胛的低レベル出力によって開かれる。
ある間、トランジスタ151を通るそのキャパシタのた
めの放電路は開いている。これを確実にするために、ト
ランジスタ151と直列のスイッチ152がANDゲー
ト153からの論胛的低レベル出力によって開かれる。
キャパシタ121の充電中、比較器1270反転出力1
54から与えられたANDゲート153の1つの入力は
論理的低レベルのままである。更に、FET111によ
る導通の間、ノード監視回路107は比較器1420反
転出力156において論理的低レベルを発生する。この
比較器の出力はANDゲート153へのもう1つの入力
となる。従って、比較器127及び142の両方ともA
NDゲート153の出力が論理的高レベルになり、スイ
ッチ152を閉成してキャパシタ121を放電する前に
状態を変化しなければならない。
54から与えられたANDゲート153の1つの入力は
論理的低レベルのままである。更に、FET111によ
る導通の間、ノード監視回路107は比較器1420反
転出力156において論理的低レベルを発生する。この
比較器の出力はANDゲート153へのもう1つの入力
となる。従って、比較器127及び142の両方ともA
NDゲート153の出力が論理的高レベルになり、スイ
ッチ152を閉成してキャパシタ121を放電する前に
状態を変化しなければならない。
制御回路102のキャパシタ121における電圧が誘導
子114を流れる所望のピーク間電流を表わすレベルに
達すると、比較器127の反転入力における電圧はその
比較器への基準入力のレベルに達し、比較器出力132
,154は状態を変化する。
子114を流れる所望のピーク間電流を表わすレベルに
達すると、比較器127の反転入力における電圧はその
比較器への基準入力のレベルに達し、比較器出力132
,154は状態を変化する。
比較器の非反転出力162は低レベルとなるので、AN
Dゲート126の出力は低レベルとなってスイッチ12
3を開き、キャパシタ121への充電電流の流れを停止
させる。比較器127からの低レベル出力132はAN
Dゲート137の出力を低レベルにさせて反転ドライバ
144の出力ヲ高レベルKL、直列FET111をター
ンオフする。
Dゲート126の出力は低レベルとなってスイッチ12
3を開き、キャパシタ121への充電電流の流れを停止
させる。比較器127からの低レベル出力132はAN
Dゲート137の出力を低レベルにさせて反転ドライバ
144の出力ヲ高レベルKL、直列FET111をター
ンオフする。
比較器127の反転出力154は高レベルになってAN
Dゲート153へ論理的高レベル入力を与え、キャパシ
タ121のための放電回路を動作可能にする。比較器1
27の反転出力154はフライホイールFET113の
ためのドライバ回路104におけるANDゲート157
への一方の入力としても与えられる。ANDゲート15
7への第2の入力はターンオン制御線171から与えら
れ、レギュレータがオンである時にはいつも高レベルで
ある。ANDゲート157への第3の入力は比較器12
7の反転出力の論理的高レベル状態により付勢され、比
較器142の反転出力156からのものである。この出
力は電力部分におけるノード112がほぼゼロに達する
まで低レベルのままであるので、ANDゲート157の
出力は、付勢されているけれども、ノード監視回路10
7がノード112におけるほぼゼロの電圧状態を検出す
るまで論理的高レベルにはならない。
Dゲート153へ論理的高レベル入力を与え、キャパシ
タ121のための放電回路を動作可能にする。比較器1
27の反転出力154はフライホイールFET113の
ためのドライバ回路104におけるANDゲート157
への一方の入力としても与えられる。ANDゲート15
7への第2の入力はターンオン制御線171から与えら
れ、レギュレータがオンである時にはいつも高レベルで
ある。ANDゲート157への第3の入力は比較器12
7の反転出力の論理的高レベル状態により付勢され、比
較器142の反転出力156からのものである。この出
力は電力部分におけるノード112がほぼゼロに達する
まで低レベルのままであるので、ANDゲート157の
出力は、付勢されているけれども、ノード監視回路10
7がノード112におけるほぼゼロの電圧状態を検出す
るまで論理的高レベルにはならない。
両方のFETがターンオフする短かい期間及び制御回路
102におけるスイッチ123.152の両方がターン
オフする短かい期間があるので、誘導子114の電流及
びキャパシタ121の電圧は両方ともピークをまるめら
れ、平らにされる。
102におけるスイッチ123.152の両方がターン
オフする短かい期間があるので、誘導子114の電流及
びキャパシタ121の電圧は両方ともピークをまるめら
れ、平らにされる。
明らかとなるように、これは各装置のターンオフ時に生
ずるので、誘導子114の電流波形及びキャパシタ12
1の電圧波形は上部及び下部のピークを平らにされた三
角形となる。
ずるので、誘導子114の電流波形及びキャパシタ12
1の電圧波形は上部及び下部のピークを平らにされた三
角形となる。
直列FgT111がターンオフしそしてノード112に
おける電圧がゼロに落ちた後、ノード監視回路107に
おける比較器142への非反転入力は基準値より下に落
ち、比較器142の非反転出力143は低レベルになり
、反転出力156は高レベルになる。出力143におけ
る論理的低レベルはキャパシタ121を充電するための
スイッチ12′5を制御するANDゲート126に与え
られるが、ANDゲート126へのこの低レベル入力は
そのANDゲートのもう1つの入力が比較器127の前
の状態変化のために既に論理的低レベルであるのでこの
時は影響を与えない。同様に、比較器142の出力14
3によって論理的低レベルをANDゲート137へ(O
Rゲート139を介して)与えることはFET111の
ためのドライバ144に影響を与えない。それは比較器
127からANDゲート137への入力は予め低レベル
となっておシ、既にドライバを不作動にしているためで
ある。
おける電圧がゼロに落ちた後、ノード監視回路107に
おける比較器142への非反転入力は基準値より下に落
ち、比較器142の非反転出力143は低レベルになり
、反転出力156は高レベルになる。出力143におけ
る論理的低レベルはキャパシタ121を充電するための
スイッチ12′5を制御するANDゲート126に与え
られるが、ANDゲート126へのこの低レベル入力は
そのANDゲートのもう1つの入力が比較器127の前
の状態変化のために既に論理的低レベルであるのでこの
時は影響を与えない。同様に、比較器142の出力14
3によって論理的低レベルをANDゲート137へ(O
Rゲート139を介して)与えることはFET111の
ためのドライバ144に影響を与えない。それは比較器
127からANDゲート137への入力は予め低レベル
となっておシ、既にドライバを不作動にしているためで
ある。
比較器142の高レベル反転出力156は制御回路及び
電力回路に影響を与える。その出力156は制御回路1
02におけるANDゲート153への1つの入力である
。ANDゲート153へのもう1つの入力は比較器12
7の状態変化よυ高レベルになっている。従って、比較
器142からの出力156が高レベルとなると、AND
ゲート153の出力は高レベルとなってスイッチ152
を閉じ、トランジスタ151及び直列抵抗器161を介
してキャパシタ121を放電するのを可能にする。
電力回路に影響を与える。その出力156は制御回路1
02におけるANDゲート153への1つの入力である
。ANDゲート153へのもう1つの入力は比較器12
7の状態変化よυ高レベルになっている。従って、比較
器142からの出力156が高レベルとなると、AND
ゲート153の出力は高レベルとなってスイッチ152
を閉じ、トランジスタ151及び直列抵抗器161を介
してキャパシタ121を放電するのを可能にする。
第7図に関して前述したように、トランジスタ151の
コンダクタンスのレベルは基準電圧163に比較するそ
のレギュレータの出力電圧を所望のレベルに保持するよ
う増幅器162によって制御される。これを行うために
、基準電圧が抵抗器164を介して増幅器162の非反
転入力に与えられる。レギュレータ出力電圧は抵抗器1
66を介して増幅器1620反転入力に与えられる。フ
ィードバック・キャパシタ167及び抵抗器168は増
幅器162に対する安定したフィードバック・ループを
与える。
コンダクタンスのレベルは基準電圧163に比較するそ
のレギュレータの出力電圧を所望のレベルに保持するよ
う増幅器162によって制御される。これを行うために
、基準電圧が抵抗器164を介して増幅器162の非反
転入力に与えられる。レギュレータ出力電圧は抵抗器1
66を介して増幅器1620反転入力に与えられる。フ
ィードバック・キャパシタ167及び抵抗器168は増
幅器162に対する安定したフィードバック・ループを
与える。
キャパシタ121のための放電回路はレギュレータがタ
ーンオンする時動作する6ソフト・スタート”Do路を
含むものである。レギュレータ100のターンオフの間
、入力制御線171は、後ニ詳述するように、論理的高
レベルになる。この論理的高レベルはインバータ172
に与えられる。
ーンオンする時動作する6ソフト・スタート”Do路を
含むものである。レギュレータ100のターンオフの間
、入力制御線171は、後ニ詳述するように、論理的高
レベルになる。この論理的高レベルはインバータ172
に与えられる。
このインバータの出力は抵抗器170を介してトランジ
スタ176のペースに接続される。このトランジスタは
増幅器162の非反転入力を短絡する。このトランジス
タ173はキャパシタ174と共働して制御回路のだめ
の”ソフト・スタート″を与えるように働く。レギュレ
ータがターンオンすると、トランジスタ173がターン
オフし、キャパシタ174が電圧基準回路163によっ
て充電されるが、レギュレータのターンオンのIIMK
スぐに全基準電圧が増幅器への基準入力に現われるので
はない。これはレギュレータのスタート期間の間キャパ
シタ121に対する放電期間を増加させるという効果を
有する。これはレギュレータがターンオンの際に更にゆ
っくりとその正規の動作レベルに達するのを可能にする
。
スタ176のペースに接続される。このトランジスタは
増幅器162の非反転入力を短絡する。このトランジス
タ173はキャパシタ174と共働して制御回路のだめ
の”ソフト・スタート″を与えるように働く。レギュレ
ータがターンオンすると、トランジスタ173がターン
オフし、キャパシタ174が電圧基準回路163によっ
て充電されるが、レギュレータのターンオンのIIMK
スぐに全基準電圧が増幅器への基準入力に現われるので
はない。これはレギュレータのスタート期間の間キャパ
シタ121に対する放電期間を増加させるという効果を
有する。これはレギュレータがターンオンの際に更にゆ
っくりとその正規の動作レベルに達するのを可能にする
。
比較器142の反転出力156に2ける論理的高レベル
の影響の説明に戻ると、この論理的高レベルは制御キャ
パシタの放電を可能にするために制御回路102におけ
るANDゲートに与えられるのみならず、ドライバ回路
104におけるANDゲート157にも(ORゲート1
76を介して)与えられる。ANDゲート157へのこ
の論理的高レベルの入力の結果、そのANDゲートの3
つの入力すべてが高レベルとなりそしてANDゲート1
57の高レベル出力がORゲート177を介してドライ
バ回路178に与えられる。その回路17日の出力は高
レベルになるとフライホイールFET113をターンオ
ンする。従って、フライホイールFET113はノード
112がほぼゼロ・ボルトのレベルに達するような時間
までターンオンせず、その結果そのFETのターンオン
中の切換え損失をほぼゼロにする。
の影響の説明に戻ると、この論理的高レベルは制御キャ
パシタの放電を可能にするために制御回路102におけ
るANDゲートに与えられるのみならず、ドライバ回路
104におけるANDゲート157にも(ORゲート1
76を介して)与えられる。ANDゲート157へのこ
の論理的高レベルの入力の結果、そのANDゲートの3
つの入力すべてが高レベルとなりそしてANDゲート1
57の高レベル出力がORゲート177を介してドライ
バ回路178に与えられる。その回路17日の出力は高
レベルになるとフライホイールFET113をターンオ
ンする。従って、フライホイールFET113はノード
112がほぼゼロ・ボルトのレベルに達するような時間
までターンオンせず、その結果そのFETのターンオン
中の切換え損失をほぼゼロにする。
比較器142の出力156から論理的高レベルが与えら
れるORゲート176は動作開始のだめの遅延回路17
9の接続を可能にするために設けられる。遅延回路17
9は前述の遅延回路141と同様に機能する。
れるORゲート176は動作開始のだめの遅延回路17
9の接続を可能にするために設けられる。遅延回路17
9は前述の遅延回路141と同様に機能する。
比較器142からのターンオン信号が与えられるORゲ
ート177はフライホイールFET116が電流制限回
路105又は過電圧保護回路106によって駆動される
のを可能にするために設けられる。
ート177はフライホイールFET116が電流制限回
路105又は過電圧保護回路106によって駆動される
のを可能にするために設けられる。
キャパシタ121がそのピーク値まで充電された時に比
較器127が状態を変化することによってその比較器の
非反転出力132が低レベル洸なると、これはキャパシ
タ121に接続された分圧器における抵抗器131と並
列に接続されたトランジスタ134をターンオフする。
較器127が状態を変化することによってその比較器の
非反転出力132が低レベル洸なると、これはキャパシ
タ121に接続された分圧器における抵抗器131と並
列に接続されたトランジスタ134をターンオフする。
第7図と関連して前述したように、これは抵抗器128
,129の接続点の電圧を上昇するので、キャパシタ1
21がその放電サイクル中に放電する時、比較器127
への反転入力における電圧は基準電圧の値に向けて降下
する。これが生ずると、比較器127への反転入力にお
ける電圧は基準電圧の値に達しそして比較器127の出
力は非反転出力132が高レベルになること及び反転出
力154が低レベルになることによって再び状態を変化
する。
,129の接続点の電圧を上昇するので、キャパシタ1
21がその放電サイクル中に放電する時、比較器127
への反転入力における電圧は基準電圧の値に向けて降下
する。これが生ずると、比較器127への反転入力にお
ける電圧は基準電圧の値に達しそして比較器127の出
力は非反転出力132が高レベルになること及び反転出
力154が低レベルになることによって再び状態を変化
する。
比較器127の出力154における論理的低レベルはス
イッチ152を開き、キャパシタ121の放電を終了さ
せ、又駆動回路104におけるANDゲート157の出
力を低レベルにしてフライホイールFET113のター
ンオフを生じさせる。
イッチ152を開き、キャパシタ121の放電を終了さ
せ、又駆動回路104におけるANDゲート157の出
力を低レベルにしてフライホイールFET113のター
ンオフを生じさせる。
比較器127の非反転出力132における論理的高レベ
ルはANDゲート126及び137に与えられてそれら
ゲートを付勢する。
ルはANDゲート126及び137に与えられてそれら
ゲートを付勢する。
ノード112における電圧がほぼレギュレータ100へ
の入力電圧の値に達すると、ノード監視回路における比
較器142は状態を変化する。比較器142が状態を変
化すると、その比較器の非反転出力143は高レベルと
なって既に付勢されているANDゲート126.137
に論理的高レベルを与えるので、スイッチ123は閉成
されて比較器121に対する充電サイクルを開始し、ド
ライバ144は作動されて直列FET111をターンオ
ンする。そこで上記の動作サイクルが繰返えされる。
の入力電圧の値に達すると、ノード監視回路における比
較器142は状態を変化する。比較器142が状態を変
化すると、その比較器の非反転出力143は高レベルと
なって既に付勢されているANDゲート126.137
に論理的高レベルを与えるので、スイッチ123は閉成
されて比較器121に対する充電サイクルを開始し、ド
ライバ144は作動されて直列FET111をターンオ
ンする。そこで上記の動作サイクルが繰返えされる。
過電圧保護回路106は抵抗器181.182より成る
抵抗性分圧器を含み、それら抵抗器の接続点は比較器1
83の非反転入力に接続される。
抵抗性分圧器を含み、それら抵抗器の接続点は比較器1
83の非反転入力に接続される。
レギュレータ出力電圧V に比較する比較器UT
183への非反転入力における電圧が基準電圧と比較さ
れる。レギュレータの出力電圧が基準値を越える場合、
比較器18乙の出力は高レベルになplこの論理的高レ
ベルがランチ185に与えられる。ランチ185の出力
は高レベルにラッチてれ、ORゲート184.177を
介してフライホイールFET113のためのドライバ1
78に与えられてそのFETをターンオンし、オンに保
持する。直列FET111及びフライホイールFET1
13を流れる継続した電流状態はそのレギュレータの電
力部101へのv工Nと直列に接続されたヒユーズ18
6を開く。ORゲート184の高レベル出力がFET
111のだめの駆動回路103におけるANDゲート1
38の反転入力に与えられてそのFETのゲート駆動を
解くけれども、これはFET111自体が短絡回路でも
あるので過電圧状態を自然には軽減しないことが多い。
れる。レギュレータの出力電圧が基準値を越える場合、
比較器18乙の出力は高レベルになplこの論理的高レ
ベルがランチ185に与えられる。ランチ185の出力
は高レベルにラッチてれ、ORゲート184.177を
介してフライホイールFET113のためのドライバ1
78に与えられてそのFETをターンオンし、オンに保
持する。直列FET111及びフライホイールFET1
13を流れる継続した電流状態はそのレギュレータの電
力部101へのv工Nと直列に接続されたヒユーズ18
6を開く。ORゲート184の高レベル出力がFET
111のだめの駆動回路103におけるANDゲート1
38の反転入力に与えられてそのFETのゲート駆動を
解くけれども、これはFET111自体が短絡回路でも
あるので過電圧状態を自然には軽減しないことが多い。
電流制限回路105はフライホイールFET 113に
おける電流が成る指定された値以下に落ちる(即ち、コ
イル114及びフライホイールFETを通る逆方向電流
が指定された値を越える)までそのFETのターンオフ
を防ぐよう(て働く。FET113における電流がゼロ
になった時が比較器191によって決定される。比較器
191はFET113にかかる電圧を感知し、この電圧
がゼロとなって電流の反転を表わす時に比較器191の
出力は高レベルになる。比較器191のこの出力はAN
Dゲート192に与えられる。このANDゲートばFE
T113のだめのドライバ178への入力に接続された
第2人力を有する。ドライ、<178の入力からAND
ゲート192への入力はFET113がターンオンする
時に高レベルとなる。従って、ノード112における電
圧がアースより高くそしてFET113がターンオンす
る時、ANDゲート192の出力は高レベルとなる。A
NDゲート192の出力は抵抗器193を介してスイッ
チ194に与えられ、そのANDゲートの出力が高レベ
ルとなる時にスイッチ194は閉じる。スイッチ194
が閉じる時、電線195はキャパシタ196を充電する
のを許される。電線195により与えられた電流は出力
電圧V。UTのレベルに比例する。
おける電流が成る指定された値以下に落ちる(即ち、コ
イル114及びフライホイールFETを通る逆方向電流
が指定された値を越える)までそのFETのターンオフ
を防ぐよう(て働く。FET113における電流がゼロ
になった時が比較器191によって決定される。比較器
191はFET113にかかる電圧を感知し、この電圧
がゼロとなって電流の反転を表わす時に比較器191の
出力は高レベルになる。比較器191のこの出力はAN
Dゲート192に与えられる。このANDゲートばFE
T113のだめのドライバ178への入力に接続された
第2人力を有する。ドライ、<178の入力からAND
ゲート192への入力はFET113がターンオンする
時に高レベルとなる。従って、ノード112における電
圧がアースより高くそしてFET113がターンオンす
る時、ANDゲート192の出力は高レベルとなる。A
NDゲート192の出力は抵抗器193を介してスイッ
チ194に与えられ、そのANDゲートの出力が高レベ
ルとなる時にスイッチ194は閉じる。スイッチ194
が閉じる時、電線195はキャパシタ196を充電する
のを許される。電線195により与えられた電流は出力
電圧V。UTのレベルに比例する。
キャパシタ196における電圧のレベルは比較器197
の反転入力に与える。その比較器の非反転入力は基準電
圧に接続される。キャパシタ196における電圧が基準
電圧を越えると、比較器197の出力は論理的低レベル
になる。この比較器197の低レベルはANDゲート1
98の1つの入力であシ、それのもう1つの入力はFE
Tドライバ178の入力に接続される。従って、FET
113がターンオンし、且つ電流制限回路105におけ
るキャパシタ196が十分に充電した後、ANDゲート
198の出力は低レベルになり、ORゲート184の出
力は低レベルになる。これはORゲート177への入力
の1つを低レベルにし、そして他の入力(制御回路10
2からの入力)が低レベルになると、これはドライバ1
78を減勢しFET113をターンオフする。
の反転入力に与える。その比較器の非反転入力は基準電
圧に接続される。キャパシタ196における電圧が基準
電圧を越えると、比較器197の出力は論理的低レベル
になる。この比較器197の低レベルはANDゲート1
98の1つの入力であシ、それのもう1つの入力はFE
Tドライバ178の入力に接続される。従って、FET
113がターンオンし、且つ電流制限回路105におけ
るキャパシタ196が十分に充電した後、ANDゲート
198の出力は低レベルになり、ORゲート184の出
力は低レベルになる。これはORゲート177への入力
の1つを低レベルにし、そして他の入力(制御回路10
2からの入力)が低レベルになると、これはドライバ1
78を減勢しFET113をターンオフする。
電源195の電流がキャパシタ196を充電することに
よって生じたフライホイールFETM13のターンオフ
の遅れはそのフライホイールFETにおける電流が増加
する期間を与える。電流制限回路105におけるキャパ
シタ196を充電する電流はV に比例するので、
ターンオフ時UT にフライホイールFET115に流れる電流(誘導子1
14を流れる逆電流)は■ の実際のUT 値に関係のない成る指定された値を電流制限動作の間有
するであろう。これはフライホイールFET113がタ
ーンオフする時誘導子に十分なエネルギがあって、その
後直列FET111の損失のないターンオンを可能にす
るためにノード112における電圧をvlNのレベルに
まですることを保証する。
よって生じたフライホイールFETM13のターンオフ
の遅れはそのフライホイールFETにおける電流が増加
する期間を与える。電流制限回路105におけるキャパ
シタ196を充電する電流はV に比例するので、
ターンオフ時UT にフライホイールFET115に流れる電流(誘導子1
14を流れる逆電流)は■ の実際のUT 値に関係のない成る指定された値を電流制限動作の間有
するであろう。これはフライホイールFET113がタ
ーンオフする時誘導子に十分なエネルギがあって、その
後直列FET111の損失のないターンオンを可能にす
るためにノード112における電圧をvlNのレベルに
まですることを保証する。
その回路が電流制限モードで動作してない場合、ORゲ
ート184からORゲート177への入力はFET11
3を流れる適当な逆電流があることを、そのFET 1
13をターンオフすることなく、電流制限回路105が
決定する時低レベルになる。
ート184からORゲート177への入力はFET11
3を流れる適当な逆電流があることを、そのFET 1
13をターンオフすることなく、電流制限回路105が
決定する時低レベルになる。
これは、制御回路102から発生されたORゲート17
7へのもう1つの入力が高レベルのままであって、ドラ
イバ178がFET113をターンオンしたまま保持す
るようORゲート177の高レベル出力を発生するため
である。
7へのもう1つの入力が高レベルのままであって、ドラ
イバ178がFET113をターンオンしたまま保持す
るようORゲート177の高レベル出力を発生するため
である。
電流制限モードにおいて、フライホイールFET113
をオンに保持する時、直列FET111 、のターン
オンは阻止される。これを行うために、電流制限モード
の間論理的高レベルにあるORゲ−4184の出力はド
ライバ回路103におけるANDゲートの反転入力に接
続される。これはANDゲート138の出力を低レベル
にさせ、FET111のためのドライバ144を制御す
るANDゲート137への入力の1つにおいて低レベル
信号を発生する。従って、直列FET111に対する駆
動信号は電流制限モードの関与えられない。
をオンに保持する時、直列FET111 、のターン
オンは阻止される。これを行うために、電流制限モード
の間論理的高レベルにあるORゲ−4184の出力はド
ライバ回路103におけるANDゲートの反転入力に接
続される。これはANDゲート138の出力を低レベル
にさせ、FET111のためのドライバ144を制御す
るANDゲート137への入力の1つにおいて低レベル
信号を発生する。従って、直列FET111に対する駆
動信号は電流制限モードの関与えられない。
前述のように、ORゲート184への他の入力が高レベ
ルである渦電流状態ではこのような駆動信号は与えられ
ない。
ルである渦電流状態ではこのような駆動信号は与えられ
ない。
電流制限回路105をリセットするために、直列FET
111がターンオンする(F’ETドライバ回路103
におけるANDゲート137の出力に論理的高レベル信
号が現われたことを意味する)時にいつも、この論理的
高レベルは電流制限回路におけるキャパシタ196と並
列に接続されたトランジスタ1°99のベースに抵抗器
201を介して与えられ、そのトランジスタ199をオ
ンにする。そのトランジスタ199のターンオンはキャ
パシタ196を放電する。
111がターンオンする(F’ETドライバ回路103
におけるANDゲート137の出力に論理的高レベル信
号が現われたことを意味する)時にいつも、この論理的
高レベルは電流制限回路におけるキャパシタ196と並
列に接続されたトランジスタ1°99のベースに抵抗器
201を介して与えられ、そのトランジスタ199をオ
ンにする。そのトランジスタ199のターンオンはキャ
パシタ196を放電する。
入力回路108では、ANDゲート202の出力線17
1はレギュレータ100のためのターンオン制御線とし
て働く。その出力線171はレギュレータ100がター
ンオンする時高レベルとなる。ANDゲート202への
1つの入力は、例えば電流オン・スイッチが作動される
時に高レベルとなるオン・オフ(ONloFF)線であ
る。ANDゲー!−202への他の2つの入力はレギュ
レータ100を作動するためには高レベルでなければな
らない。これらの1つは入力電圧が所望の閾値以上であ
ることを保証し、もう1つはFETの温度が臨界レベル
以下であることを保証する。
1はレギュレータ100のためのターンオン制御線とし
て働く。その出力線171はレギュレータ100がター
ンオンする時高レベルとなる。ANDゲート202への
1つの入力は、例えば電流オン・スイッチが作動される
時に高レベルとなるオン・オフ(ONloFF)線であ
る。ANDゲー!−202への他の2つの入力はレギュ
レータ100を作動するためには高レベルでなければな
らない。これらの1つは入力電圧が所望の閾値以上であ
ることを保証し、もう1つはFETの温度が臨界レベル
以下であることを保証する。
レギュレータ100の回路108では、そのレギュレー
タへの入力電圧v工Nは抵抗器203.204より成る
抵抗性分圧器によって分圧される。
タへの入力電圧v工Nは抵抗器203.204より成る
抵抗性分圧器によって分圧される。
その分圧された電圧は比較器206によって基準電圧に
比較される。この比較器は成る量のヒステリシスを含む
か或いはラッチと関連して使用可能であシ、その比較器
の出力は通常は高レベルであるが、レギュレータへの入
力電圧が低すぎると低レベルになる。比較器206の出
力はANDゲート202への1つの入力である。
比較される。この比較器は成る量のヒステリシスを含む
か或いはラッチと関連して使用可能であシ、その比較器
の出力は通常は高レベルであるが、レギュレータへの入
力電圧が低すぎると低レベルになる。比較器206の出
力はANDゲート202への1つの入力である。
ANDゲート202への第3人力を発生する熱式遮断回
路は比較器207を含み、その比較器の反転入力は基準
電圧とアースとの間に接続された抵抗器208,209
より成る抵抗性分圧器に接続される。同じ基準電圧が抵
抗器211及びダイオード212を介してアースに接続
される。ダイオード212は物理的には電力FET11
1及び113の近くに置かれる。そのダイオードの特性
は温度が上るKつれてそのダイオードKかかる電圧が減
少するというものである。ダイオード212の温度が十
分に増大しそしてその電圧が十分に減少する場合、比較
器207の非反転入力に接続されたそのダイオードにか
かる電圧はその比較器の反転入力に与えられた基準電圧
のレベル以下に落ちる。これが生ずると、通常高レベル
にある比較器207の出力は低レベルになシ、制御線1
71を低レベルにする。
路は比較器207を含み、その比較器の反転入力は基準
電圧とアースとの間に接続された抵抗器208,209
より成る抵抗性分圧器に接続される。同じ基準電圧が抵
抗器211及びダイオード212を介してアースに接続
される。ダイオード212は物理的には電力FET11
1及び113の近くに置かれる。そのダイオードの特性
は温度が上るKつれてそのダイオードKかかる電圧が減
少するというものである。ダイオード212の温度が十
分に増大しそしてその電圧が十分に減少する場合、比較
器207の非反転入力に接続されたそのダイオードにか
かる電圧はその比較器の反転入力に与えられた基準電圧
のレベル以下に落ちる。これが生ずると、通常高レベル
にある比較器207の出力は低レベルになシ、制御線1
71を低レベルにする。
第1図は本発明に従って直流−直流変換器を利用する電
源装置の概略図、第2a図乃至第2d図は従来の直流−
直流降圧変換器の回路図及び波形図、第3a図乃至第6
d図は本発明による直流−直流降圧変換器の回路図及び
波形図、第4a図乃至第4d図は本発明による直流−直
流昇圧変換器の回路図及び波形図、第5a図乃至第5d
図は本発明による直流−直流降圧・昇圧変換器の回路図
及び波形図、第6図は第3a図の変換器の概略図であっ
てピーク間電流制御回路の付加的素子を示す図、第7図
は第3a図の降圧変換器のためのピーク間電流制御回路
の回路図、第8図は電流制限回路を持った第3a図の降
圧変換器の概略図、第9図は出力過電圧保護回路を持っ
た第6a図のバック変換器の概略図、第10a及び第1
0b図はピーク間電流制御、電流制限、過電圧保護及び
他の制御機能を含む直流−直流降圧変換器の回路図であ
る。 10・・・・単一出力オフライン・スイッチ、12.1
3.14・・・・電流モジュール、30・・・・降圧変
換器、31・・・・直列スイッチFET、32・・・・
フライホイールPET、35・・・・誘導子、34・・
・・出力キャパシタ、36・・・・キャパシタ、37.
38・・・・駆動回路、40・・・・制御回路、41・
・・・キャパシタ、42・・・・充電回路、43・・・
・放電回路、44・・・・比較器。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション イで7!入 弁理士 @l rB >χ !
オ I 口 第20固 揉木該祈 第2b 8 夜来訪術 才2c図 べ禾践考 促来轄行 第3o 回 労30 口 第4b口 第40図 甘88 才9 日 3、f〜ノ
源装置の概略図、第2a図乃至第2d図は従来の直流−
直流降圧変換器の回路図及び波形図、第3a図乃至第6
d図は本発明による直流−直流降圧変換器の回路図及び
波形図、第4a図乃至第4d図は本発明による直流−直
流昇圧変換器の回路図及び波形図、第5a図乃至第5d
図は本発明による直流−直流降圧・昇圧変換器の回路図
及び波形図、第6図は第3a図の変換器の概略図であっ
てピーク間電流制御回路の付加的素子を示す図、第7図
は第3a図の降圧変換器のためのピーク間電流制御回路
の回路図、第8図は電流制限回路を持った第3a図の降
圧変換器の概略図、第9図は出力過電圧保護回路を持っ
た第6a図のバック変換器の概略図、第10a及び第1
0b図はピーク間電流制御、電流制限、過電圧保護及び
他の制御機能を含む直流−直流降圧変換器の回路図であ
る。 10・・・・単一出力オフライン・スイッチ、12.1
3.14・・・・電流モジュール、30・・・・降圧変
換器、31・・・・直列スイッチFET、32・・・・
フライホイールPET、35・・・・誘導子、34・・
・・出力キャパシタ、36・・・・キャパシタ、37.
38・・・・駆動回路、40・・・・制御回路、41・
・・・キャパシタ、42・・・・充電回路、43・・・
・放電回路、44・・・・比較器。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション イで7!入 弁理士 @l rB >χ !
オ I 口 第20固 揉木該祈 第2b 8 夜来訪術 才2c図 べ禾践考 促来轄行 第3o 回 労30 口 第4b口 第40図 甘88 才9 日 3、f〜ノ
Claims (1)
- 【特許請求の範囲】 第1制御信号に応答して第1極性の第1電圧を誘導子に
与えるための手段と、第2制御信号に応答して該第2極
性の第2電圧を該誘導子に与えるための手段とを含む装
置における誘導子を流れる電流を制御するための制御回
路であつて、 所定範囲の電圧に充電するよう動作可能なキャパシタと
、 第1付勢信号に応答して、該第1電圧に比例した第1極
性の電流でもつて該キャパシタの電圧を変えるための第
1手段と、 第2付勢信号に応答して該第2極性の電流でもつて該キ
ャパシタの電圧を変えるための第2手段と、 該キャパシタの電圧を監視し、該キャパシタの電圧が第
1レベルに達した時該第1付勢信号を該第1手段に与え
て該第1制御信号を発生させ、該キャパシタの電圧が第
2レベルに達した時該第2付勢信号を該第2手段に与え
て該第2制御信号を発生させるための手段と、 より成る誘導子電流制御回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/901,347 US4672303A (en) | 1986-08-28 | 1986-08-28 | Inductor current control circuit |
US901347 | 1986-08-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6359763A true JPS6359763A (ja) | 1988-03-15 |
JPH0697838B2 JPH0697838B2 (ja) | 1994-11-30 |
Family
ID=25413994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62126098A Expired - Lifetime JPH0697838B2 (ja) | 1986-08-28 | 1987-05-25 | インダクタ電流制御回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4672303A (ja) |
EP (1) | EP0257403B1 (ja) |
JP (1) | JPH0697838B2 (ja) |
CA (1) | CA1278339C (ja) |
DE (1) | DE3783684T2 (ja) |
Cited By (7)
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Publication number | Priority date | Publication date | Assignee | Title |
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