JPH0697838B2 - インダクタ電流制御回路 - Google Patents

インダクタ電流制御回路

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JPH0697838B2
JPH0697838B2 JP62126098A JP12609887A JPH0697838B2 JP H0697838 B2 JPH0697838 B2 JP H0697838B2 JP 62126098 A JP62126098 A JP 62126098A JP 12609887 A JP12609887 A JP 12609887A JP H0697838 B2 JPH0697838 B2 JP H0697838B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は電流制御回路に関するものであり、更に詳しく
いえば、インダクタに所望の電流を流すようインダクタ
に印加される電圧の切換えを制御するための制御回路に
関するものである。
B.従来技術 種々なタイプの電子回路において、インダクタに所望の
形式の電流を生じさせるためにそのインダクタに電圧が
印加される。例えば、テレビジョン回路におけるヨーク
・インダクタには鋸歯状走査電流が生ずる。もう１つの
例としては、オフライン・スイッチング式パワー・コン
バータの入力から出力へエネルギを転送するためにイン
ダクタ電流が変えられる。
更にもう１つの例として、以下で詳しく述べる直流対直
流降圧コンバータでは、コンバータ内のインダクタをれ
るピーク・ツー・ピーク電流が一定値に維持されるよう
に制御回路により制御される。この降圧コンバータで
は、コンバータはレギュレータとして働き、調整された
出力電圧を与えるように制御されなければならない。制
御回路は入力電圧及び負荷の変動に対してピーク・ツー
・ピーク・インダクタ電流を一定に維持するようにレギ
ュレータ内の直列FET及びフライホイールFETの両方をオ
ン及びオフにする。この場合、この一定のピーク・ツー
・ピーク・インダクタ電流の平均直流値は出力電圧を調
整するよう制御回路によって変更される。
C.発明が解決しようとする問題点 本発明は上記の降圧コンバータのような装置においてイ
ンダクタを流れる電流を制御するための制御回路を提供
することを目的とする。
D.問題点を解決するための手段 上記の目的は、インダクタを流れる電流の範囲に対応し
た電圧範囲にわたって充電されるように動作可能なキャ
パシタを含む制御回路を設けることにより達成される。
この制御回路の１つの形体では、インダクタを流れる電
流内の所望の変化を表わすレベルに制御回路内のキャパ
シタの電圧が上昇するまでインダクタの電流が第１の印
加電圧によって上昇し続けつつ制御回路内のキャパシタ
が充電される。そこで第１制御信号が制御回路によって
発生されて、（ａ）第２の電圧の印加によりインダクタ
の両端の電圧の極性を反転し且つ（ｂ）制御回路内のキ
ャパシタの放電を開始する。そこでキャパシタは特定の
電圧レベルまで放電され、その時点で第２の制御信号が
発生されてインダクタの両端の電圧の極性を再び変化さ
せ、そして制御回路内のキャパシタの充電を再び開始す
る。
この制御回路では、キャパシタの放電はインダクタに印
加される第２の電圧の値に依存して変更可能である。
上記の降圧コンバータでは、インダクタに印加される第
１の電圧は入力電圧と出力電圧との差であり、インダク
タに印加される第２の電圧は出力電圧である。この場
合、制御回路はコンバータ回路の出力電圧の調整を行
う。従って、制御回路は、コンバータ回路の順方向又は
逆方向電流のタイミングの制限及び動作の周波数の制限
を必要とすることなく、インダクタの電流に対するピー
ク・ツー・ピーク順方向電流制御のみならず出力電圧の
調整も行う。
F.実施例 まず第１図を参照すると、電源装置10は交流入力を単一
レベルの直流出力に変換する単一出力オフライン・スイ
ッチ11を含んでいる。そのオフライン・スイッチ11の出
力は多数の電力モジュール12、13、14等に接続される。
それら電力モジュールは種々の直流出力電圧を発生する
ための直流−直流コンバータである。直流出力１、２、
３のような必要とされる種々の直流出力を発生するに必
要なだけの多くのコンバータ12〜14が使用される。
次に第2a図乃至第2d図を参照すると、従来の電力モジュ
ール即ち直流−直流コンバータは第2a図の降圧コンバー
タ20を含む多くの形式を取っていた。第2a図において、
通常の降圧コンバータ20即ち電流逓昇電力コンバータは
直列スイッチとしてFET 21を、またフライホイール整
流器としてダイオード22を利用する。この標準的なコン
バータの正規の動作では、FET 21がオンにされると、
（入力電圧）−（出力電圧）がインダクタに加えられ
る。インダクタにこの電圧を与えることによってインダ
クタの電流が増加し、出力キャパシタ24と並列に接続さ
れた負荷に電流を与えながらそのキャパシタ24が充電さ
れる。
FET 21がオフにされると、FET 21、ダイオード22及び
インダクタ23の接続点であるノード１の電圧はダイオー
ド22が順方向バイアスされるまで降下する。次いで、FE
T 21が再びオンにされるまで電流がその大きさを減少
しながらダイオード22及びインダクタ23を流れる。そし
てこのサイクルが繰返えされる。
電流が流れ始め及び止るのに有限の時間を必要とするの
で、FET 21がオン及びオフにされる時切換え損失が生
ずる。FETがオンにされると、それを流れる電流はノー
ド１における電圧を上昇させ、FETにおける電流及び電
圧の瞬時積に等しいエネルギ消散をFETをオンにするの
に要する期間にわたって生ずる。同様に、FET 21がオ
フにされると、電圧と電流の同時存在によりかなりのエ
ネルギ消散を生ずる。過去においては、ダイオード22が
追加のFET（第3a図におけるFET 32に対して示されたよ
うな向きを有する）と置きかえられた。これはコンバー
タの効率を改良するものである。
前述のように、FETがオン及びオンになるタイミングは
２つのFETを使った構成では重要なものとなる。又、前
述のように、コンバータ内のリアクティブ成分を小さく
するためには、コンバータ20のような標準的なコンバー
タの動作周波数を増加させることが望ましい。しかし、
周波数を増加させる場合、切換え損失及び精確なタイミ
ングの問題の取扱いが更に困難になる。
第3a図を参照すると、本発明に従って構成された降圧コ
ンバータ30は直列スイッチFET 31及びフライホイールF
ET 32を含み、それらはノード１においてインダクタ33
の一方の端子と接続される。インダクタ33の出力には出
力キャパシタ34が設けられ、フライホイールFET 32と
並列にキャパシタ36が設けられる。FET 31及び32は内
部ダイオードを含む電力用MOSFETである。FET 31はｐ
−チャンネルMOSFETであり、FET 32はｎ−チャネルMOS
FETである。FET 31のソースはコンバータ入力であり、
FET 31のドレインはノード１に接続される。ノード１
はFET 32のドレイン及びインダクタ33の一方の端子に
接続される。FET 32のソースはアースに接続される。
それらFETのゲートは後述するように適当な制御回路に
接続される。
各FET 31、32は内部ダイオードを含み、FET 31の内部
ダイオードはノード１から入力へ電流を流すような極性
にされ、FET 32の内部ダイオードはアースからノード
１へ電流を流すような極性にされている。各FETは寄生
容量を含み、電源入力が低インピーダンスであるため、
FET 31、32の容量はノード１とアースとの間で効果的
に並列に接続される。多くの場合、FETの寄生容量はそ
れらFETの各々のターンオフの間ノード１における電圧
を維持するに十分に大きいので、物理的キャパシタ36は
必要でない。第3a図のコンバータに関する以下の説明で
は、キャパシタ36は省略する。
コンバータ30内のインダクタ33は、正規の各動作サイク
ル（FET 31のターンオン及びターンオフの各サイク
ル）の間にインダクタ電流の極性が反転するようなイン
ダクタンス値に選択される。インダクタ電流の反転を確
実にするためには、インダクタンス値の選択のみなら
ず、出力電圧の大きさに関して大き過ぎないインダクタ
順方向ピーク電流によるコンバータの動作と、FET 31
に対する適当に長いオフ時間の付与とを必要とする。電
流の反転を確実にするために、出力電圧はインダクタ33
のインダクタンスとピーク・インダクタ電流（FET 31
がオフにされる時のインダクタ電流）との積をFET 31
のオフ時間長で割ったものよりも大きいか或いは等しく
なければならない。
コンバータ30の代表的な動作サイクルはFET 31のター
ンオフでもって始まる。次いで、インダクタ33が電流を
まずキャパシタ36から引き出し、次にFET 32の内部ダ
イオードを通して流すにつれ、ノード１の電圧は降下
し、遂にはゼロに達する。そこで、フライホイールFET
32は切換え損失なしでオンにされる。それはそのFET
にかかる電圧がターンオン時にゼロになるためである。
フライホイールFET 32は、インダクタ33内の電流の方
向がフライホイールFETの電流でもって反転されるま
で、オフにされない。フライホイールFET 32がターン
オフすると、キャパシタ36はそのターンオフの期間中ノ
ード１における電圧をゼロ近くに保持する。その後、イ
ンダクタ33内の反転した電流ノード１の電圧を入力電圧
のレベルまで上昇させる。この時フライホイールFETは
ターンオフされており、その内部ダイオードは逆バイア
スされていて非導通である。然る後直列FET 31はそれ
にかかる電圧が実質的にゼロの状態で、ターンオンされ
るので、ターンオンの損失はない。その後、このサイク
ルが繰返される。
直列FET 31及びフライホイールFET 32の両方のターン
オン及びターンオフはそれらFETにかかる電圧がほぼゼ
ロの時に生ずることに注意すべきである。又、一方のFE
Tのターンオフと他方のFETのターンオンとの間に固有の
望ましいデッド・タイムがある。FET 31のターンオン
はインダクタ電流が反転されそしてノード１が入力電圧
のレベルにされた後に生じ、FET 32のターンオンは直
列FET 31がオフにされた後にインダクタ電流がノード
１を低くした時に生ずる。
それらFETのターンオンのタイミングは、FETの内部ダイ
オードに蓄えられた電荷がFETのターンオンが遅れた場
合に再結合を起すためのFETオン時間を有するので、あ
まり臨界的ではない（デッド・タイムを許す）。即ち、
各FETがターンオンされる時、他のFETの内部ダイオード
は逆バイアスされて非導通となるので、デバイスの順方
向電圧降下と関連した蓄えられた電荷を中和するための
エネルギは消費されない。正規の遷移デッド・タイムの
前にターンオンが生じない場合にはスイッチ・スルー
（FETの同時導通）は生じない。従って、コンバータ全
体の変換効率及び制御の容易さが改良され、高い周波数
での動作が可能になる。
本発明は降圧コンバータに関して特に説明するが、本発
明の原理は昇圧コンバータ及び降圧・昇圧コンバータの
ような他のコンバータにも適用可能である。例えば、第
4a図乃至第4d図を参照すると、本発明に従って構成され
た昇圧コンバータはノード１において相互接続されたFE
T 231及び232及び入力電圧Vinとノード１との間に接続
されたインダクタ233を含む。キャパシタ234が出力電圧
Voutにまたがって接続され、キャパシタ236がFET 232
と並列に接続される。
代表的な動作サイクルはFET 232のターンオフによって
始まり、その後ノード１における電圧はインダクタ232
内の電流がキャパシタ236を充電するときVoutのレベル
まで上昇する。FET 231はそれにかかる電圧がゼロなの
でゼロの切換え損失でもってターンオンされる。FET 2
31のターンオフはインダクタ233における電流の方向が
反転するまで生じない。FET 231のターンオフの後、ノ
ード１における電圧がゼロになるまでインダクタ233に
おける電流はキャパシタ236から電荷を誘出させる。然
る後、そのサイクルが繰返えされる。FET 231、232の
ターンオン及びターンオフは、切換えが生じている間キ
ャパシタ236がノード１の電圧をほぼ一定に維持するの
で、ゼロ電圧で生ずることに注意すべきである。動作及
び利点は第3a図の降圧コンバータに関して前述たものと
同じである。
第5a図乃至第5d図を参照すると、ノード１において相互
接続されたFET 241及び242を含みそしてそのノード１
にインダクタ243を接続された降圧昇圧インバータにお
いて本発明が具体化されている。キャパシタ244は出力
電圧Voutに接続され、キャパシタ246はインダクタ243に
またがって接続される。コンバータの代表的な動作サイ
クルはFET 241のターンオフでもって始まる。FET 241
のターンオフの後、インダクタ243における電流がキャ
パシタ246を放電するのでノード１とアースとの間の電
圧はVoutのレベルまで落ちる。そこで、FET 242はその
両端電圧がゼロなのでゼロの切換え損失でもってターン
オンされる。FET 242のターンオフはインダクタ243に
おける電流の方向が反転してしまうまで生じない。FET
242のターンオフの後、ノード１における電圧がVINに
等しくなるまでキャパシタ246を充電し、然る後そのサ
イクルが繰返えされる。この場合も、FET 241、242の
ターンオン及びターンオフは、切換えが生じている間キ
ャパシタ246がノード１の電圧をほぼ一定に保持するの
で、ゼロ電圧で生ずることに注意すべきである。降圧昇
圧コンバータの動作及び利点は他のコンバータに関して
前述したものと同じである。
第3a図の降圧コンバータの考察に戻ると、コンバータの
出力を調整するため、２つのFET 31及び32のオン時間
及びオフ時間を制御する制御回路が設けられている。
直流−直流コンバータ用の通常の制御回路は３つの方法
のうちの１つで出力電圧の調整を行う。一定周波数のパ
ルス幅変調では、直列スイッチのオン時間は入力電圧及
び負荷の変動を補償するように変動されるけれども動作
周波数は一定に保持される。一定周波数のピーク電流制
御では、直列スイッチにおける電流の最大振幅は負荷の
変動を補償するように変動されるけれども、動作周波数
は一定に保持される。入力電圧変動の補償はピーク電流
制御に固有のものである。一定オン時間の可変周波数制
御では、直列スイッチのオン時間は一定に保持され、オ
フ時間は負荷及び入力電圧の変動を補償するように変動
される。
コンバータ30では、一定周波数又は一定オン時間のよう
な時間的拘束に関係ない制御回路を備えることが望まし
い。インダクタ33を流れるピーク・ツー・ピーク電流を
一定に維持する制御回路を使うことにより必要な調整が
得られ、これはインダクタ電流が各動作サイクルで反転
することを必要とするコンバータ30に特に適するもので
あることがわかった。
出力電圧調整及び一定のピーク・ツー・ピーク電流を生
じさせるために、制御回路は２つのタイミング方程式を
満さなければならない。直列スイッチ（この場合は直列
FET 31）のオン時間は次のように与えられる。
TON1＝（Ｌ）(IP-P)/(VIN-VOUT) ……（１） この式において、Ｌはインダクタ33のインダクタンス値
であり、Ip-pはインダクタ電流のピーク・ツー・ピーク
値である。VINは入力電圧であり、VOUTは出力電圧であ
る。フライホイール装置（この例ではフライホイールFE
T 32）のオン時間は次のように与えられる。
TON2＝（Ｌ）(Ip-p)/(VOUT) ……（２） 第６図において、直流−直流コンバータ30′（第3a図の
コンバータ30にFETのための駆動回路を付加したもの）
はFET 31のための駆動回路37及びFET 32のための駆動
回路38を含んでいる。これら駆動回路は、以下で更に詳
細に述べるけれども、FET 31、32の導通時間を制御す
るために第７図に示された制御回路から制御信号を受け
る。駆動回路への制御信号の供給部は第７図に記号Ａ、
Ｂ（第６図における対応する信号）で示される。
第７図に示されるように、第６図のコンバータ30′のた
めの制御回路40はキャパシタ41を含み、このキャパシタ
はコンバータ内のインダクタ33を流れるピーク・ツー・
ピーク電流をシミュレートするために充電及び放電され
る。インダクタを流れる単位時間当りの電流の変化がそ
のインダクタにかかる電圧に比例するのと同じようにキ
ャパシタにおける電圧の変化はそのキャパシタへの電流
に比列する。
第７図の制御回路において、コンバータ31′の直列FET
31がターンオンされるのとほぼ同じ期間中、充電回路
42がキャパシタ41を充電する。コンバータでは、この期
間中、インダクタ33の両端の電圧はコンバータの入力電
圧と出力電圧との差に等しい。制御回路40において、充
電回路42はコンバータにおける入力電圧と出力電圧との
差に比例する充電電流をキャパシタ41に与える。充電期
間は同じであり且つキャパシタ41に対する充電電流はイ
ンダクタ33に印加された電圧に比例するので、制御回路
におけるキャパシタ41の電圧変化はコンバータにおける
インダクタ33の電流変化にほぼ比例する。
直列FET 31が非導通であり且つフライホイールFET 32
が導通である期間中、インダクタ33の電流は減少する。
この期間中、インダクタにかかる電圧はVOUT（逆方向に
印加される）にほぼ等しい。制御回路40内の放電回路43
は、定常状態ではこの期間中コンバータ出力電圧に比例
する放電電流（キャパシタ41を放電する）を与える。充
電回路42と同じく放電回路43はインダクタ33が出力電圧
に接続される期間とほぼ同じ期間にわたってキャパシタ
41を放電するので且つ放電電流はコンバータ出力電圧に
比例するので、キャパシタ41における電圧の減少はコン
バータのインダクタを流れる電流の減少に比例する。制
御回路40では、キャパシタ41の電圧変動が比較器44によ
り基準値と比較される。その反転出力及び非反転出力は
コンバータ30′における駆動回路38、37にそれぞれ与え
られる。
キヤパシタ41における電圧がその上限に達すると、比較
器44の非反転出力（Ａ）は低くなりそして駆動回路37の
出力はFET 31のゲートに正の信号を与えてその直列ス
イッチをターンオフしそのサイクルに対するインダクタ
33の電流上昇を終らせる。同時に、比較器44の反転出力
（Ｂ）は高くなり、駆動回路38はフライホイールFET 3
2に正の信号を与えてそのFETターンオフする。実際に
は、駆動回路38は、後で更に詳しく説明するように、FE
T 32のターンオンの前に遅延を与える。
同様に、キヤパシタ41における電圧変動が下限に達する
と、比較器44は状態を変化し、適当な遅延の後、駆動回
路38がフライホイールFET 32のターンオフし、駆動回
路37がFET 32をターンオフする。
制御回路40において、抵抗器46、47、48より形成された
抵抗性分圧器がキヤパシタ41に接続される。比較器44の
反転入力は抵抗器46及び47の接続点に接続され、比較器
44の非反転入力は電圧基準回路49により発生された正の
基準電圧に接続される。キヤパシタ41が充電回路42によ
り充電されつつある時、比較器44の反転入力おける電圧
は基準電圧よりも低く、その比較器の非反転出力は論理
的高レベルになる。この出力は抵抗51を介してトランジ
スタ52のベースに接続され、そのトランジスタを飽和さ
せそして分圧器における抵抗器48を短絡する。従つて、
抵抗器46及び47の接続点における電圧は基準電圧よりも
低く、キヤパシタ41が充電する時に増加する。
充電回路42はその回路におけるトランジスタ53を飽和し
そしてターンオフすることによつてターンオン及びター
ンオフされる。充電期間の間、比較器44の非導通出力は
抵抗器54を介してトランジスタ53のベースに接続されそ
のトランジスタを飽和し、充電回路を作動する。充電期
間中、放電回路43におけるトランジスタ56はターンオフ
されるので、放電回路はキヤパシタ41を放電しない。比
較器44の反転出力は抵抗器57を介してトランジスタ56の
ベースに接続される。そのトランジスタ56は充電期間中
は比較器の反転出力にわける論理的低レベルによつてタ
ーンオフされる。
充電回路42はコンバータ30′の入力電圧と出力電圧との
差に比例する電流（キヤパシタ41を充電する）を発生す
る。この電流は、電源Vccからトランジスタ58を流れ
る。トランジスタ58はダイオード59（好ましく、同じト
ランジスタのベース・エミツク接合）のベース及びエミ
ッタに接続される。トランジスタ58及びダイオード59
は、電流ミラーの形で相互接続され、トランジスタ58を
流れる電流はダイオード59を流れる電流と同じである。
ダイオード59における電流はダイオード59及びトランジ
スタ53と直列に接続されたトランジスタ60及び抵抗器67
を通る電流によつて設定される。この電流レベルはコン
バータ30′の入力電圧と出力電圧との差に比例するよう
抵抗器61〜66と共働して演算増幅器68により設定され
る。
抵抗器61〜66はコンバータの入力電圧と出力電圧との差
に比例する電圧をトランジスタ60のエミッツタで発生す
るように選択される。トランジスタ53が比較器44によつ
てターンオンされる時、抵抗器67はトランジスタ60のエ
ミッタにおいて電圧を電流に変換する。その電流は、前
述のように、キヤパシタ41を充電するようトランジスタ
58のコレクタに反映する。
充電回路42の１つの例では、抵抗器61は93Kオーム、抵
抗器62は5Kオーム、抵抗器63は8.57Kオーム、抵抗器64
は1Kオーム、抵抗器65は20Kオーム、抵抗器66は20Kオー
ム、抵抗器67は1.11Kオームである。トランジスタ60の
エミッタで発される電圧はコンバータ30′の入力電圧と
出力電圧との差の約0.1倍である。
トランジスタ58を介してキヤパシタ41に供給された充電
電流は、比較器44の反転入力における電圧が基準電圧V
REFを越えるまで、キヤパシタにおける電圧を上昇させ
る。そこで比較器44は状態を変化し、トランジスタ52、
53はターンオフされる。充電電流は止まり、抵抗器46及
び47の間の接続点における電圧は上昇する。それは、抵
抗器48が抵抗器46、47と効果的に直列となり、比較器に
対する閾値電圧を上昇させるためである。
同時に、放電回路43におけるトランジスタ56は比較器44
の反転出力が高レベルであるのでターンオンされ、一方
その比較器の非反転出力は低レベルとなる。今や、放電
電流がトランジスタ56と直列に接続されたトランジスタ
69及び抵抗器71を通つて流れるのが可能にされる。比較
器44の反転入力における電圧が基準電圧VREFよりも低く
落ちると、比較器44の出力は再び状態を変化し、そのサ
イクルを繰返すためにトランジスタ56をターンオフしそ
してトランジスタ52及び53をターンオンする。
キヤパシタ41は放電回路43によつて放電されつつある
間、トランジスタ69における放電電流のレベルは抵抗器
71及びトランジスタ69のベースに印加されるエラー電圧
によつてセツトされる。このエラー電圧は基準電圧VREF
とVOUT及びアースの間に抵抗性分圧器の形で接続された
抵抗器72及び73によつて決定される出力電圧の一部分と
の差に比例する。分割された出力VOUTは演算増幅器74の
反転入力に接続される。インピーダンスＺを含むフィー
ドバック回路網は安定性を与えられるために設けられて
いる。FET 31及び32に対して適正な導通期間を設定す
るための制御回路40の動作を説明しよう。
比較器44の非導通出力からの信号Ａはコンバータ30′に
おける直列FET 31のオン時間を決定するために使用さ
れる。キャパシタ41がVIN-VOUTに比例した電流によつて
セット電圧に充電されつつある間は信号Ａが高レベルに
あるので、FET 31は必要に応じてVIN-VOUTに比例した
オン時間を有する。
比較器44の反転出力からの信号ＢはフライホイールFET
32のオン時間を決定するために使用される。この信号
は高レベルであり、キヤパシタ41が放電回路43における
トランジスタ69によつて放電されつつある期間にFET 3
2をターンオンする。演算増幅器74及び周辺回路は、コ
ンバータ30′のVOUTのにおける所望の出力電圧レベルの
発生を確実にするために、演算増幅器74の非反転入力及
び反転入力がほとんど同じ電位となるようトランジスタ
69における電流を多数の動作サイクルを通して調節す
る。
例えば、VOUTが上昇する場合、演算増幅器74への反転入
力における電圧は増加し、従って、その増幅器の出力は
下る。これはキヤパシタ41がもっとゆっくりと放電する
ようにトランジスタ69及び抵抗器71を通る電流を減少さ
せる。これは直列FET 31のオフ時間を増加することに
よつてインバータ30′のデューティ・サイクルを小さく
する。これにより、おそらく数サイクルの動作の後、コ
ンバータ出力電圧が適当なレベルに下げられる。
第８図を参照すると、降圧コンバータ30″は第3a図に示
されたものと実質的に同じであり、電流制限を行うため
の付加回路を含んでいる。コンバータがインダクタ33に
おける一定のピークツー・ピーク電流を与えるように制
御回路によつて制御される時、インダクタ電流は第3d図
に示されたような三角波形となる。コンバータの出力に
おける負荷の変化によつて、電流波形は必要に応じて入
力から出力へ平均電流を転送するために上下にシフトす
る。コンバータの有効出力電流は最大及び最小のインダ
クタ電流の和の半分である。
フライホイールFET 32がターンオフする時に最小のイ
ンダクタ電流が生じ、直列FET 31がターンオフ時に最
大のインダクタ電流が生ずる。ピーク・ツー・ピーク・
インダクタ電流が一定に保持されるので、有効出力電流
は定義されたレベルより低く最小又は最大電流を保持す
ることによって所与の値より低く保持可能である。最小
電流はフライホイールFET 32における電流を感知する
ことによって及びその電流がその選択された最小値に落
てしまうまでFET 32をターンオフさせないことによっ
て所与のレベルより低く保持可能である。最小電流がゼ
ロになるように選択される場合、フライホイールFET 3
2における電圧を感知して、その電圧の極性が反転する
までこの装置をオンに保つだけで十分である。電流制限
セット点は、その信号の極性だけが感知されるので、FE
T 32のオン状態抵抗とは無関係である。
第８図は電流制限の概念を実現可能にする方法を示すも
のである。コンバータ30″の正規の動作中、フライホイ
ールFET 32に対する導通期間の終りに向って、電流が
インダクタ33で反転し、FET 32を通って電流矢印I2の
方向に流れる。通常、この反転電流の期間は、出力電圧
VOUTの所望の調整を行うようインダクタ33を流れる順方
向電流を適正に設定するために、コンバータ制御回路に
より設定される。
フライホイールFET 32のこの制御はフライホイール32
からゲート駆動を除去させるよう制御回路からの信号を
フリップ・フロップ36のリセット入力に結合することに
よつてなされる。フリップ・フロップ86がリセットされ
ると、そのＱ出力は低下しこの低下はドライバ84に連結
され、このドライバの出力（フライホイール32のための
ゲート駆動）は低下し、FET 32をターンオフする。
第８図の電流制限回路は、制御回路がフライホイールFE
T 32からゲート駆動を除するのを可能にされる前にFET
32及びインダクタ33）内の電流が確実に反転するよう
に機能する。その電流制限回路はフライホイールFET 3
2と並列に接続されたFET 81及びそのFET 81と直列の
抵抗器83を含む。フライホイールFET 32が導通する
と、FET 81は飽和し、FET 32にかかる電圧に対する低
インピーダンス路を比較器82の反転入力に与える。これ
はフライホイールFET 32にかかる電圧の正確な感知を
可能にする。FET 81と直列の抵抗器83は比較的高い抵
抗を有し、FET 82にかかる電圧全体はFET 81が飽和す
る時比較器82に接続される。フライホイールFET 32が
非導通である時、FET 81はカット・オフ領域で動作
し、比較器の入力を過電圧による損傷から保護し、小さ
い電流が感知回路を流れるのを可能にする。
FET 32における電流の反転の前に、比較器82への非反
転入力は反転入力よりも低い電圧であり、比較器82の出
力は低レベルである。遅延回路85及びANDゲート87を介
してフリップ・フロップ86のリセット入力に接続された
この低レベルはこのフリップ・フロップがリセットされ
るのを防ぎ、従ってフライホイールFET 32のゲートへ
の駆動を維持する。
フライホイールFET 32における電流が反転して矢印I2
の方向に電流が流れると、フライホイールFET 32にか
かる電圧は極性を変化し、比較器82の出力が高レベルに
なる。比較器82からの高レベル出力は遅延回路85に接続
される。その遅延回路の出力は出力電圧の大きさに比例
する遅延の後に高レベルになる。その遅延の理由は、フ
ライホイールFET 32がターンオフされるとノード１の
電圧がVINのレベルまで上昇するのを確実にする十分な
レベルまでインダクタ33における反転電流が上昇するの
を可能にするためである。インダクタ33における反転電
流が必要なレベルに到達するに必要な時間はVOUTの大き
さに依存し、遅延回路85はインダクタ33に生ずる反転電
流のための必要な遅延期間を与える場合にこれを考慮し
ている。
この遅延期間の後、遅延回路85の出力は高レベルにな
り、この高レベルはANDゲート87の一方の入力となる。
コンバータ30″の正規の動作中、遅延回路85の出力は、
制御回路からANDゲート87に論理的高レベルが結合され
る前に、高レベルとなる。従って、正規の動作中、制御
回路はFET 32がターンオフされる時を決定する。しか
し、電流制限モードの間は、制御回路がコンバータの入
力から出力へ許されるエネルギより多くのエネルギを結
合しようとする時、制御回路からANDゲート87への入力
は遅延回路85の出力が高レベルになる前に高レベルにな
る。従って、電流制限モードでは、比較器82及び遅延回
路85はフライホイールFET 32のターンオフのタイミン
グを制御する。
制御回路からの信号又は遅延回路85の出力のどちらが最
初に論理的高レベルになっても、これら信号の両方が高
レベルになると、ANDゲート87の出力は高レベルになっ
てフリップ・フロップ86をリセットし、ドライバ84から
の駆動信号をフライホイールFET 32から取り除く。こ
の結果FET 32はターンオフし、ノード１における電圧
がフライホイールFET 32にかかる。
第８図に示された電流制限回路は、FET 31と直列の感
知素子が必要ないという点で従来の電流制限のものに比
べて有利である。これは付加的な高電流搬送素子の必要
性をなくし、アース又は負の導線に関して電流制限感知
を可能にして制御回路を簡単にする。
直列FET 31のような直列回路が連続的な低インピーダ
ンスとして現れるという故障が降圧コンバータに発生す
ると、コンバータの入力電圧がコンバータ出力に現れ
る。この電圧の値はコンバータの出力に接続された装置
の最大定格電圧を越えることがあるので、この種の故障
はコンバータから下流にある多くの装置を破壊し、元の
故障の損害を膨らますことがある。これが起らないよう
にするために、種々の保護回路が利用されている。この
ような回路の１つにおいて、コンバータ出力電圧が感知
され、そしてそれが或る選択された閾値を越える場合、
その出力と並列に接続されたSCRがオンにゲートされ、
その出力に低インピーダンスを与える。その直列装置と
直列にフューズが設けられ、SCRがターンオンする時に
生ずる電流のサージはそのフューズを開き、コンバータ
から入力電力を除く。
第９図において、第3a図のコンバータと同様のコンバー
タ30″は新規な過電圧保護回路を含んでいる。この回路
は従来の装置におけるような出力を短絡するための付加
的な高電流装置を必要としない。第９図では、抵抗器91
及び92より成る分圧器がコンバータ出力に接続される。
抵抗器91及び92の接続点における電圧は比較器94の非反
転入力に接続され、その反転入力は基準電圧93に接続さ
れる。コンバータの出力電圧が閾値レベル以上に上昇す
ると、比較器の非反転入力は基準電圧を越え、比較器の
出力は高レベルになる。比較器94からの高レベル出力は
ラッチ96をセットしてラッチの出力を高レベルにする。
ラッチの出力はORゲート97への１つの入力である。ラッ
チ96の出力が高レベルになると、ORゲートの出力も高レ
ベルになりフライホイールFET 32をオンに保持する。
コンバータ30″の正規の動作中、ラッチ96からORゲート
97への入力が論理的低レベルのままであると、FET ２
に対する制御信号が制御回路からORゲートを介して与え
られる。
過電圧状態が生じFET 32がラッチ96によりオンに保持
されている場合、FET 31がターンオンされると、その
結果生ずる電流サージ（電流がFET 31及び32を流れる
時）はコンバータの入力においてFET 31と直列に接続
されたフューズ98を開く。フューズ98を開くことはコン
バータから入力電力を取り除くことになる。
第10a図及び第10b図を参照すると、前述の本発明の種々
の観点を含む降圧レギュレータ100はパワー部分101、制
御回路102、FET駆動回路103、104、電流制限回路105、
過電圧保護回路106、ノード監視回路107、レギュレータ
のターンオン及びターンオフを制御するための入力回路
108を含んでいる。
パワー部分101には、直列スイッチFET 111が直流入力
電圧VIN及びノード112の間に接続され、そのノードには
フライホイールFET 113及びインダクタ114も接続され
る。インダクタ114の他方の側はレギュレータの出力電
圧端子VOUTに接続され、フライホイール113の他方の側
はアースに接続される。入力とアースの間に入力キャパ
シタ116が接続され、出力とアースの間に出力キャパシ
タ117が接続される。これらキャパシタは入力及び出力
におけるリプルを減少させるフィルタとなる。
FET 111及び113のターンオフの間ノード電圧を保持す
るためのキャパシタ118がノード112に接続される。前述
のように、それら２つのFETの寄生容量が十分に高い場
合、キャパシタ118が省略されることが多い。レギュレ
ータ100のパワー部分101は第3a図の回路に関して前述し
たのと同様に動作する。
FET 111及び113を適当な時間にターンオン及びターン
オフするためのゲート信号を与えるために、制御回路10
2はキヤパシタ121における電圧を利用して、インダクタ
114を流れるピーク・ツー・ピーク電流をエミュレート
する。制御回路102は第７図に示された制御回路と同様
に動作する。制御回路102では、その回路のいくつかの
素子は第10a図及び10b図レギュレータ回路の他の領域に
あるものとして示されている。
制御回路の説明を続けるに当り、直列FET 111が導通し
ている時から始めると、制御回路102におけるキャパシ
タ121で電圧が上昇する。キャパシタ121における電圧を
上昇させる充電電流は電源122から与えられる。その電
源は回路のパワー部分の入力電圧と出力電圧との差に比
例する電流を発生する。キャパシタ121が充電している
間、スイツチ123がANDゲート126からの論理的高レベル
の出力124によつて閉成される。
キヤパシタ121が充電している間、比較器127はそのキヤ
パシタ電圧の一部分を基準電圧と比較する。基準電圧は
比較器127の非反転入力に接続される。キヤパシタ電圧
は抵抗器128、129、131を含む分圧器によつて分割され
る。キヤパシタ121が充電しつつある時、その分割電圧
は比較器127に接続された基準電圧よりも低く、比較器1
27の非反転出力132は論理的高レベルある。この論理的
高レベルは抵抗器133を介してトランジスタ134に接続さ
れ、そのトランジスタはターンオンされ、キヤパシタ12
1に接続された分圧器における抵抗器131を短絡する。こ
の結果、充電サイクル中低い電圧が比較器127の反転入
力に与えられる。その後、放電サイクルの間トランジス
タ134がターンオフされる時、分圧器から比較器127の反
転入力に与えられる電圧は基準電圧よりも高く、キヤパ
シタ121が放電されるに従つて降下する。
比較器127の出力132はANDゲート126への１つの入力とし
ても接続され、そのANDゲートはスイツチ123を制御す
る。従つて、比較器121が充電しつつある間、後述のノ
ード監視回路から適当な高レベル出力が得られる時、AN
Dゲート126は論理的高レベル出力124を発生するのを可
能にする。
直列FET 111が導通している間、負のゲート信号がその
FETに与えられなければならない。これを達成するため
に、FET駆動回路103におけるANDゲート137への３つの入
力は論理的高レベルでなければならない。ANDゲート137
への第１入力は比較器127の非反転出力132から供給され
る。この比較器の出力は、キヤパシタ121の充電及び直
列FET 111の導通の間、論理的高レベルである。ANDゲ
ート137への第２入力は１つの反転入力を持つたANDゲー
ト138から供給される。そのANDゲートの出力は、レギユ
レータがターンオンされそして電流制限モードで動作し
ていない時、いつも高レベルとなる。ANDゲート137への
第３入力は駆動回路103におけるORゲート139の出力であ
る。ORゲート139は遅延回路141を介して比較器127の非
反転出力に一方の入力を接続される。スタートの期間
中、遅延キヤパシタ141が充電又は放電されるので、遅
延回路141はORゲート139へ１つの入力を与え、そのORゲ
ートへの他方の入力に信号が存在しない場合でもFET駆
動の動作を始めるためにORゲート139へ入力を与える。
ORゲート139へのもう１つの入力はノード監視回路107に
おける比較器142からのものである。比較器142の非反転
出力143はORゲート139の第２入力及びANDゲート126への
第２入力の両方に与えられる。従つて、レギユレータ10
0の正規の動作中、直列FET 111は導通し、制御回路に
おけるキヤパシタ121は充電するので、比較器142の出力
143は論理的高レベルでなければならない。ANDゲート12
6への他の論理的高レベル入力と共にこの論理的高レベ
ルはANDゲート126の論理的高レベル出力124を与え、電
流122が制御回路におけるキヤパシタ121を充電するよう
スイツチ123を閉成する。比較器142の非反転出力143はO
Rゲート139の入力に論理的高レベルを発生する。そのOR
ゲート139はANDゲート137への他の２つの論理的高レベ
ル入力と共にANDゲート137の出力において論理的高レベ
ルを発生させる。ANDゲート137の出力におけるこの論理
的高レベルは反転ドライバ144に与えられる。従つて、
ドライバ144の出力は論理的低レベルとなり、直列FET
111をオンにする。
ノード監視回路107の機能は、レギユレータの電力部分
内のノード112における電圧がFET 111、113の各々を必
要な時にターンオンさせるための適当なレベルに達する
ことを確実にすることである。換言すれば、制御回路10
2は一方のFETをターンオンし且つ他方のFETのターンオ
ンを可能にするけれども、第２のFETは、ノード112にお
ける電圧が適当なレベルになつたことをノード監視回路
107が表示するまで、ターンオンされない。
回路107はノード電圧を分割する抵抗器146、147で形成
された分圧器を含んでいる。それら抵抗の間の接続点14
8における分割されたノード電圧は比較器142の非反転入
力に接続される。反転入力は基準電圧に接続される。比
較器142は或る量のヒステリシスを含むので、比較器の
出力はノード112の電圧がほぼ入力電圧の値に達した時
及びノード112の電圧がほぼゼロに達した時に状態を変
化する。
直列FET 111がターンオンする前に、インダクタ114に
おける電流反転によりノード112における電圧が上昇す
る。このノード電圧が入力電圧のレベルで上昇した時、
比較器142はその非反転出力143が論理的高レベルになる
ことによつて状態を変化する。それは直列FET 111の導
通の間はそのままである。比較器142の出力はノード112
における電圧がゼロに落ちるまで変化しない。それは直
列FET 111がターンオフしてしまうまで生じない。
従って、直列FET 111の導通の間、比較器142の非反転
入力143は論理的高レベルのままであるので、ANDゲート
137への３つの入力すべてが論理的高レベルとなりFET
111へ適当なゲート信号を発生し、それをターンオンさ
せたままにする。ヒステリシスを持った比較器142は２
つの比較器によつて置換可能である。その場合、１つの
比較器はノード112の電圧を高い準準電圧と比較し、も
う１つの比較器はそのノードの電圧を低い基準電圧と比
較する。
制御回路102におけるキヤパシタ121が充電しつつある
間、トランジスタ151を通るそのキヤパシタのための放
電路は開いている。これを確実にするために、トランジ
スタ151からの論理的低レベル出力によって開かれる。
キヤパシタ121の充電中、比較器127の反転出力154から
与えられたANDゲート153の１つの入力は論理的低レベル
のままである。更に、FET 111による導通の間、ノード
監視回路107は比較器142の反転出力156において論理的
低レベルを発生する。この比較器の出力はANDゲート153
へのもう１つの入力となる。従つて、比較器127及び142
の両方ともANDゲート153の出力が論理的高レベルにな
り、スイツチ152を閉成してキヤパシタ121を放電する前
に状態を変化しなければならない。
制御回路102のキヤパシタ121における電圧がインダクタ
114を流れる所望のピーク・ツー・ピーク電流を表わす
レベルに達すると、比較器127の反転入力における電圧
はその比較器への基準入力のレベルに達し、比較器出力
132、154は状態を変化する。
比較器の非反転出力132は低レベルとなるので、ANDゲー
ト126の出力は低レベルとなつてスイツチ123を開き、キ
ヤパシタ121への充電電流の流れを停止させる。比較器1
27からの低レベル出力132はANDゲート137の出力を低レ
ベルにさせて反転ドライバ144の出力を高レベルにし、
直列FET 111をターンオフする。
比較器127の反転出力154は高レベルになつてANDゲート1
53へ論理的高レベル入力を与え、キヤパシタ121のため
の放電回路を動作可能にする。比較器127の反転出力154
はアライホイールFET 113のためのドライバ回路104に
おけるANDゲート157への一方の入力としても与えられ
る。ANDゲート157への第２の入力はターンオン制御線17
1から与えられ、レギユレータがオンである時にはいつ
も高レベルである。ANDゲート157の第３の入力は比較器
127の反転出力の論理的高レベル状態により付勢され、
比較器142の反転出力156からのものである。この出力は
電力部分におけるノード112がほぼゼロに達するまで低
レベルのままであるので、ANDゲート157の出力は、付勢
されているけれども、ノード監視回路107がノード112に
おけるほぼゼロの電圧状態を検出するまで論理的高レベ
ルにはならない。
両方のFETがターンオフする短かい期間及び制御回路102
におけるスイツチ123、152の両方がターンオフする短か
い期間があるので、インダクタ114の電流及びキヤパシ
タ121の電圧は両方ともピークをまるめられ、平らにさ
れる。明らかとなるように、これは各装置のターンオフ
時に生ずるので、インダクタ114の電流波形及びキヤパ
シタ121の電圧波形は上部及び下部のピークを平らにさ
れた三角形となる。
直列FET 111がターンオフしそしてノード112における
電圧がゼロに落ちた後、ノード監視回路107における比
較器142への非反転入力は基準値より下に落ち、比較器1
42の非反転出力143は低レベルになり、反転出力156は高
レベルになる。出力143における論理的低レベルはキヤ
パシタ121を充電するためのスイツチ123を制御するAND
ゲート126に与えられるが、ANDゲート126へのこの低レ
ベル入力レベル出力はそのANDゲートのもう１つの入力
が比較器127の前の状態変化のために既に論理的低レベ
ルであるのでこの時は影響を与えない。同様に、比較器
142の出力143によつて論理的低レベルをANDゲート137へ
（ORゲート139を介して）与えることはFET 111のため
のドライバ144影響を与えない。それは比較器127からAN
Dゲート137への入力は予め低レベルとなつてかおり、既
にドライバを不作動にしているためである。
比較器142の高レベル反転出力156は制御回路及び電力回
路に影響を与える。その出力156は制御回路102における
ANDゲート153への１つの入力である。ANDゲート153への
もう１つの入力は比較器127の状態変化より高レベルに
なつている。従つて、比較器142からの出力156が高レベ
ルとなると、ANDゲート153の出力は高レベルとなつてス
イツチ152を閉じ、トランジスタ151及び直列抵抗器161
を介してキヤパシタ121を放電するのを可能にする。
第７図に関して前述したように、トランジスタ151のコ
ンダクタンスのレベルは基準電圧163に比較するそのレ
ギュレータの出力電圧を所望のレベルに保持するよう増
幅器162によつて制御される。これを行うために、基準
電圧が抵抗器164を介して増幅器162の非反転入力に与え
られる。レギユレータ出力電圧は抵抗器166を介して増
幅器162の反転入力に与えられる。フイードバツク・キ
ヤパシタ167及び抵抗器168は増幅器162に対する安定し
たフイードバツク・ループを与える。
キヤパシタ121のための放電回路はレギュレータがター
ンオンする時動作する“ソフト・スタート”回路を含む
ものである。レギュレータ100のターンオンの間、入力
制御171は、後に詳述するように、論理的高レベルにな
る。この論理的高レベルはインバータ172に与えられ
る。このインバータの出力は抵抗器170を介してトラン
ジスタ173のベースに接続される。このトランジスタは
増幅器162の非反転入力を短絡する。このトランジスタ1
73はキヤパシタ174と共働して制御回路のための“ソフ
ト・スタート”を与えるように働く。レギュレータがタ
ーンオンすると、トランジスタ173がターンオフし、キ
ヤパシタ174が電圧基準回路163によつて充電されるが、
レギュレータのターンオンの際にすぐに全基準電圧が増
幅器への基準入力に現われるのでない。これはレギュレ
ータのスタート期間の間キヤパシタ121に対する放電期
間を増加させるという効果を有する。これはレギュレー
タがターンオンの際に更にゆつくりとその正規の動作レ
ベルに達するのを可能にする。
比較器142の反転出力156における論理的高レベルの影響
の説明に戻ると、この論理的高レベルは制御キヤパシタ
の放電を可能にするために制御回路102におけるANDゲー
トに与えられるのみならず、ドライバ回路104におけるA
NDゲート157にも（ORゲート176を介して）与えられる。
ANDゲート157へのこの論理的高レベルの入力の結果、そ
のANDゲートの３つの入力すべてが高レベルとなりそし
てANDゲート157の高レベル出力がORゲート177を介して
ドライバ回路178に与えられる。その回路178の出力は高
レベルになるとフライボイールFET 113をターンオンす
る。従つて、フライホイールFET 113はノード112がほ
ぼゼロ・ボルトのレベルに達するような時間までターン
オンせず、その結果そのFETのターンオン中の切換え損
失をほぼゼロにする。比較器142の出力156から論理的高
レベルが与えられるORゲート176は動作開始のための遅
延回路179の接続を可能にするために設けられる。遅延
回路179は前述の遅延回路141と同様に機能する。
比較器142からのターンオン信号が与えられるORゲート1
77はフライホイールFET 113が電流制限回路105又は過
電圧保護回路106によつて駆動されるのを可能にするた
めに設けられる。
キヤパシタ121がそのピーク値まで充電された時に比較
器127が状態を変化することによつてその比較器の非反
転出力132が低レベルになると、これはキヤパシタ121に
接続された分圧器における抵抗器131と並列に接続され
たトランジスタ134をターンオフする。第７図と関連し
て前述したように、これは抵抗器128、129の接続点の電
圧を上昇するので、キヤパシタ121がその放電サイクル
中に放電する時、比較器127の反転入力における電圧は
基準電圧の値に向けて降下する。これが生ずると、比較
器127への反転入力における電圧は基準電圧の値に達し
そして比較器127の出力は非反転出力132が高レベルにな
ること及び反転出力154が低レベルになることによつて
再び状態を変化する。
比較器127の出力154における論理的低レベルはスイツチ
152を開き、キヤパシタ121の放電を終了させ、又駆動回
路104におけるANDゲート157の出力を低レベルにしてフ
ライホイールFET 113のターンオフを生じさせる。比較
器127の非反転出力132における論理的高レベルはANDゲ
ート126及び137に与えられてそれらゲートを付勢する。
ノード112における電圧がほぼレギュレータ100への入力
電圧の値に達すると、ノード監視回路における比較器14
2は状態を変化する。比較器142が状態を変化すると、そ
の比較器の非反転出力143は高レベルとなつて既に付勢
されているANDゲート126、137に論理的高レベルを与え
るので、スイツチ123は閉成されて比較器121に対する充
電サイクルを開始し、ドライバ144は作動されて直列FET
111をターンオンする。そこで上記の動作サイクルが
繰り返えされる。
過電圧保護回路106抵抗器181、182より成る抵抗性分圧
器を含み、それら抵抗器の接続点は比較器183の非反転
入力に接続される。レギュレータ出力電圧VOUTに比較す
る比較器183への非反転入力における電圧が基準電圧と
比較される。レギユレータの出力電圧が基準値を越える
場合、比較器183の出力は高レベルになり、この論理的
高レベルがラツチ185に与えられる。ラツチ185の出力は
高レベルにラツチされ、ORゲート184、177を介してフラ
イホイールFET 113のためのドライバ178に与えられそ
そのFETをターンオンし、オンに保持する。直列FET 11
1及びフライホイールFET 113を流れる継続した電流状
態はそのレギュレータの電力部101へのVINと直列に接続
されたヒユーズ186を開く。ORゲート184の高レベル出力
がFET 111のための駆動回路103におけるANDゲート138
の反転入力に与えられてそのFETのゲート駆動を解くけ
れども、これはFET 111自体が短絡回路でもあるので過
電圧状態を自然には軽減しないことが多い。
電流制限回路105はフライホイールFET 113における電
流が或る指定された値以下に落ちる（即ち、コイル114
及びフライホイールFETを通る逆方向電流が指定された
値を越える）までそのFETのターンオフを防ぐように働
く。FET 113における電流がゼロになつた時が比較器19
1によつて決定される。比較器191はFET 113にかかる電
圧を感知し、この電圧がゼロになつて電流の反転を表わ
す時に比較器191の出力は高レベルになる。比較器191の
この出力はANDゲート192に与えられる。このANDゲートF
ET 113のためのドライバ178への入力に接続された第２
入力を有する。ドライバ178の入力からANDゲート192へ
の入力はFET 113がターンオンする時に高レベルとな
る。従つて、ノード112における電圧がアースより高く
そしてFET 113がターンオンする時、ANDゲート192の出
力は高レベルとなる。ANDゲート192の出力は抵抗器193
を介してスイツチ194に与えられ、そのANDゲートの出力
が高レベルとなる時にスイツチ194は閉じる。スイツチ1
94が閉じる時、電線195はキヤパシタ196を充電するのを
許される。電線195により与えられた電流は出力電圧V
OUTのレベルに比例する。
キヤパシタ196における電圧のレベルは比較器197の反転
入力に与える。その比較器の非反転入力は基準電圧に接
続される。キヤパシタ196における電圧が基準電圧を越
えると、比較器197の出力は論理的低レベルになる。こ
の比較器197の低レベルはANDゲート198の１つの入力で
あり、それのもう１つの入力はFETドライバ178の入力に
接続される。従つて、FET 113がターンオンし、且つ電
流制限回路105におけるキヤパシタ196が十分に充電した
後、ANDゲート198の出力は低レベルになり、ORゲート18
4の出力は低レベルになる。これはORゲート177への入力
の１つを低レベルにし、１そして他の入力（制限回路10
2からの入力）が低レベルになると、これはドライバ178
を滅勢しFET 113をターンオフする。
電源195の電流がキヤパシタ196を充電することによつて
生じたフライホイールFET 113のターンオフの遅れはそ
のフライホイールFETにおける電流が増加する期間を与
える。電流制限回路105におけるキヤパシタ196を充電す
る電流はVOUTに比例するので、ターンオフ時にフライホ
イールFET 113に流れる電流（インダクタ114を流れる逆
電流）はVOUTの実際の値に関係のない或る指定された値
を電流制限動作の間有するであろう。これはフライホイ
ールFET 113がターンオフする時インダクタに十分なエ
ネルギがあつて、その後直列FET 111の損失のないター
ンオンを可能にするためにノード112における電圧をV1N
のレベルにまですることを保証する。
その回路が電流制限モードで作動していない場合、ORゲ
ート177への入力はFET 113を流れる適当な逆電流であ
ることを、そのFET 113をターンオフすることなく、電
流制限回路105が決定する時低レベルになる。これは、
制御回路102から発生されたORゲート177へのもう１つの
入力が高レベルのままであって、ドライバ178がFET 11
3をターンオンしたまま保持するようORゲート177の高レ
ベルを発生するためである。
電流制限モードにおいて、フライホイールFET 113をオ
ンに保持する時、直列FET 111のターンオンは阻止され
る。これを行うために、電流制限モードの間論理的高レ
ベルにあるORゲート184の出力はドライバ回路103におけ
るANDゲートの反転入力に接続される。これはANDゲート
138の出力を低レベルにさせ、FET 111のためのドライ
バ144を制御するANDゲート137への入力の１つにおいて
低レベル信号を発生する。従つて、直列FET 111に対す
る駆動信号は電流制限モードの間与えられない。前述の
ように、ORゲート184への他の入力が高レベルである渦
電流状態ではこのような駆動信号は与えられない。
電流制限回路105をリセットするために、直列FET 111
がターンオンする（FETドライバ回路103におけるANDゲ
ート137の出力に論理的高レベル信号が現れたことを意
味する）時にいつも、この論理的高レベルは電流制限回
路におけるキヤパシタ196と並列に接続されたトランジ
スタ199のベーすに抵抗器201を介して与えられ、そのト
ランジスタ199のターンオンはキヤパシタ196を放電す
る。
入力回路108では、ANDゲート202の出力線171はレギュレ
ータ100のためのターンオン制御線として働く。その出
力線171はレギュレータ100がターンオンする時高レベル
となる。オン・オフ（ON/OFF）線である。ANDゲート202
への他の２つの入力はレギュレータ100を作動するため
には高レベルでなければならない。これらの１つは入力
電圧が所望の閾値以上であることを保証し、もう１つは
FETの温度が臨界レベル以下であることを保証する。
レギュレータ100の回路108では、そのレギュレータへの
入力電圧V1N抵抗器203、204より成る抵抗成分圧器によ
つて分圧される。その分圧された電圧は比較器206によ
つて基準電圧に比較される。この比較器は或る量のヒス
テリシスを含む或いはラッチと関連して使用可能である
が、レギュレータへの入力電圧が低すぎると低レベルに
なる。比較器206の出力はANDゲート202への１つの入力
である。
ANDゲート202への第３入力を発生する熱式遮断回路は比
較器207を含み、その比較器の反転入力は基準電圧とア
ースとの間に接続された抵抗器208、209より成る抵抗性
分圧器に接続される。同じ基準電圧が抵抗器211及びダ
イオード212は物理的には電力FET 111及び113の近くに
置かれる。そのダイオードの特性は温度が上がるにつれ
てそのダイオードにかかる電圧が減少するというもので
ある。ダイオード212の温度が十に増大しそしてその電
圧が十分に減少する場合、比較器207の非反転入力にせ
つぞくされたそのダイオードにかかる電圧はその比較器
の反転入力に与えられた基準電圧のレベル以下に落ち
る。これが生じると、通常高レベルにある比較器207の
出力は低レベルになり、制御線171を低レベルにする。
【図面の簡単な説明】
第１図は本発明に従って直流−直流コンバータを利用す
る電源装置の概略図、第2a図乃至第2d図は従来の直流−
直流降圧コンバータの回路図及び波形図、第3a図乃至第
3d図は本発明による直流−直流降圧コンバータの回路図
及び波形図、第4a図乃至第4d図は本発明による直流−直
流昇圧コンバータの回路図及び波形図、第5a図乃至第5d
図は本発明による直流−直流降圧・昇圧コンバータの回
路図及び波形図、第６図は第3a図のコンバータの概略図
であってピーク・ツー・ピーク電流制御回路の付加的素
子を示す図、第７図は第3a図の降圧コンバータのための
ピーク・ツー・ピーク電流制御回路の回路図、第８図は
電流制限回路を持った第3a図の降圧コンバータの概略
図、第９図は出力過電圧保護回路を持った第3a図の降圧
コンバータの概略図、第10a及び第10b図はピーク・ツー
・ピーク電流制御、電流制限、過電圧保護及び他の制御
機能を含む直流−直流降圧コンバータの回路図である。 10……単一出力オフライン・スイッチ、12、13、14……
電流モジュール、30……降圧コンバータ、31……直列ス
イッチFET、32……フライホイールFET、33……インダク
タ、34……出力キヤパシタ、36……キヤパシタ、37、38
……駆動回路、40……制御回路、41……キヤパシタ、42
……充電回路、43……放電回路、44……比較器。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１制御信号に応答して第１極性の第１イ
    ンダクタ電圧をインダクタの両端に与えるための手段
    と、第２制御信号に応答して第１インダクタ電圧とは反
    対極性の第２インダクタ電圧を前記インダクタの両端に
    与えるための手段とを含む電圧調整装置における前記イ
    ンダクタを流れる電流を制御するための制御回路であっ
    て、 所定範囲の電圧に充電されるよう動作可能なキャパシタ
    と、 前記第１インダクタ電圧に比例した第１極性の電流でも
    って前記キャパシタの電圧を変えるための第１手段と、 所定のレベルからの前記第２インダクタ電圧のレベルの
    ずれに応じたレベルのかつ前記第１極性とは反対極性の
    電流でもって前記キャパシタの電圧を変えるための第２
    手段と、 第１入力が前記キャパシタに接続され第２入力が基準レ
    ベルに接続された比較回路を含み、前記キャパシタの電
    圧を監視して前記キャパシタの電圧が第１レベルに達し
    た時前記第１制御信号を発生し、前記キャパシタの電圧
    が第２レベルに達した時前記第２制御信号を発生するた
    めの第３手段と、 よりなるインダクタ電流制御回路。
JP62126098A 1986-08-28 1987-05-25 インダクタ電流制御回路 Expired - Lifetime JPH0697838B2 (ja)

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