JP2795217B2 - 同期整流方式コンバータ - Google Patents
同期整流方式コンバータInfo
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- JP2795217B2 JP2795217B2 JP7135081A JP13508195A JP2795217B2 JP 2795217 B2 JP2795217 B2 JP 2795217B2 JP 7135081 A JP7135081 A JP 7135081A JP 13508195 A JP13508195 A JP 13508195A JP 2795217 B2 JP2795217 B2 JP 2795217B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
- H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Description
【０００１】
【産業上の利用分野】本発明は例えばスイッチングレギ
ュレータのように電源の比較的高い効率が要求される分
野で使用される同期整流回路に係わり、詳細には主トラ
ンスの一次側のリセット電圧をクランプして二次側の整
流を同期整流器で行うようにしたアクティブクランプ方
式の同期整流式コンバータ。
ュレータのように電源の比較的高い効率が要求される分
野で使用される同期整流回路に係わり、詳細には主トラ
ンスの一次側のリセット電圧をクランプして二次側の整
流を同期整流器で行うようにしたアクティブクランプ方
式の同期整流式コンバータ。
【０００２】
【０００３】整流回路は一般に整流素子としてダイオー
ドを使用している。このような整流回路では順電圧の低
減すなわち導通損失の低減に限界がある。例えばスイッ
チング電源では、損失が最も大きい部分が整流回路であ
り、この部分の損失が問題となる。整流素子としてＭＯ
Ｓ型のＦＥＴ（電界効果トランジスタ）を使用すると、
この損失を低減させることができる。
ドを使用している。このような整流回路では順電圧の低
減すなわち導通損失の低減に限界がある。例えばスイッ
チング電源では、損失が最も大きい部分が整流回路であ
り、この部分の損失が問題となる。整流素子としてＭＯ
Ｓ型のＦＥＴ（電界効果トランジスタ）を使用すると、
この損失を低減させることができる。
【０００４】ところでスイッチや整流素子によって構成
される半導体素子を使用したコンバータでは、スイッチ
ング時に発生するサージ電圧が問題となる。従来のコン
バータでは、これを例えばＲＣスナバを用いて低減して
いる。これに対してコンバータにアクティブクランプ方
式を採用すると、トランスの一次側のリセット電圧をク
るラプすることで無損失でサージ電圧を抑制することが
可能になる。また、このようにリセット電圧をクランプ
することで、耐圧の低い半導体素子、すなわち低導通損
失品を使用することができる。
される半導体素子を使用したコンバータでは、スイッチ
ング時に発生するサージ電圧が問題となる。従来のコン
バータでは、これを例えばＲＣスナバを用いて低減して
いる。これに対してコンバータにアクティブクランプ方
式を採用すると、トランスの一次側のリセット電圧をク
るラプすることで無損失でサージ電圧を抑制することが
可能になる。また、このようにリセット電圧をクランプ
することで、耐圧の低い半導体素子、すなわち低導通損
失品を使用することができる。
【０００５】ＭＯＳ型のＦＥＴを使用した整流回路で
は、そのゲートの駆動波形が矩形波であることが望まし
い。ＭＯＳ型のＦＥＴを用いた整流素子のゲートを主ト
ランスの二次巻線の電圧で駆動して、その電圧波形が矩
形波ではないような場合には、アクティブクランプ方式
を採用することでこれを矩形波にすることができる。し
たがって、同期整流方式の回路にアクティブクランプ方
式を採用することで、同期整流方式の効果を更に高める
ことが可能である。
は、そのゲートの駆動波形が矩形波であることが望まし
い。ＭＯＳ型のＦＥＴを用いた整流素子のゲートを主ト
ランスの二次巻線の電圧で駆動して、その電圧波形が矩
形波ではないような場合には、アクティブクランプ方式
を採用することでこれを矩形波にすることができる。し
たがって、同期整流方式の回路にアクティブクランプ方
式を採用することで、同期整流方式の効果を更に高める
ことが可能である。
【０００６】図１０は従来のアクティブクランプ方式の
同期整流方式コンバータを表わしたものである。この同
期整流方式コンバータで入力電源１１の高電位側には主
トランス１２の一次巻線１３の巻き始めが接続されてお
り、この巻き終わり側は主スイッチ１４のドレインンに
接続されている。この１４のソースは入力電源１１の低
電位側に接続されている。この同期整流方式コンバータ
には、補助スイッチ１６が設けれている。補助スイッチ
１６のソースは一次巻線１３の巻き終わりに接続され、
ドレインはコンデンサ１７の一端に接続されている。こ
のコンデンサ１７の他端は、一次巻線１３の巻はじめ側
に接続されている。
同期整流方式コンバータを表わしたものである。この同
期整流方式コンバータで入力電源１１の高電位側には主
トランス１２の一次巻線１３の巻き始めが接続されてお
り、この巻き終わり側は主スイッチ１４のドレインンに
接続されている。この１４のソースは入力電源１１の低
電位側に接続されている。この同期整流方式コンバータ
には、補助スイッチ１６が設けれている。補助スイッチ
１６のソースは一次巻線１３の巻き終わりに接続され、
ドレインはコンデンサ１７の一端に接続されている。こ
のコンデンサ１７の他端は、一次巻線１３の巻はじめ側
に接続されている。
【０００７】主トランス１２の二次巻線１８の巻き始め
はＭＯＳ型のＦＥＴ２１のドレインに接続され、この二
次巻線１８の巻き終わりは他のＭＯＳ型のＦＥＴ２２の
ドレインに接続されている。２つのＦＥＴ２１、２２の
ソースは互いに接続されており、二次巻線１８の巻き始
めはＦＥＴ２２のゲートに接続されている。この二次巻
線１８の巻き終わりはＦＥＴ２１のゲートに接続されて
いる。また、チョークコイル２３はその一端がＦＥＴ２
１のドレインに接続されており、他端はコンデンサ２４
の一端に接続されている。このコンデンサ２４の他端
は、ＦＥＴ２１のソースに接続されている。
はＭＯＳ型のＦＥＴ２１のドレインに接続され、この二
次巻線１８の巻き終わりは他のＭＯＳ型のＦＥＴ２２の
ドレインに接続されている。２つのＦＥＴ２１、２２の
ソースは互いに接続されており、二次巻線１８の巻き始
めはＦＥＴ２２のゲートに接続されている。この二次巻
線１８の巻き終わりはＦＥＴ２１のゲートに接続されて
いる。また、チョークコイル２３はその一端がＦＥＴ２
１のドレインに接続されており、他端はコンデンサ２４
の一端に接続されている。このコンデンサ２４の他端
は、ＦＥＴ２１のソースに接続されている。
【０００８】コンデンサ２４の両端には負荷抵抗２５が
接続されている。この同期整流方式コンバータではチョ
ークコイル２３とコンデンサ２４接続点に現われたコン
バータの出力を制御回路２７に入力する。なお、本明細
書では一般に主トランス、主スイッチ整流素子、出力Ｌ
Ｃフィルタで構成される入力を出力に変換する基本回路
の部分をコンバータと呼ぶことにする。
接続されている。この同期整流方式コンバータではチョ
ークコイル２３とコンデンサ２４接続点に現われたコン
バータの出力を制御回路２７に入力する。なお、本明細
書では一般に主トランス、主スイッチ整流素子、出力Ｌ
Ｃフィルタで構成される入力を出力に変換する基本回路
の部分をコンバータと呼ぶことにする。
【０００９】制御回路２７は２つの出力として主スイッ
チ制御パルス２８と補助スイッチ制御パルス２９を出力
するようになっている。このうちの主スイッチ制御パル
ス２８は主スイッチ１４のゲートに入力され、補助スイ
ッチ制御パルス２９は補助スイッチ１６のゲートに入力
されるようになっている。なお、この図で示している各
ダイオード３１〜３４は、それぞれ補助スイッチ１６、
主スイッチ１４、ＦＥＴ２２、２１の寄生ダイオードで
ある。また、ダイオード３２と並列に接続されたコンデ
ンサ３６は主スイッチ１４のドレイン・ソース間の寄生
容量である。
チ制御パルス２８と補助スイッチ制御パルス２９を出力
するようになっている。このうちの主スイッチ制御パル
ス２８は主スイッチ１４のゲートに入力され、補助スイ
ッチ制御パルス２９は補助スイッチ１６のゲートに入力
されるようになっている。なお、この図で示している各
ダイオード３１〜３４は、それぞれ補助スイッチ１６、
主スイッチ１４、ＦＥＴ２２、２１の寄生ダイオードで
ある。また、ダイオード３２と並列に接続されたコンデ
ンサ３６は主スイッチ１４のドレイン・ソース間の寄生
容量である。
【００１０】このような同期整流方式コンバータの動作
を次に説明する。主トランス１２の一次巻線１３の巻数
をＮP とし、二次巻線１８の巻数をＮS とする。また、
コンデンサ１７の両端の電圧をＶC とする。
を次に説明する。主トランス１２の一次巻線１３の巻数
をＮP とし、二次巻線１８の巻数をＮS とする。また、
コンデンサ１７の両端の電圧をＶC とする。
【００１１】図１１はこの同期整流方式コンバータの各
部の動作波形を示したものである。同図（ａ）は主スイ
ッチ制御パルス２８の波形変化を示しており、時刻ｔ0
に主スイッチ１４がターンオンし、時刻ｔ1 にターンオ
フする。同図（ｂ）は補助スイッチ制御パルス２９の波
形変化を示しており、時刻ｔ2 に補助スイッチ１６がタ
ーンオンする。同図（ｃ）は主トランス１２の一次巻線
１３の電圧波形を示したものであり、同図（ｄ）は主ト
ランス１２の一次側励磁電流を表わしている。時刻ｔ3
に主トランス１２のリセット電圧が最大になり、更に、
時刻ｔ4 には同図（ｂ）に示すように補助スイッチ１６
がターンオフし、時刻ｔ5 には再び主スイッチ１４がタ
ーンオンする。同図（ｅ）はＭＯＳ型のＦＥＴ２２のゲ
ートの電圧波形を示しており、同図（ｆ）は他のＭＯＳ
型のＦＥＴ２１のゲートの電圧波形を示している。
部の動作波形を示したものである。同図（ａ）は主スイ
ッチ制御パルス２８の波形変化を示しており、時刻ｔ0
に主スイッチ１４がターンオンし、時刻ｔ1 にターンオ
フする。同図（ｂ）は補助スイッチ制御パルス２９の波
形変化を示しており、時刻ｔ2 に補助スイッチ１６がタ
ーンオンする。同図（ｃ）は主トランス１２の一次巻線
１３の電圧波形を示したものであり、同図（ｄ）は主ト
ランス１２の一次側励磁電流を表わしている。時刻ｔ3
に主トランス１２のリセット電圧が最大になり、更に、
時刻ｔ4 には同図（ｂ）に示すように補助スイッチ１６
がターンオフし、時刻ｔ5 には再び主スイッチ１４がタ
ーンオンする。同図（ｅ）はＭＯＳ型のＦＥＴ２２のゲ
ートの電圧波形を示しており、同図（ｆ）は他のＭＯＳ
型のＦＥＴ２１のゲートの電圧波形を示している。
【００１２】この図１１で同図（ａ）と（ｂ）に示され
るように、主スイッチ制御パルス２８と補助スイッチ制
御パルス２９は互いに逆の波形変化を示すように逆動作
を行う。また、これらは共通した“オフ”状態の期間ｔ
1 〜ｔ2 、ｔ4 〜ｔ5 を有している。期間ｔ0 〜ｔ1 で
は、主スイッチ１４がオン状態である。このとき、同図
（ｃ）にも示すように主トランス１２の一次巻線１３お
よび二次巻線１８の巻き始めに正の電圧が印加される。
このとき、二次巻線１８には電圧ＶIN・ ＮS／ＮP の
電圧が発生する。この巻線電圧によって、同図（ｅ）に
ＦＥＴ２２のゲート電圧波形として示すようにＦＥＴ２
２のゲートが順バイアスされ、ＦＥＴ２２はオン状態と
なる。
るように、主スイッチ制御パルス２８と補助スイッチ制
御パルス２９は互いに逆の波形変化を示すように逆動作
を行う。また、これらは共通した“オフ”状態の期間ｔ
1 〜ｔ2 、ｔ4 〜ｔ5 を有している。期間ｔ0 〜ｔ1 で
は、主スイッチ１４がオン状態である。このとき、同図
（ｃ）にも示すように主トランス１２の一次巻線１３お
よび二次巻線１８の巻き始めに正の電圧が印加される。
このとき、二次巻線１８には電圧ＶIN・ ＮS／ＮP の
電圧が発生する。この巻線電圧によって、同図（ｅ）に
ＦＥＴ２２のゲート電圧波形として示すようにＦＥＴ２
２のゲートが順バイアスされ、ＦＥＴ２２はオン状態と
なる。
【００１３】一方、ＦＥＴ２２のオン時電圧降下分は通
常０．２Ｖ程度であるが、これによって同図（ｆ）に示
すようにＦＥＴ２１のゲートが逆バイアスされる。この
ためＦＥＴ２１はオフ状態となっている。この状態で
は、負荷電流は、二次巻線１８の巻き始めからチョーク
コイル２３、負荷抵抗２５、ＦＥＴ２２のソース、ドレ
イン、二次巻線１８の巻き終わりに示す順路で流れるこ
とになる。
常０．２Ｖ程度であるが、これによって同図（ｆ）に示
すようにＦＥＴ２１のゲートが逆バイアスされる。この
ためＦＥＴ２１はオフ状態となっている。この状態で
は、負荷電流は、二次巻線１８の巻き始めからチョーク
コイル２３、負荷抵抗２５、ＦＥＴ２２のソース、ドレ
イン、二次巻線１８の巻き終わりに示す順路で流れるこ
とになる。
【００１４】また、期間ｔ0 〜ｔ1 の区間で、補助スイ
ッチ１６はオフ状態となっており、このときドレイン・
ソース間にはＶCN＋ＶC の値の電圧が印加されている。
ッチ１６はオフ状態となっており、このときドレイン・
ソース間にはＶCN＋ＶC の値の電圧が印加されている。
【００１５】次の期間ｔ1 〜ｔ2 では、主スイッチ１４
と補助スイッチ１６が共にオフ状態となっている。期間
ｔ0 〜ｔ1 で主トランス１２に蓄積された磁気エネルギ
は、このときに一次巻線１３の巻き終わりから補助スイ
ッチ１６の寄生ダイオード３１のアノードからカソード
を経てコンデンサ１７、一次巻線１３の巻き始めへのル
ートでこのコンデンサ１７に吸収される。
と補助スイッチ１６が共にオフ状態となっている。期間
ｔ0 〜ｔ1 で主トランス１２に蓄積された磁気エネルギ
は、このときに一次巻線１３の巻き終わりから補助スイ
ッチ１６の寄生ダイオード３１のアノードからカソード
を経てコンデンサ１７、一次巻線１３の巻き始めへのル
ートでこのコンデンサ１７に吸収される。
【００１６】更に次の期間ｔ2 〜ｔ3 では、補助スイッ
チ１６がオン状態となっている。このため、期間ｔ1 〜
ｔ2 に引き続いて、主トランス１２に蓄積された磁気エ
ネルギが今度は主トランス１２の一次巻線１３の巻き終
わりから補助スイッチ１６のソース、ドレイン、コンデ
ンサ１７および一次巻線１３の巻き始めを順に経るルー
トでこのコンデンサ１７に吸収される。補助スイッチ１
６は、期間ｔ1 〜ｔ3の間でターンオンすればよい。
チ１６がオン状態となっている。このため、期間ｔ1 〜
ｔ2 に引き続いて、主トランス１２に蓄積された磁気エ
ネルギが今度は主トランス１２の一次巻線１３の巻き終
わりから補助スイッチ１６のソース、ドレイン、コンデ
ンサ１７および一次巻線１３の巻き始めを順に経るルー
トでこのコンデンサ１７に吸収される。補助スイッチ１
６は、期間ｔ1 〜ｔ3の間でターンオンすればよい。
【００１７】次の期間ｔ3 〜ｔ4 では、期間ｔ1 〜ｔ3
の間にコンデンサ１７蓄積されたエネルギが再び主トラ
ンス１２に吸収される。その経路は、コンデンサ１７か
ら補助スイッチ１６のドレイン、ソース、一次巻線１３
の巻き終わり、一次巻線１３の巻き始め、コンデンサ１
７を順に辿るルートとなる。
の間にコンデンサ１７蓄積されたエネルギが再び主トラ
ンス１２に吸収される。その経路は、コンデンサ１７か
ら補助スイッチ１６のドレイン、ソース、一次巻線１３
の巻き終わり、一次巻線１３の巻き始め、コンデンサ１
７を順に辿るルートとなる。
【００１８】時刻ｔ4 に補助スイッチ１６がターンオフ
する。この後の期間ｔ4 〜ｔ5 には、主スイッチ１４の
ドレイン・ソース間の寄生容量３６に蓄積されていたエ
ネルギが主トランス１２に吸収される。その経路は、寄
生容量３６から一次巻線１３の巻き終わり、一次巻線１
３の巻き始め、入力電源１１の高電位側、入力電源１１
の低電位側、寄生容量３６を順に辿るルートとなる。
する。この後の期間ｔ4 〜ｔ5 には、主スイッチ１４の
ドレイン・ソース間の寄生容量３６に蓄積されていたエ
ネルギが主トランス１２に吸収される。その経路は、寄
生容量３６から一次巻線１３の巻き終わり、一次巻線１
３の巻き始め、入力電源１１の高電位側、入力電源１１
の低電位側、寄生容量３６を順に辿るルートとなる。
【００１９】そこで、主トランス１２の一次インダクタ
ンスとコンデンサ１７の時定数がコンバータのスイッチ
ング周期と比較して十分大きくなるようにコンデンサ１
７の容量を選択することにより、周期ｔ1 〜ｔ4 で主ト
ランス１２のリセット電圧はコンデンサ１７によってク
ランプされたほぼ直線近似的な共振波形となる。また、
周期ｔ4 〜ｔ5 では、主トランス１２の一次インダクタ
ンスと寄生容量３６による急速な立ち下がりの共振波形
となる。この結果、主トランス１２のリセット電圧は、
ほぼ矩形波に近い波形となる。
ンスとコンデンサ１７の時定数がコンバータのスイッチ
ング周期と比較して十分大きくなるようにコンデンサ１
７の容量を選択することにより、周期ｔ1 〜ｔ4 で主ト
ランス１２のリセット電圧はコンデンサ１７によってク
ランプされたほぼ直線近似的な共振波形となる。また、
周期ｔ4 〜ｔ5 では、主トランス１２の一次インダクタ
ンスと寄生容量３６による急速な立ち下がりの共振波形
となる。この結果、主トランス１２のリセット電圧は、
ほぼ矩形波に近い波形となる。
【００２０】期間ｔ1 〜ｔ5 では、主トランス１２の一
次巻線１３および二次巻線１８の巻き終わりに正の電圧
が加わって、二次巻線１８にはＶC ・ＮS ／ＮP の値の
電圧が発生する。この巻線電圧によってゲートが順バイ
アスされたＦＥＴ２１はオン状態となる。一方、このＦ
ＥＴ２１の電圧降下分は通常で０．２Ｖ程度であるが、
これによってゲートが逆バイアスされた他のＦＥＴ２２
はオフ状態となる。チョークコイル２３は、期間ｔ0 〜
ｔ1 の間に蓄積されたエネルギを期間ｔ1 〜ｔ 5 で負荷
抵抗２５に放出する。このときの負荷電流は、チョーク
コイル２３、負荷抵抗２５、ＦＥＴ２１のソース、ドレ
イン、チョークコイル２３のルートで流れることにな
る。
次巻線１３および二次巻線１８の巻き終わりに正の電圧
が加わって、二次巻線１８にはＶC ・ＮS ／ＮP の値の
電圧が発生する。この巻線電圧によってゲートが順バイ
アスされたＦＥＴ２１はオン状態となる。一方、このＦ
ＥＴ２１の電圧降下分は通常で０．２Ｖ程度であるが、
これによってゲートが逆バイアスされた他のＦＥＴ２２
はオフ状態となる。チョークコイル２３は、期間ｔ0 〜
ｔ1 の間に蓄積されたエネルギを期間ｔ1 〜ｔ 5 で負荷
抵抗２５に放出する。このときの負荷電流は、チョーク
コイル２３、負荷抵抗２５、ＦＥＴ２１のソース、ドレ
イン、チョークコイル２３のルートで流れることにな
る。
【００２１】このように２つのＦＥＴ２１、２２のゲー
トを主トランス１２の二次巻線１８によって駆動するこ
とによって、これらＦＥＴ２１、２２の動作を主スイッ
チ１４の動作と同期することができ、整流回路が構成さ
れる。
トを主トランス１２の二次巻線１８によって駆動するこ
とによって、これらＦＥＴ２１、２２の動作を主スイッ
チ１４の動作と同期することができ、整流回路が構成さ
れる。
【００２２】以上説明した従来の同期整流方式コンバー
タでは、主スイッチ１４がオフとなる期間ｔ1 〜ｔ5 に
おいて、主トランス１２のリセット電圧がほぼ矩形波と
なる。このため、ＭＯＳ型のＦＥＴ２１のゲート端子に
このＦＥＴ２１が十分オンするのに必要な電圧をほぼ一
定に印加しつづけることができ、この同期整流方式コン
バータの損失を小さくすることができる。また、コンバ
ータの入力条件や負荷条件が変化しても、主トランス１
２のリセット電圧が大きく変化しない。このため、コン
バータの入力変動や負荷変動に対して、ＦＥＴ２１を安
定して駆動することができる。
タでは、主スイッチ１４がオフとなる期間ｔ1 〜ｔ5 に
おいて、主トランス１２のリセット電圧がほぼ矩形波と
なる。このため、ＭＯＳ型のＦＥＴ２１のゲート端子に
このＦＥＴ２１が十分オンするのに必要な電圧をほぼ一
定に印加しつづけることができ、この同期整流方式コン
バータの損失を小さくすることができる。また、コンバ
ータの入力条件や負荷条件が変化しても、主トランス１
２のリセット電圧が大きく変化しない。このため、コン
バータの入力変動や負荷変動に対して、ＦＥＴ２１を安
定して駆動することができる。
【００２３】また、主トランス１２のリセット電圧のピ
ーク値を小さくすることができる。このため、主トラン
ス１２およびＭＯＳ型のＦＥＴ２２に低耐圧の部品、す
なわち低オン抵抗で低寄生容量の部品を使用することが
でき、損失を小さくすることができるという利点があ
る。
ーク値を小さくすることができる。このため、主トラン
ス１２およびＭＯＳ型のＦＥＴ２２に低耐圧の部品、す
なわち低オン抵抗で低寄生容量の部品を使用することが
でき、損失を小さくすることができるという利点があ
る。
【００２４】
【発明が解決しようとする課題】ところで、この従来の
アクティブクランプ方式の同期整流方式コンバータで
は、同期整流器の制御端子（図でＭＯＳ型のＦＥＴ２
１、２２のゲート）を主トランス１２の二次巻線１８で
駆動している。二次巻線電圧は、コンバータのメイン回
路の設計により決定される。このため、前記した同期整
流器の制御端子に最適な駆動電圧を印加することができ
ない場合があり、整流回路の損失が大きくなる場合があ
った。
アクティブクランプ方式の同期整流方式コンバータで
は、同期整流器の制御端子（図でＭＯＳ型のＦＥＴ２
１、２２のゲート）を主トランス１２の二次巻線１８で
駆動している。二次巻線電圧は、コンバータのメイン回
路の設計により決定される。このため、前記した同期整
流器の制御端子に最適な駆動電圧を印加することができ
ない場合があり、整流回路の損失が大きくなる場合があ
った。
【００２５】例えば、出力電圧が低いコンバータで入力
電圧が低い場合等には、主トランス１２の二次巻線１８
の電圧が小さくなり、同期整流器を十分オンすることが
できず、導通損失が大きくなる場合があった。また、出
力電圧が高いコンバータで入力電圧が高い場合等には、
主トランス１２の二次巻線１８の電圧が大きくなり、同
期整流器の駆動損失が同様に大きくなる場合があった。
電圧が低い場合等には、主トランス１２の二次巻線１８
の電圧が小さくなり、同期整流器を十分オンすることが
できず、導通損失が大きくなる場合があった。また、出
力電圧が高いコンバータで入力電圧が高い場合等には、
主トランス１２の二次巻線１８の電圧が大きくなり、同
期整流器の駆動損失が同様に大きくなる場合があった。
【００２６】そこで本発明の目的は、電源の効率的な活
用を行うことのできる同期整流回路を提供することにあ
る。
用を行うことのできる同期整流回路を提供することにあ
る。
【００２７】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）その一次巻線側に整流前の入力電圧を印加さ
れる主トランスと、（ロ）この主トランスの一次側巻線
と直列に接続された主スイッチと、（ハ）この主スイッ
チと並列に接続され主スイッチに同期して主トランスの
一次側のリセット電圧をクランプするクランプ用スイッ
チならびにコンデンサからなる直列回路と、（ニ）主ト
ランスの二次巻線に並列に接続され主スイッチに同期し
て動作する第１および第２の同期整流器からなる直列回
路と、（ホ）主トランスの補助巻線と第１の同期整流器
の制御側の端子との間に配置された第１のインピーダン
ス回路と、（ヘ）主トランスの二次巻線と第２の同期整
流器の制御側の端子との間に配置された第２のインピー
ダンス回路と、（ト）第２の同期整流器に並列に接続さ
れチョークコイルとコンデンサからなるＬＣフィルタと
を具備しアクティブクランプ方式でこのＬＣフィルタを
構成するチョークコイルとコンデンサの接続点より同期
整流出力を得ることを特徴としている。
は、（イ）その一次巻線側に整流前の入力電圧を印加さ
れる主トランスと、（ロ）この主トランスの一次側巻線
と直列に接続された主スイッチと、（ハ）この主スイッ
チと並列に接続され主スイッチに同期して主トランスの
一次側のリセット電圧をクランプするクランプ用スイッ
チならびにコンデンサからなる直列回路と、（ニ）主ト
ランスの二次巻線に並列に接続され主スイッチに同期し
て動作する第１および第２の同期整流器からなる直列回
路と、（ホ）主トランスの補助巻線と第１の同期整流器
の制御側の端子との間に配置された第１のインピーダン
ス回路と、（ヘ）主トランスの二次巻線と第２の同期整
流器の制御側の端子との間に配置された第２のインピー
ダンス回路と、（ト）第２の同期整流器に並列に接続さ
れチョークコイルとコンデンサからなるＬＣフィルタと
を具備しアクティブクランプ方式でこのＬＣフィルタを
構成するチョークコイルとコンデンサの接続点より同期
整流出力を得ることを特徴としている。
【００２８】すなわち請求項１記載の発明では、主トラ
ンスの二次巻線に並列に接続され主トランスの一次巻線
と直接に接続された主スイッチと同期して動作する第１
および第２の同期整流器を有し、それぞれの同期整流器
の制御側端子には第１のインピーダンス回路を介して主
トランス補助巻線が、第２のインピーダンス回路を介し
て主トランスの二次巻線が接続されるようにした。そし
て、第２の同期整流器に並列に接続されたＬＣフィルタ
のチョークコイルとコンデンサの接続点より同期整流出
力を得るようにした。このように主トランスに１つの補
助巻線を有しており、これと第１の同期整流器の制御側
の端子との間に第１のインピーダンス回路を接続するこ
とにし、一方、主トランスのリセット電圧をほぼ矩形波
としている。また、補助巻線のターン数の設定によって
同期整流器の制御側の端子に同期整流器がオンするのに
適切な電圧をほぼ一定に印加し続けることで整流時の損
失を小さくしている。
ンスの二次巻線に並列に接続され主トランスの一次巻線
と直接に接続された主スイッチと同期して動作する第１
および第２の同期整流器を有し、それぞれの同期整流器
の制御側端子には第１のインピーダンス回路を介して主
トランス補助巻線が、第２のインピーダンス回路を介し
て主トランスの二次巻線が接続されるようにした。そし
て、第２の同期整流器に並列に接続されたＬＣフィルタ
のチョークコイルとコンデンサの接続点より同期整流出
力を得るようにした。このように主トランスに１つの補
助巻線を有しており、これと第１の同期整流器の制御側
の端子との間に第１のインピーダンス回路を接続するこ
とにし、一方、主トランスのリセット電圧をほぼ矩形波
としている。また、補助巻線のターン数の設定によって
同期整流器の制御側の端子に同期整流器がオンするのに
適切な電圧をほぼ一定に印加し続けることで整流時の損
失を小さくしている。
【００２９】請求項２記載の発明では、（イ）その一次
巻線側に整流前の入力電圧を印加される主トランスと、
（ロ）この主トランスの一次側巻線と直列に接続された
主スイッチと、（ハ）この主スイッチと並列に接続され
主スイッチに同期して前記主トランスの一次側のリセッ
ト電圧をクランプするクランプ用スイッチならびにコン
デンサからなる直列回路と、（ニ）主トランスの二次巻
線に並列に接続され主スイッチに同期して動作し、主ト
ランスの補助巻線と制御側の端子が接続されている第１
の同期整流器および主トランスの二次巻線と制御側の端
子が接続されている第２の同期整流器からなる直列回路
と、（ホ）第２の同期整流器に並列に接続されチョーク
コイルとコンデンサからなるＬＣフィルタとを具備しア
クティブクランプ方式でこのＬＣフィルタを構成するチ
ョークコイルとコンデンサの接続点より同期整流出力を
得ることを特徴としている。
巻線側に整流前の入力電圧を印加される主トランスと、
（ロ）この主トランスの一次側巻線と直列に接続された
主スイッチと、（ハ）この主スイッチと並列に接続され
主スイッチに同期して前記主トランスの一次側のリセッ
ト電圧をクランプするクランプ用スイッチならびにコン
デンサからなる直列回路と、（ニ）主トランスの二次巻
線に並列に接続され主スイッチに同期して動作し、主ト
ランスの補助巻線と制御側の端子が接続されている第１
の同期整流器および主トランスの二次巻線と制御側の端
子が接続されている第２の同期整流器からなる直列回路
と、（ホ）第２の同期整流器に並列に接続されチョーク
コイルとコンデンサからなるＬＣフィルタとを具備しア
クティブクランプ方式でこのＬＣフィルタを構成するチ
ョークコイルとコンデンサの接続点より同期整流出力を
得ることを特徴としている。
【００３０】すなわち請求項２記載の発明では、主トラ
ンスの二次巻線に並列に主スイッチに同期して動作する
第１および第２の同期整流器を接続し、主トランスの二
次巻線とその制御側端子が直接接続された第２の同期整
流器に並列に接続されたＬＣフィルタのチョークコイル
とコンデンサの接続点より同期整流出力を得るようにし
た。さらに、主トランスに１つの補助巻線を有してお
り、これと第１の同期整流器の制御側の端子とを直接接
続することにし、一方、主トランスのリセット電圧をほ
ぼ矩形波としている。また、補助巻線のターン数の設定
によって同期整流器の制御側の端子に同期整流器がオン
するのに適切な電圧をほぼ一定に印加し続けることで整
流時の損失を小さくしている。
ンスの二次巻線に並列に主スイッチに同期して動作する
第１および第２の同期整流器を接続し、主トランスの二
次巻線とその制御側端子が直接接続された第２の同期整
流器に並列に接続されたＬＣフィルタのチョークコイル
とコンデンサの接続点より同期整流出力を得るようにし
た。さらに、主トランスに１つの補助巻線を有してお
り、これと第１の同期整流器の制御側の端子とを直接接
続することにし、一方、主トランスのリセット電圧をほ
ぼ矩形波としている。また、補助巻線のターン数の設定
によって同期整流器の制御側の端子に同期整流器がオン
するのに適切な電圧をほぼ一定に印加し続けることで整
流時の損失を小さくしている。
【００３１】請求項３記載の発明では、請求項１記載の
同期整流方式コンバータで、第１および第２のインピー
ダンス回路は、抵抗素子で構成されていることを特徴と
している。
同期整流方式コンバータで、第１および第２のインピー
ダンス回路は、抵抗素子で構成されていることを特徴と
している。
【００３２】請求項４記載の発明では、請求項１記載の
同期整流方式コンバータで、第１および第２のインピー
ダンス回路は、抵抗素子とダイオードからなる並列回路
で構成されていることを特徴としている。
同期整流方式コンバータで、第１および第２のインピー
ダンス回路は、抵抗素子とダイオードからなる並列回路
で構成されていることを特徴としている。
【００３３】請求項５記載の発明では、請求項１記載の
同期整流方式コンバータで、第１および第２のインピー
ダンス回路はコンデンサからなり、それぞれ接続される
同期整流器の制御側の端子と前記主トランスの二次巻線
との間には抵抗素子が接続されていることを特徴として
いる。
同期整流方式コンバータで、第１および第２のインピー
ダンス回路はコンデンサからなり、それぞれ接続される
同期整流器の制御側の端子と前記主トランスの二次巻線
との間には抵抗素子が接続されていることを特徴として
いる。
【００３４】
【実施例】以下実施例につき本発明を詳細に説明する。
【００３５】図１は本発明の一実施例における同期整流
方式コンバータの構成を示したものである。この同期整
流方式コンバータで入力電源４１の高電位側には主トラ
ンス４２の一次巻線４３の巻き始め側が接続されてお
り、この巻き終わり側は主スイッチ４４のドレインに接
続されている。この主スイッチ４４のソースは入力電源
４１の低電位側に接続されている。この同期整流方式コ
ンバータには、補助スイッチ４６が設けられている。補
助スイッチ４６のソースは一次巻線４３の巻き終わりに
接続され、ドレインはコンデンサ４７の一端に接続され
ている。このコンデンサ４７の他端は、一次巻線４３の
巻き始め側に接続されている。
方式コンバータの構成を示したものである。この同期整
流方式コンバータで入力電源４１の高電位側には主トラ
ンス４２の一次巻線４３の巻き始め側が接続されてお
り、この巻き終わり側は主スイッチ４４のドレインに接
続されている。この主スイッチ４４のソースは入力電源
４１の低電位側に接続されている。この同期整流方式コ
ンバータには、補助スイッチ４６が設けられている。補
助スイッチ４６のソースは一次巻線４３の巻き終わりに
接続され、ドレインはコンデンサ４７の一端に接続され
ている。このコンデンサ４７の他端は、一次巻線４３の
巻き始め側に接続されている。
【００３６】主トランス４２の二次巻線４８の巻き始め
はＭＯＳ型のＦＥＴ（電界効果トランジスタ）５１のソ
ースに接続され、この二次巻線４８の巻き終わりは他の
ＭＯＳ型のＦＥＴ５２のソースに接続されている。２つ
のＦＥＴ５１、５２のドレインは互いに接続されてお
り、主トランス４２の補助巻線５３の巻き始めは第１の
インピーダンス回路５４を経由してＦＥＴ５１のゲート
に接続されている。補助巻線５３の巻き終わりは、ＦＥ
Ｔ５１のソースに接続され、主トランス４２の他の補助
巻線５６の巻き始めはＦＥＴ５２のソースに接続され、
巻き終わりの方は第２のインピーダンス回路５７を経由
してＦＥＴ５２のゲートに接続されている。また、チョ
ークコイル５８の一端はＦＥＴ５２のドレイン側に接続
され、他端はコンデンサ５９の一端に接続されている。
このコンデンサ５９の他端は、ＦＥＴ５２のソース側に
接続されている。
はＭＯＳ型のＦＥＴ（電界効果トランジスタ）５１のソ
ースに接続され、この二次巻線４８の巻き終わりは他の
ＭＯＳ型のＦＥＴ５２のソースに接続されている。２つ
のＦＥＴ５１、５２のドレインは互いに接続されてお
り、主トランス４２の補助巻線５３の巻き始めは第１の
インピーダンス回路５４を経由してＦＥＴ５１のゲート
に接続されている。補助巻線５３の巻き終わりは、ＦＥ
Ｔ５１のソースに接続され、主トランス４２の他の補助
巻線５６の巻き始めはＦＥＴ５２のソースに接続され、
巻き終わりの方は第２のインピーダンス回路５７を経由
してＦＥＴ５２のゲートに接続されている。また、チョ
ークコイル５８の一端はＦＥＴ５２のドレイン側に接続
され、他端はコンデンサ５９の一端に接続されている。
このコンデンサ５９の他端は、ＦＥＴ５２のソース側に
接続されている。
【００３７】コンデンサ５９の両端には、負荷抵抗６１
が接続されている。コンデンサ５９の一端側のコンバー
タの出力６２は制御回路６３に入力される。制御回路６
３からは主スイッチ４４を制御する主スイッチ制御パル
ス６４と、補助スイッチ４６を制御する補助スイッチ制
御パルス６５が出力される。主スイッチ制御パルス６４
は主スイッチ４４のゲートに入力され、補助スイッチ制
御パルス６５は補助スイッチ４６のゲートに入力され
る。
が接続されている。コンデンサ５９の一端側のコンバー
タの出力６２は制御回路６３に入力される。制御回路６
３からは主スイッチ４４を制御する主スイッチ制御パル
ス６４と、補助スイッチ４６を制御する補助スイッチ制
御パルス６５が出力される。主スイッチ制御パルス６４
は主スイッチ４４のゲートに入力され、補助スイッチ制
御パルス６５は補助スイッチ４６のゲートに入力され
る。
【００３８】なお、この図で示している各ダイオード７
１〜７４は、それぞれ補助スイッチ４６、主スイッチ４
４、ＦＥＴ５１、５２の寄生ダイオードである。また、
ダイオード７２と並列に接続されたコンデンサ７５は主
スイッチ４４のドレイン・ソース間の寄生容量である。
本実施例で主トランス４２の一次巻線４３、二次巻線４
８、および２つの補助巻線５３、５６の巻数をそれぞれ
ＮP 、ＮSO、ＮS1、Ｎ S2とする。
１〜７４は、それぞれ補助スイッチ４６、主スイッチ４
４、ＦＥＴ５１、５２の寄生ダイオードである。また、
ダイオード７２と並列に接続されたコンデンサ７５は主
スイッチ４４のドレイン・ソース間の寄生容量である。
本実施例で主トランス４２の一次巻線４３、二次巻線４
８、および２つの補助巻線５３、５６の巻数をそれぞれ
ＮP 、ＮSO、ＮS1、Ｎ S2とする。
【００３９】図２は、このような同期整流方式コンバー
タの各部の波形を示したものである。この図２と共に本
実施例の同期整流方式コンバータの動作を説明する。同
図（ａ）は主スイッチ制御パルス６４の波形変化を示し
ており、時刻ｔ0 に主スイッチ４４がターンオンし、時
刻ｔ1 にターンオフする。同図（ｂ）は補助スイッチ制
御パルス６５の波形変化を示しており、時刻ｔ2 に補助
スイッチ４６がターンオンする。同図（ｃ）は主トラン
ス４２の一次巻線４３の電圧波形を示したものであり、
同図（ｄ）は主トランス４２の一次側励磁電流を表わし
ている。時刻ｔ 3 に主トランス４２のリセット電圧が最
大になり、更に、時刻ｔ4 には同図（ｂ）に示すように
補助スイッチ４６がターンオフし、時刻ｔ5 には再び主
スイッチ４４がターンオンする。同図（ｅ）はＭＯＳ型
のＦＥＴ５１のゲートの電圧波形を示しており、同図
（ｆ）は他のＭＯＳ型のＦＥＴ５２のゲートの電圧波形
を示している。
タの各部の波形を示したものである。この図２と共に本
実施例の同期整流方式コンバータの動作を説明する。同
図（ａ）は主スイッチ制御パルス６４の波形変化を示し
ており、時刻ｔ0 に主スイッチ４４がターンオンし、時
刻ｔ1 にターンオフする。同図（ｂ）は補助スイッチ制
御パルス６５の波形変化を示しており、時刻ｔ2 に補助
スイッチ４６がターンオンする。同図（ｃ）は主トラン
ス４２の一次巻線４３の電圧波形を示したものであり、
同図（ｄ）は主トランス４２の一次側励磁電流を表わし
ている。時刻ｔ 3 に主トランス４２のリセット電圧が最
大になり、更に、時刻ｔ4 には同図（ｂ）に示すように
補助スイッチ４６がターンオフし、時刻ｔ5 には再び主
スイッチ４４がターンオンする。同図（ｅ）はＭＯＳ型
のＦＥＴ５１のゲートの電圧波形を示しており、同図
（ｆ）は他のＭＯＳ型のＦＥＴ５２のゲートの電圧波形
を示している。
【００４０】この図２で同図（ａ）と（ｂ）に示される
ように、主スイッチ制御パルス６４と補助スイッチ制御
パルス６５は互いに逆の波形変化を示すように逆動作を
行う。また、これらは共通した“オフ”状態の期間ｔ1
〜ｔ2 、ｔ4 〜ｔ5 を有している。期間ｔ0 〜ｔ1 で
は、主スイッチ４４がオン状態である。このとき、同図
（ｃ）にも示すように主トランス４２の一次巻線４３お
よび二次巻線４８、および２つの補助巻線５３、５６の
巻き始めに正の電圧が印加される。このとき、主トラン
ス４２の補助巻線５３には電圧ＶIN・ ＮS1／ＮP が発
生する。この巻線電圧によって、ＦＥＴ５１のゲートが
順バイアスとなり、このＦＥＴ５１がオン状態となる。
ように、主スイッチ制御パルス６４と補助スイッチ制御
パルス６５は互いに逆の波形変化を示すように逆動作を
行う。また、これらは共通した“オフ”状態の期間ｔ1
〜ｔ2 、ｔ4 〜ｔ5 を有している。期間ｔ0 〜ｔ1 で
は、主スイッチ４４がオン状態である。このとき、同図
（ｃ）にも示すように主トランス４２の一次巻線４３お
よび二次巻線４８、および２つの補助巻線５３、５６の
巻き始めに正の電圧が印加される。このとき、主トラン
ス４２の補助巻線５３には電圧ＶIN・ ＮS1／ＮP が発
生する。この巻線電圧によって、ＦＥＴ５１のゲートが
順バイアスとなり、このＦＥＴ５１がオン状態となる。
【００４１】一方、主トランス４２の補助巻線５６には
電圧ＶIN・ ＮS2／ＮP が発生する。この巻線電圧によ
ってＦＥＴ５２のゲートが逆バイアスされ、このＦＥＴ
５２がオフ状態となる。したがって、負荷抵抗６１を流
れる負荷電流は、主トランス４２の二次巻線４８の巻き
始めから、ＦＥＴ５１のソース、このドレイン、チョー
クコイル５８、負荷抵抗６１、二次巻線４８の巻き終わ
りのルートを順に辿るように流れることになる。また、
図２（ｂ）に示したように期間ｔ0 〜ｔ1 では補助スイ
ッチ４６がオフ状態を示している。このとき、補助スイ
ッチ４６のドレイン・ソース間には、ＶIN＋ＶC の電圧
が印加されている。
電圧ＶIN・ ＮS2／ＮP が発生する。この巻線電圧によ
ってＦＥＴ５２のゲートが逆バイアスされ、このＦＥＴ
５２がオフ状態となる。したがって、負荷抵抗６１を流
れる負荷電流は、主トランス４２の二次巻線４８の巻き
始めから、ＦＥＴ５１のソース、このドレイン、チョー
クコイル５８、負荷抵抗６１、二次巻線４８の巻き終わ
りのルートを順に辿るように流れることになる。また、
図２（ｂ）に示したように期間ｔ0 〜ｔ1 では補助スイ
ッチ４６がオフ状態を示している。このとき、補助スイ
ッチ４６のドレイン・ソース間には、ＶIN＋ＶC の電圧
が印加されている。
【００４２】期間ｔ1 〜ｔ5 におけるコンバータの一次
側の動作は図１０に示した従来の同期整流方式コンバー
タと同様であり、これらの説明は省略する。この期間ｔ
1 〜ｔ5 に主トランス４２の各巻線４３、４８、５３、
５６の巻き終わりに正の電圧が印加される。このとき、
主トランス４２の補助巻線５３には電圧ＶC ・ＮS1／Ｎ
P が発生する。この巻線電圧によってゲートが逆バイア
スされたＦＥＴ５１がオフ状態となる。一方、主トラン
ス４２の補助巻線５６には電圧ＶC ・ＮS2／Ｎ P が発生
する。この巻線電圧によってＦＥＴ５２のゲートが順バ
イアスされる。ＦＥＴ５２はこれにより、オン状態とな
る。
側の動作は図１０に示した従来の同期整流方式コンバー
タと同様であり、これらの説明は省略する。この期間ｔ
1 〜ｔ5 に主トランス４２の各巻線４３、４８、５３、
５６の巻き終わりに正の電圧が印加される。このとき、
主トランス４２の補助巻線５３には電圧ＶC ・ＮS1／Ｎ
P が発生する。この巻線電圧によってゲートが逆バイア
スされたＦＥＴ５１がオフ状態となる。一方、主トラン
ス４２の補助巻線５６には電圧ＶC ・ＮS2／Ｎ P が発生
する。この巻線電圧によってＦＥＴ５２のゲートが順バ
イアスされる。ＦＥＴ５２はこれにより、オン状態とな
る。
【００４３】したがって、チョークコイル５８は、期間
ｔ0 〜ｔ1 の間に蓄積されたエネルギをその後の期間ｔ
1 〜ｔ5 で負荷抵抗６１に放出する。この負荷電流は、
チョークコイル５８、負荷抵抗６１、ＦＥＴ５２のソー
ス、そのドレイン、チョークコイル５８のルートを順に
辿って流れる。
ｔ0 〜ｔ1 の間に蓄積されたエネルギをその後の期間ｔ
1 〜ｔ5 で負荷抵抗６１に放出する。この負荷電流は、
チョークコイル５８、負荷抵抗６１、ＦＥＴ５２のソー
ス、そのドレイン、チョークコイル５８のルートを順に
辿って流れる。
【００４４】このように２つのＦＥＴ５１、５２のゲー
トを主トランス４２の２つの補助巻線５３、５６により
駆動することにより、これらＦＥＴ５１、５２の動作を
主スイッチ４４の動作と同期させることができ、整流回
路が構成される。なお、２つのＦＥＴ５１、５２のゲー
トの駆動電圧は、対応する補助巻線５３、５６のターン
数ＮS1、ＮS2により適正な値に設定することができる。
トを主トランス４２の２つの補助巻線５３、５６により
駆動することにより、これらＦＥＴ５１、５２の動作を
主スイッチ４４の動作と同期させることができ、整流回
路が構成される。なお、２つのＦＥＴ５１、５２のゲー
トの駆動電圧は、対応する補助巻線５３、５６のターン
数ＮS1、ＮS2により適正な値に設定することができる。
【００４５】第１の変形例
【００４６】図３は、本発明の同期整流方式コンバータ
の第１の変形例の回路構成を表わしたものである。図１
と同一部分には同一の符号を付しており、これらの説明
を適宜省略する。この変形例では、先の実施例で補助ス
イッチ４６のドレイン側と主トランス４２の一次巻線４
３の巻き始め側に接続されたコンデンサ４７の位置が異
なっている。すなわち、コンデンサ４７は、主スイッチ
４４のドレイン側に接続された補助スイッチ４６のドレ
イン側と主スイッチ４４のソース側との間に接続されて
いる。
の第１の変形例の回路構成を表わしたものである。図１
と同一部分には同一の符号を付しており、これらの説明
を適宜省略する。この変形例では、先の実施例で補助ス
イッチ４６のドレイン側と主トランス４２の一次巻線４
３の巻き始め側に接続されたコンデンサ４７の位置が異
なっている。すなわち、コンデンサ４７は、主スイッチ
４４のドレイン側に接続された補助スイッチ４６のドレ
イン側と主スイッチ４４のソース側との間に接続されて
いる。
【００４７】このようにこの変形例では、コンデンサ４
７と主トランス４２の一次インダクタンスとの共振電流
が流れるルートが入力電源４１を経由する点が異なって
いるが、同期整流回路の回路動作は先の実施例の図１と
同様である。
７と主トランス４２の一次インダクタンスとの共振電流
が流れるルートが入力電源４１を経由する点が異なって
いるが、同期整流回路の回路動作は先の実施例の図１と
同様である。
【００４８】第２の変形例
【００４９】図４は、本発明の同期整流方式コンバータ
の第２の変形例の回路構成を表わしたものである。図１
と同一部分には同一の符号を付しており、これらの説明
を適宜省略する。この第２の変形例では、主トランス４
２Ａの二次巻線４８の巻き始め側が第１のインピーダン
ス回路５４を経由してＭＯＳ型のＦＥＴ５１のゲートに
接続されている。この第２の変形例では、ＦＥＴ５１の
ゲートが二次巻線４８の電圧ＶIN・ＮSO／ＮP で順バイ
アスされ、他のＦＥＴ５２のオン時電圧降下分で逆バイ
アスされるようになっている。同期整流回路の回路動作
はこれ以外の点で先の実施例の図１と同様である。
の第２の変形例の回路構成を表わしたものである。図１
と同一部分には同一の符号を付しており、これらの説明
を適宜省略する。この第２の変形例では、主トランス４
２Ａの二次巻線４８の巻き始め側が第１のインピーダン
ス回路５４を経由してＭＯＳ型のＦＥＴ５１のゲートに
接続されている。この第２の変形例では、ＦＥＴ５１の
ゲートが二次巻線４８の電圧ＶIN・ＮSO／ＮP で順バイ
アスされ、他のＦＥＴ５２のオン時電圧降下分で逆バイ
アスされるようになっている。同期整流回路の回路動作
はこれ以外の点で先の実施例の図１と同様である。
【００５０】第３の変形例
【００５１】図５は、本発明の同期整流方式コンバータ
の第３の変形例の回路構成を表わしたものである。図１
と同一部分には同一の符号を付しており、これらの説明
を適宜省略する。この第３の変形例では、主トランス４
２Ｂの二次巻線４８の巻き終わり側とＦＥＴ５２のゲー
トの間には、第２のインピーダンス回路５７が配置され
ている。また、主トランス４２Ｂの二次巻線４８の巻き
始め側は補助巻線５３の巻き終わり側と電気的に分離さ
れており、二次巻線４８の巻き始め側はＦＥＴ５２のド
レイン側に接続されている。また、補助巻線５３の巻き
終わり側は他のＦＥＴ５１のソース側に接続されてい
る。
の第３の変形例の回路構成を表わしたものである。図１
と同一部分には同一の符号を付しており、これらの説明
を適宜省略する。この第３の変形例では、主トランス４
２Ｂの二次巻線４８の巻き終わり側とＦＥＴ５２のゲー
トの間には、第２のインピーダンス回路５７が配置され
ている。また、主トランス４２Ｂの二次巻線４８の巻き
始め側は補助巻線５３の巻き終わり側と電気的に分離さ
れており、二次巻線４８の巻き始め側はＦＥＴ５２のド
レイン側に接続されている。また、補助巻線５３の巻き
終わり側は他のＦＥＴ５１のソース側に接続されてい
る。
【００５２】この第３の変形例では、ＦＥＴ５２のゲー
トが第２のインピーダンス回路５７を介して二次巻線４
８の電圧ＶC ・ＮSO／ＮP で順バイアスされ、ＦＥＴ５
１のオン時電圧降下分で逆バイアスされるようになって
いる。同期整流回路の回路動作はこれ以外の点で先の実
施例の図１と同様である。
トが第２のインピーダンス回路５７を介して二次巻線４
８の電圧ＶC ・ＮSO／ＮP で順バイアスされ、ＦＥＴ５
１のオン時電圧降下分で逆バイアスされるようになって
いる。同期整流回路の回路動作はこれ以外の点で先の実
施例の図１と同様である。
【００５３】なお、図４および図５に示した第２および
第３の変形例では、主トランス４２Ａまたは４２Ｂの補
助巻線を一巻線分だけ削除している。
第３の変形例では、主トランス４２Ａまたは４２Ｂの補
助巻線を一巻線分だけ削除している。
【００５４】図６〜図９は、実施例および変形例で使用
される第１および第２のインピーダンス回路５４、５７
の具体例を示したものである。このうち図６は、零イン
ピーダンス回路とその周辺回路を表わしている。図１と
対比するとわかるように、補助巻線５３の巻き始めとＦ
ＥＴ５１のゲートが直結されており、第１のインピーダ
ンス回路５４は存在していないと等化である。また、補
助巻線５６の巻き終わりとＦＥＴ５２のゲートが直結さ
れており、第２のインピーダンス回路５７は存在してい
ないのと等価である。
される第１および第２のインピーダンス回路５４、５７
の具体例を示したものである。このうち図６は、零イン
ピーダンス回路とその周辺回路を表わしている。図１と
対比するとわかるように、補助巻線５３の巻き始めとＦ
ＥＴ５１のゲートが直結されており、第１のインピーダ
ンス回路５４は存在していないと等化である。また、補
助巻線５６の巻き終わりとＦＥＴ５２のゲートが直結さ
れており、第２のインピーダンス回路５７は存在してい
ないのと等価である。
【００５５】図７は、抵抗インピーダンス回路とその周
辺回路を表わしている。補助巻線５３の巻き始めとＦＥ
Ｔ５１のゲートの間には第１の抵抗８１が接続されてい
る。また、補助巻線５６の巻き終わりとＦＥＴ５２のゲ
ートの間には第２の抵抗８２が接続されている。このよ
うに２つのＭＯＳ型のＦＥＴ５１、５２のゲート電流の
ピーク値を第１および第２の抵抗８１、８２で抑制する
ことによって、これらＦＥＴ５１、５２の各端子間に発
生するリンギング電圧を小さくすることができる。
辺回路を表わしている。補助巻線５３の巻き始めとＦＥ
Ｔ５１のゲートの間には第１の抵抗８１が接続されてい
る。また、補助巻線５６の巻き終わりとＦＥＴ５２のゲ
ートの間には第２の抵抗８２が接続されている。このよ
うに２つのＭＯＳ型のＦＥＴ５１、５２のゲート電流の
ピーク値を第１および第２の抵抗８１、８２で抑制する
ことによって、これらＦＥＴ５１、５２の各端子間に発
生するリンギング電圧を小さくすることができる。
【００５６】図８は、抵抗にダイオードを組み合わせた
インピーダンス回路とその周辺回路を表わしている。補
助巻線５３の巻き始めとＦＥＴ５１のゲートの間には第
１の抵抗８３と第１のダイオード８４の並列回路が接続
されている。また、補助巻線５６の巻き終わりとＦＥＴ
５２のゲートの間には第２の抵抗８５と第２のダイオー
ド８６の並列回路が接続されている。２つのＭＯＳ型の
ＦＥＴ５１、５２のターンオフの遅れにより整流回路の
損失が大きくなることがあるので、第１および第２のダ
イオード８４、８６によってこれらのＦＥＴ５１、５２
のターンオフの動作を早めるようにしている。
インピーダンス回路とその周辺回路を表わしている。補
助巻線５３の巻き始めとＦＥＴ５１のゲートの間には第
１の抵抗８３と第１のダイオード８４の並列回路が接続
されている。また、補助巻線５６の巻き終わりとＦＥＴ
５２のゲートの間には第２の抵抗８５と第２のダイオー
ド８６の並列回路が接続されている。２つのＭＯＳ型の
ＦＥＴ５１、５２のターンオフの遅れにより整流回路の
損失が大きくなることがあるので、第１および第２のダ
イオード８４、８６によってこれらのＦＥＴ５１、５２
のターンオフの動作を早めるようにしている。
【００５７】図９は、コンデンサ・インピーダンス回路
とその周辺回路を表わしている。補助巻線５３の巻き始
めとＦＥＴ５１のゲートの間には第１のコンデンサ８８
が配置され、またＦＥＴ５１のゲートとソースの間には
第１の抵抗８９が配置されている。また、補助巻線５６
の巻き終わりとＦＥＴ５２のゲートの間には第２のコン
デンサ９１が配置されており、ＦＥＴ５２のゲートとソ
ース間には第２の抵抗９２が接続されている。これら第
１および第２の抵抗８９、９２はゲート電位が不定にな
らないようにするためのものである。
とその周辺回路を表わしている。補助巻線５３の巻き始
めとＦＥＴ５１のゲートの間には第１のコンデンサ８８
が配置され、またＦＥＴ５１のゲートとソースの間には
第１の抵抗８９が配置されている。また、補助巻線５６
の巻き終わりとＦＥＴ５２のゲートの間には第２のコン
デンサ９１が配置されており、ＦＥＴ５２のゲートとソ
ース間には第２の抵抗９２が接続されている。これら第
１および第２の抵抗８９、９２はゲート電位が不定にな
らないようにするためのものである。
【００５８】このコンデンサ・インピーダンス回路で
は、主トランス４２の二次巻線４８の電圧が２つのＭＯ
Ｓ型のＦＥＴ５１、５２のゲートを駆動するのに大きす
ぎる場合、第１および第２のコンデンサ８８、９１を調
整することにより、これらＦＥＴ５１、５２のゲートの
駆動電圧を最適に調整することができる。また、これら
ＦＥＴ５１、５２の駆動回路の入力容量を小さくするこ
とができるため、整流回路の駆動損失を小さくすること
ができる。
は、主トランス４２の二次巻線４８の電圧が２つのＭＯ
Ｓ型のＦＥＴ５１、５２のゲートを駆動するのに大きす
ぎる場合、第１および第２のコンデンサ８８、９１を調
整することにより、これらＦＥＴ５１、５２のゲートの
駆動電圧を最適に調整することができる。また、これら
ＦＥＴ５１、５２の駆動回路の入力容量を小さくするこ
とができるため、整流回路の駆動損失を小さくすること
ができる。
【００５９】
【発明の効果】以上説明したように請求項１記載の発明
によれば、主トランスの二次巻線に並列に接続され主ト
ランスの一次巻線と直接に接続された主スイッチと同期
して動作する第１および第２の同期整流器を有し、それ
ぞれの同期整流器の制御側端子には第１のインピーダン
ス回路を介して主トランス補助巻線が、第２のインピー
ダンス回路を介して主トランスの二次巻線が接続される
ようにした。そして、第２の同期整流器に並列に接続さ
れたＬＣフィルタのチョークコイルとコンデンサの接続
点より同期整流出力を得るようにした。このように、主
トランスに１つの補助巻線を設け、これと第１の同期整
流器の制御側の端子との間に第１のインピーダンス回路
を接続することにして、主トランスのリセット電圧をほ
ぼ矩形波にしている。また、補助巻線のターン数の設定
によって同期整流器の制御側の端子に同期整流器がオン
するのに適切な電圧をほぼ一定に印加し続けることを可
能にしたので、補助巻線を一巻線分だけ省略して、一方
主トランスの構成を簡単にしつつ整流時の損失を小さく
することができる。
によれば、主トランスの二次巻線に並列に接続され主ト
ランスの一次巻線と直接に接続された主スイッチと同期
して動作する第１および第２の同期整流器を有し、それ
ぞれの同期整流器の制御側端子には第１のインピーダン
ス回路を介して主トランス補助巻線が、第２のインピー
ダンス回路を介して主トランスの二次巻線が接続される
ようにした。そして、第２の同期整流器に並列に接続さ
れたＬＣフィルタのチョークコイルとコンデンサの接続
点より同期整流出力を得るようにした。このように、主
トランスに１つの補助巻線を設け、これと第１の同期整
流器の制御側の端子との間に第１のインピーダンス回路
を接続することにして、主トランスのリセット電圧をほ
ぼ矩形波にしている。また、補助巻線のターン数の設定
によって同期整流器の制御側の端子に同期整流器がオン
するのに適切な電圧をほぼ一定に印加し続けることを可
能にしたので、補助巻線を一巻線分だけ省略して、一方
主トランスの構成を簡単にしつつ整流時の損失を小さく
することができる。
【００６０】また、請求項２記載の発明によれば、主ト
ランスの二次巻線に並列に主スイッチに同期して動作す
る第１および第２の同期整流器を接続し、主トランスの
二次巻線とその制御側端子が直接接続された第２の同期
整流器に並列に接続されたＬＣフィルタのチョークコイ
ルとコンデンサの接続点より同期整流出力を得るように
した。そして、主トランスに１つの補助巻線を設け、こ
れと第１の同期整流器の制御側の端子と直接接続するこ
とにし、主トランスのリセット電圧をほぼ矩形波にして
いる。これにより、コンバータの構成を簡略化し、製造
コストを下げることができる。さらに、補助巻線のター
ン数の設定によって同期整流器の制御側の端子に同期整
流器がオンするのに適切な電圧をほぼ一定に印加し続け
ることを可能にしたので、補助巻線を一巻線分だけ省略
して、一方主トランスの構成を簡単にしつつ整流時の損
失を小さくすることができる。
ランスの二次巻線に並列に主スイッチに同期して動作す
る第１および第２の同期整流器を接続し、主トランスの
二次巻線とその制御側端子が直接接続された第２の同期
整流器に並列に接続されたＬＣフィルタのチョークコイ
ルとコンデンサの接続点より同期整流出力を得るように
した。そして、主トランスに１つの補助巻線を設け、こ
れと第１の同期整流器の制御側の端子と直接接続するこ
とにし、主トランスのリセット電圧をほぼ矩形波にして
いる。これにより、コンバータの構成を簡略化し、製造
コストを下げることができる。さらに、補助巻線のター
ン数の設定によって同期整流器の制御側の端子に同期整
流器がオンするのに適切な電圧をほぼ一定に印加し続け
ることを可能にしたので、補助巻線を一巻線分だけ省略
して、一方主トランスの構成を簡単にしつつ整流時の損
失を小さくすることができる。
【００６１】更に請求項３記載の発明によれば、第１お
よび第２のインピーダンス回路を抵抗素子で構成するよ
うにしたので、制御側の端子への電流のピーク値を抑制
することができるようになるので、これら同期整流器の
各端子間に発生するリンギング電圧を小さくすることが
できるようになる。
よび第２のインピーダンス回路を抵抗素子で構成するよ
うにしたので、制御側の端子への電流のピーク値を抑制
することができるようになるので、これら同期整流器の
各端子間に発生するリンギング電圧を小さくすることが
できるようになる。
【００６２】さらに、請求項４記載の発明によれば、第
１および第２のインピーダンス回路を抵抗素子とダイオ
ードからなる並列回路で構成するようにしたので、同期
整流器がターンオフ動作を早めることができるようにな
り、このターンオフ動作の遅れによる整流回路の損失を
なくすことができるようになる。 さらに、請求項５記載
の発明によれば、第１および第２のインピーダンス回路
をコンデンサで構成し、それぞれ接続される同期整流器
の制御側の端子と主トランスの二次巻線との間には抵抗
素子が接続されているようにしたので、同期整流器の制
御側の端子が不定にならないようにしてコンバータの信
頼性を向上させることができるようになる。さらに、制
御側の端子の駆動電圧を調整することができるので、こ
の同期整流器の駆動回路の入力容量を小さくすることが
でき、整流回路の駆動損失を小さくすることができるよ
うになる。
１および第２のインピーダンス回路を抵抗素子とダイオ
ードからなる並列回路で構成するようにしたので、同期
整流器がターンオフ動作を早めることができるようにな
り、このターンオフ動作の遅れによる整流回路の損失を
なくすことができるようになる。 さらに、請求項５記載
の発明によれば、第１および第２のインピーダンス回路
をコンデンサで構成し、それぞれ接続される同期整流器
の制御側の端子と主トランスの二次巻線との間には抵抗
素子が接続されているようにしたので、同期整流器の制
御側の端子が不定にならないようにしてコンバータの信
頼性を向上させることができるようになる。さらに、制
御側の端子の駆動電圧を調整することができるので、こ
の同期整流器の駆動回路の入力容量を小さくすることが
でき、整流回路の駆動損失を小さくすることができるよ
うになる。
【図１】本発明の一実施例における同期整流方式コンバ
ータの構成を表わした回路図である。
ータの構成を表わした回路図である。
【図２】図１に示した同期整流方式コンバータの各部の
波形を示した波形図であ
波形を示した波形図であ
【図３】本発明の同期整流方式コンバータの第１の変形
例の回路図である。
例の回路図である。
【図４】本発明の同期整流方式コンバータの第２の変形
例の回路図である。
例の回路図である。
【図５】本発明の同期整流方式コンバータの第３の変形
例の回路図である。
例の回路図である。
【図６】本発明の同期整流方式コンバータに使用される
零インピーダンス回路とその周辺回路を表わした回路図
である。
零インピーダンス回路とその周辺回路を表わした回路図
である。
【図７】本発明の同期整流方式コンバータに使用される
抵抗インピーダンス回路とその周辺回路を表わした回路
図である。
抵抗インピーダンス回路とその周辺回路を表わした回路
図である。
【図８】本発明の同期整流方式コンバータに使用される
抵抗にダイオードを組み合わせたインピーダンス回路と
その周辺回路を表わした回路図である。
抵抗にダイオードを組み合わせたインピーダンス回路と
その周辺回路を表わした回路図である。
【図９】本発明の同期整流方式コンバータに使用される
コンデンサ・インピーダンス回路とその周辺回路を表わ
した回路図である。
コンデンサ・インピーダンス回路とその周辺回路を表わ
した回路図である。
【図１０】従来のアクティブクランプ方式の同期整流方
式コンバータを表わした回路図である。
式コンバータを表わした回路図である。
【図１１】図１０に示した従来の同期整流方式コンバー
タの各部の動作波形を示した波形図である。
タの各部の動作波形を示した波形図である。
４１ 入力電源 ４２、４２Ａ、４２Ｂ 主トランス ４３ 一次巻線 ４４ 主スイッチ ４６ 補助スイッチ（クランプ用スイッチ） ４７、５９ コンデンサ ４８ 二次巻線 ５１ 第１のＦＥＴ ５２ 第２のＦＥＴ ５３、５６ 補助巻線 ５４ 第１のインピーダンス回路 ５７ 第２のインピーダンス回路 ５８ チョークコイル ６１ 負荷抵抗 ６３ 制御回路 ６４ 主スイッチ制御パルス ６５ 補助スイッチ制御パルス ８１、８３、８９ 第１の抵抗 ８２、８５、９２ 第２の抵抗 ８４ 第１のダイオード ８６ 第２のダイオード ８８ 第１のコンデンサ ９１ 第２のコンデンサ
Claims (5)
- 【請求項１】 その一次巻線側に整流前の入力電圧を印
加される主トランスと、 この主トランスの一次側巻線と直列に接続された主スイ
ッチと、 この主スイッチと並列に接続され主スイッチに同期して
前記主トランスの一次側のリセット電圧をクランプする
クランプ用スイッチならびにコンデンサからなる直列回
路と、 前記主トランスの二次巻線に並列に接続され前記主スイ
ッチに同期して動作する第１および第２の同期整流器か
らなる直列回路と、 前記主トランスの補助巻線と第１の同期整流器の制御側
の端子との間に配置された第１のインピーダンス回路
と、 前記主トランスの二次巻線と第２の同期整流器の制御側
の端子との間に配置された第２のインピーダンス回路
と、前記第２の同期整流器 に並列に接続されチョークコイル
とコンデンサからなるＬＣフィルタとを具備しアクティ
ブクランプ方式でこのＬＣフィルタを構成するチョーク
コイルとコンデンサの接続点より同期整流出力を得るこ
とを特徴とする同期整流方式コンバータ。 - 【請求項２】 その一次巻線側に整流前の入力電圧を印
加される主トランスと、 この主トランスの一次側巻線と直列に接続された主スイ
ッチと、 この主スイッチと並列に接続され主スイッチに同期して
前記主トランスの一次側のリセット電圧をクランプする
クランプ用スイッチならびにコンデンサからなる直列回
路と、 前記主トランスの二次巻線に並列に接続され前記主スイ
ッチに同期して動作し、前記主トランスの補助巻線と制
御側の端子が接続されている第１の同期整流器および前
記主トランスの二次巻線と制御側の端子が接続されてい
る第２の同期整流器からなる直列回路と、前記第２の同期整流器 に並列に接続されチョークコイル
とコンデンサからなるＬＣフィルタとを具備しアクティ
ブクランプ方式でこのＬＣフィルタを構成するチョーク
コイルとコンデンサの接続点より同期整流出力を得るこ
とを特徴とする同期整流方式コンバータ。 - 【請求項３】 前記第１および第２のインピーダンス回
路は、抵抗素子で構成されていることを特徴とする請求
項１記載の同期整流方式コンバータ。 - 【請求項４】 前記第１および第２のインピーダンス回
路は、抵抗素子とダイオードからなる並列回路で構成さ
れていることを特徴とする請求項１記載の同期整流方式
コンバータ。 - 【請求項５】 前記第１および第２のインピーダンス回
路はコンデンサからなり、それぞれ接続される同期整流
器の制御側の端子と前記主トランスの二次巻線との間に
は抵抗素子が接続されていることを特徴とする請求項１
記載の同期整流方式コンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135081A JP2795217B2 (ja) | 1995-06-01 | 1995-06-01 | 同期整流方式コンバータ |
| US08/655,990 US5734563A (en) | 1995-06-01 | 1996-05-31 | Synchronous rectification type converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135081A JP2795217B2 (ja) | 1995-06-01 | 1995-06-01 | 同期整流方式コンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331842A JPH08331842A (ja) | 1996-12-13 |
| JP2795217B2 true JP2795217B2 (ja) | 1998-09-10 |
Family
ID=15143399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7135081A Expired - Lifetime JP2795217B2 (ja) | 1995-06-01 | 1995-06-01 | 同期整流方式コンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5734563A (ja) |
| JP (1) | JP2795217B2 (ja) |
Families Citing this family (84)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1278295A3 (en) | 1995-01-17 | 2004-12-29 | VLT, Inc. | Control of stored magnetic energy in power converter transformers |
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