JP3263751B2 - スイッチング電源 - Google Patents
スイッチング電源Info
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- JP3263751B2 JP3263751B2 JP03668694A JP3668694A JP3263751B2 JP 3263751 B2 JP3263751 B2 JP 3263751B2 JP 03668694 A JP03668694 A JP 03668694A JP 3668694 A JP3668694 A JP 3668694A JP 3263751 B2 JP3263751 B2 JP 3263751B2
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- output transformer
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Description
【０００１】
【産業上の利用分野】本発明は、複数の出力トランスを
有するスイッチング電源の少なくとも１つの出力トラン
スの主電流ループに挿入され、主電流ループを開閉制御
して、少なくとも１つの出力トランスの出力を遮断する
半導体スイッチを備えた半導体スイッチ回路に関する。
有するスイッチング電源の少なくとも１つの出力トラン
スの主電流ループに挿入され、主電流ループを開閉制御
して、少なくとも１つの出力トランスの出力を遮断する
半導体スイッチを備えた半導体スイッチ回路に関する。
【０００２】
【従来の技術】従来より、複数の直流電圧を供給できる
直流電圧源として、複数の出力トランスを備えたスイッ
チング電源が種々開発されている。図２（ａ）は、従来
の２石電流共振コンバータを用いたスイッチング電源の
要部の構成を示している。このスイッチング電源は、図
２（ａ）に示すように、入力電圧源１を交互に切り換え
る主スイッチである第１トランジスタ２と第２トランジ
スタ３とを備え、第１トランジスタ２と第２トランジス
タ３は、コンバータ駆動回路１０により１８０°位相が
ずれた駆動パルスＰ１，Ｐ２により駆動され、交互にス
イッチング動作を行うようになっている。
直流電圧源として、複数の出力トランスを備えたスイッ
チング電源が種々開発されている。図２（ａ）は、従来
の２石電流共振コンバータを用いたスイッチング電源の
要部の構成を示している。このスイッチング電源は、図
２（ａ）に示すように、入力電圧源１を交互に切り換え
る主スイッチである第１トランジスタ２と第２トランジ
スタ３とを備え、第１トランジスタ２と第２トランジス
タ３は、コンバータ駆動回路１０により１８０°位相が
ずれた駆動パルスＰ１，Ｐ２により駆動され、交互にス
イッチング動作を行うようになっている。
【０００３】主トランス５では、このスイッチング動作
により、共振コンデンサ４及び主トランス５のインダク
タンスからなる共振系により主トランス５の１次側に短
形波パルスが発生し、この短形波パルスによる主トラン
ス５の２次側出力を整流回路９ａで整流平滑すること
で、所望の電圧を得るようになっており、主トランス５
からは常時所望の電圧が供給されている。尚、符号１１
は、第１ダンパーダイオードで、符号１２は、第２ダン
パーダイオードである。
により、共振コンデンサ４及び主トランス５のインダク
タンスからなる共振系により主トランス５の１次側に短
形波パルスが発生し、この短形波パルスによる主トラン
ス５の２次側出力を整流回路９ａで整流平滑すること
で、所望の電圧を得るようになっており、主トランス５
からは常時所望の電圧が供給されている。尚、符号１１
は、第１ダンパーダイオードで、符号１２は、第２ダン
パーダイオードである。
【０００４】一方、主トランス６では、電磁リレースイ
ッチ７が導通状態では、スイッチング動作により共振コ
ンデンサ８及び主トランス６のインダクタンスからなる
共振系により主トランス６の１次側に短形波パルスが発
生して主トランス５と同様な動作を行い、整流回路９ｂ
で整流平滑することで所望の電圧を得るようになってい
るが、電磁リレースイッチ７が非導通状態では、共振系
が動作しない（電流が流れない）ので、主トランス６の
２次側には出力が発生しない。すなわち、主トランス６
では、電子リレースイッチ７により出力の待機状態を実
現するようになっている。
ッチ７が導通状態では、スイッチング動作により共振コ
ンデンサ８及び主トランス６のインダクタンスからなる
共振系により主トランス６の１次側に短形波パルスが発
生して主トランス５と同様な動作を行い、整流回路９ｂ
で整流平滑することで所望の電圧を得るようになってい
るが、電磁リレースイッチ７が非導通状態では、共振系
が動作しない（電流が流れない）ので、主トランス６の
２次側には出力が発生しない。すなわち、主トランス６
では、電子リレースイッチ７により出力の待機状態を実
現するようになっている。
【０００５】より詳細に説明すると、主トランス５にお
いてスイッチング動作により、入力電圧源１から流れる
電流の向きはとしては、駆動パルスＰ１，Ｐ２により、 （１）最初に第１トランジスタ２が導通し、かつ第２ト
ランジスタ３が非導通の期間は、入力電圧源１→第１ト
ランジスタ２→共振コンデンサ４→主トランス５の１次
巻線→入力電圧源１の順に流れる。 （２）次に、第１トランジスタ２及び第２トランジスタ
３が非導通の期間は、主トランス５に蓄えられたエネル
ギが共振コンデンサ４への充電を完結させる向きへ、す
なわち、主トランス５→第２ダンパーダイオード１２→
共振コンデンサ４→主トランス５というループで流れ
る。 （３）続く、第２トランジスタ３が導通し、かつ第１ト
ランジスタ２が非導通の期間は、共振コンデンサ４に蓄
積された電荷の放電がなされ、共振コンデンサ４→第２
トランジスタ３→主トランス５→共振コンデンサ４とい
うループで流れる。 （４）そして、この放電は、再度の第１トランジスタ２
及び第２トランジスタ３が非導通の期間に完結する。す
なわち、この期間は、共振コンデンサ４→第１ダンパー
ダイオード１１→入力電圧源１→主トランス５→共振コ
ンデンサ４というループで完結する。
いてスイッチング動作により、入力電圧源１から流れる
電流の向きはとしては、駆動パルスＰ１，Ｐ２により、 （１）最初に第１トランジスタ２が導通し、かつ第２ト
ランジスタ３が非導通の期間は、入力電圧源１→第１ト
ランジスタ２→共振コンデンサ４→主トランス５の１次
巻線→入力電圧源１の順に流れる。 （２）次に、第１トランジスタ２及び第２トランジスタ
３が非導通の期間は、主トランス５に蓄えられたエネル
ギが共振コンデンサ４への充電を完結させる向きへ、す
なわち、主トランス５→第２ダンパーダイオード１２→
共振コンデンサ４→主トランス５というループで流れ
る。 （３）続く、第２トランジスタ３が導通し、かつ第１ト
ランジスタ２が非導通の期間は、共振コンデンサ４に蓄
積された電荷の放電がなされ、共振コンデンサ４→第２
トランジスタ３→主トランス５→共振コンデンサ４とい
うループで流れる。 （４）そして、この放電は、再度の第１トランジスタ２
及び第２トランジスタ３が非導通の期間に完結する。す
なわち、この期間は、共振コンデンサ４→第１ダンパー
ダイオード１１→入力電圧源１→主トランス５→共振コ
ンデンサ４というループで完結する。
【０００６】このようなスイッチング動作の繰り返しに
おいて、第１トランジスタ２と第２トランジスタ３の接
続点（図中Ａ点電位）、つまり第１トランジスタ２のソ
ースまたはエミッタ及び第２トランジスタ３のドレイン
またはコレクタには、入力電圧を最大値とするとき、図
２（ｂ）に示すような比率１：１の短形波パルスが発生
する。この短形波パルスを、主トランス５のインダクタ
ンス及び共振コンデンサ４からなる共振系に加え、主ト
ランス５の出力パルスを整流回路９ａで整流平滑して所
望の出力電圧を得ている。
おいて、第１トランジスタ２と第２トランジスタ３の接
続点（図中Ａ点電位）、つまり第１トランジスタ２のソ
ースまたはエミッタ及び第２トランジスタ３のドレイン
またはコレクタには、入力電圧を最大値とするとき、図
２（ｂ）に示すような比率１：１の短形波パルスが発生
する。この短形波パルスを、主トランス５のインダクタ
ンス及び共振コンデンサ４からなる共振系に加え、主ト
ランス５の出力パルスを整流回路９ａで整流平滑して所
望の出力電圧を得ている。
【０００７】主トランス６では、動作開始時には、入力
電圧源１から電圧が印加されるとコンバータ動作が開始
されるが、電磁リレースイッチ７が非導通となっている
ため、待機状態に入る。すなわち、電磁リレースイッチ
７は、ＯＮ信号Ｓ（ON）により制御素子１４が動作する
まで開放状態を保つ。その後、ＯＮ信号Ｓ（ON）がアク
ティブとなるのを受けて制御素子１４が動作し、電磁リ
レースイッチ７が導通して主トランス５と同様に動作
し、それまで電磁リレースイッチ７によって切り離され
ていた主トランス６が励磁される。その後の動作は、主
トランス５と同じであるので、説明は省略する。
電圧源１から電圧が印加されるとコンバータ動作が開始
されるが、電磁リレースイッチ７が非導通となっている
ため、待機状態に入る。すなわち、電磁リレースイッチ
７は、ＯＮ信号Ｓ（ON）により制御素子１４が動作する
まで開放状態を保つ。その後、ＯＮ信号Ｓ（ON）がアク
ティブとなるのを受けて制御素子１４が動作し、電磁リ
レースイッチ７が導通して主トランス５と同様に動作
し、それまで電磁リレースイッチ７によって切り離され
ていた主トランス６が励磁される。その後の動作は、主
トランス５と同じであるので、説明は省略する。
【０００８】理想的状態（回路の浮遊容量・インダクタ
ンス成分を無視した状態）においては、主トランス６の
励磁電流ループに挿入された電磁リレースイッチ７の両
端には、入力電圧をピークとした図２（ｂ）に示した短
形波電圧がかかる。主トランス６では、ＯＮ信号Ｓ（O
N）により待機状態時には電磁リレースイッチ７を開放
することで不要出力を遮断するようになっている。
ンス成分を無視した状態）においては、主トランス６の
励磁電流ループに挿入された電磁リレースイッチ７の両
端には、入力電圧をピークとした図２（ｂ）に示した短
形波電圧がかかる。主トランス６では、ＯＮ信号Ｓ（O
N）により待機状態時には電磁リレースイッチ７を開放
することで不要出力を遮断するようになっている。
【０００９】このような電磁リレースイッチ７を用いる
ことで、それまでの待機状態の動作を実現するに装置と
して用いられていた、例えば図３に示すような商用ＡＣ
トランス２１を介して主コンバータ遮断リレー２２の導
通を制御して待機状態を実現するスイッチング電源や、
図４に示すような待機状態用のコンバータ回路２３を備
えた複数のコンバータ回路を搭載したスイッチング電源
等と異なり、安価でかつ軽量にスイッチング電源を構成
することができた。
ことで、それまでの待機状態の動作を実現するに装置と
して用いられていた、例えば図３に示すような商用ＡＣ
トランス２１を介して主コンバータ遮断リレー２２の導
通を制御して待機状態を実現するスイッチング電源や、
図４に示すような待機状態用のコンバータ回路２３を備
えた複数のコンバータ回路を搭載したスイッチング電源
等と異なり、安価でかつ軽量にスイッチング電源を構成
することができた。
【００１０】しかし、図２（ａ）のような電磁リレース
イッチ７を用いたスイッチング電源では、第１トランジ
スタ２、第２トランジスタ３及び共振コンデンサ等から
なるコンバータ回路は常に動作状態であるので、ＯＮ／
ＯＦＦのタイミングが制御できず、電磁リレースイッチ
７の導通の瞬間に、主トランス６の２次側の整流回路９
ｂの平滑コンデンサが急激に充電され、インピーダンス
の低下が生じ、１次側の主電流の伸びが大きくなるの
で、電磁リレースイッチ７の導通の瞬間の第１トランジ
スタ２、第２トランジスタ３への過電流を抑制するため
の過電流抑制回路が必要となり、回路が複雑になるとい
った問題があった。
イッチ７を用いたスイッチング電源では、第１トランジ
スタ２、第２トランジスタ３及び共振コンデンサ等から
なるコンバータ回路は常に動作状態であるので、ＯＮ／
ＯＦＦのタイミングが制御できず、電磁リレースイッチ
７の導通の瞬間に、主トランス６の２次側の整流回路９
ｂの平滑コンデンサが急激に充電され、インピーダンス
の低下が生じ、１次側の主電流の伸びが大きくなるの
で、電磁リレースイッチ７の導通の瞬間の第１トランジ
スタ２、第２トランジスタ３への過電流を抑制するため
の過電流抑制回路が必要となり、回路が複雑になるとい
った問題があった。
【００１１】そこで、出力のＯＮ／ＯＦＦ制御を行うス
イッチ素子として、ゼロクロス可能な低導通抵抗成分を
有する、低駆動電力型半導体を用いることが理想的とな
る。図５（ａ）に、電磁リレースイッチ７のの代わりに
半導体スイッチ３１を用いたスイッチング電源の構成を
示す。このスイッチング電源では、ＯＮ信号Ｓ（ON）に
よる制御素子１４の出力によりフォトカプラ３３を介し
て半導体スイッチ素子ＯＮ／ＯＦＦ回路３２が半導体ス
イッチ３１の導通を制御するようになっている。その他
の動作は基本的に図２（ａ）と同じであるので説明は省
略する。尚、半導体スイッチ３１としては、一般的に
は、バイポーラトランジスタ、ＭＯＳ−ＦＥＴ、ＩＧＢ
Ｔ等が用いられる。
イッチ素子として、ゼロクロス可能な低導通抵抗成分を
有する、低駆動電力型半導体を用いることが理想的とな
る。図５（ａ）に、電磁リレースイッチ７のの代わりに
半導体スイッチ３１を用いたスイッチング電源の構成を
示す。このスイッチング電源では、ＯＮ信号Ｓ（ON）に
よる制御素子１４の出力によりフォトカプラ３３を介し
て半導体スイッチ素子ＯＮ／ＯＦＦ回路３２が半導体ス
イッチ３１の導通を制御するようになっている。その他
の動作は基本的に図２（ａ）と同じであるので説明は省
略する。尚、半導体スイッチ３１としては、一般的に
は、バイポーラトランジスタ、ＭＯＳ−ＦＥＴ、ＩＧＢ
Ｔ等が用いられる。
【００１２】
【発明が解決しようとする課題】しかしながら、図５
（ａ）に示すような単なる半導体スイッチ３１だけを用
いる場合、素子の寄生容量・回路のインダクタンス成分
によって、ＯＦＦ時には半導体スイッチ３１の両端に
は、図５（ｂ）に示すような大きな電圧振動が現れ、そ
のために半導体スイッチ３１は高耐圧素子である必要が
あるとともに、ＯＦＦ時、すなわち待機状態において
は、この電圧振動がノイズ源となるといった問題があ
る。
（ａ）に示すような単なる半導体スイッチ３１だけを用
いる場合、素子の寄生容量・回路のインダクタンス成分
によって、ＯＦＦ時には半導体スイッチ３１の両端に
は、図５（ｂ）に示すような大きな電圧振動が現れ、そ
のために半導体スイッチ３１は高耐圧素子である必要が
あるとともに、ＯＦＦ時、すなわち待機状態において
は、この電圧振動がノイズ源となるといった問題があ
る。
【００１３】本発明は、上記事情に鑑みてなされたもの
であり、簡単な構成で、スイッチング電源の出力の待機
状態を効率的に制御することができるようにすることを
目的としている。
であり、簡単な構成で、スイッチング電源の出力の待機
状態を効率的に制御することができるようにすることを
目的としている。
【００１４】
【課題を解決するための手段】本発明のスイッチング電
源は、第１の出力トランスと、第２の出力トランスと、
直流電源をスイッチングして、第１の出力トランスと第
２の出力トランスに対して共通に使用されるパルスを生
成し、第１の出力トランスと第２の出力トランスの１次
側に供給するパルス供給手段と、第２の出力トランスの
出力を制御する信号に基づいてスイッチングすること
で、パルス供給手段により生成されたパルスの第２の出
力トランスの１次側への供給を制御する半導体スイッチ
と、半導体スイッチが、第２の出力トランスの出力を制
限するように動作している場合に、半導体スイッチの第
２の出力トランスの１次側との接続点に発生する電圧を
クランプするように、接続点を、パルス供給手段が生成
したパルスを第１の出力トランスと第２の出力トランス
に供給する供給点に接続するダイオードとを備えること
を特徴とする。
源は、第１の出力トランスと、第２の出力トランスと、
直流電源をスイッチングして、第１の出力トランスと第
２の出力トランスに対して共通に使用されるパルスを生
成し、第１の出力トランスと第２の出力トランスの１次
側に供給するパルス供給手段と、第２の出力トランスの
出力を制御する信号に基づいてスイッチングすること
で、パルス供給手段により生成されたパルスの第２の出
力トランスの１次側への供給を制御する半導体スイッチ
と、半導体スイッチが、第２の出力トランスの出力を制
限するように動作している場合に、半導体スイッチの第
２の出力トランスの１次側との接続点に発生する電圧を
クランプするように、接続点を、パルス供給手段が生成
したパルスを第１の出力トランスと第２の出力トランス
に供給する供給点に接続するダイオードとを備えること
を特徴とする。
【００１５】
【作用】本発明のスイッチング電源においては、半導体
スイッチが、第２の出力トランスの出力を制限するよう
に動作している場合に、半導体スイッチの第２の出力ト
ランスの１次側との接続点に発生する電圧をクランプす
るように、接続点が、ダイオードにより、パルス供給手
段が生成したパルスを第１の出力トランスと第２の出力
トランスに供給する供給点に接続される。
スイッチが、第２の出力トランスの出力を制限するよう
に動作している場合に、半導体スイッチの第２の出力ト
ランスの１次側との接続点に発生する電圧をクランプす
るように、接続点が、ダイオードにより、パルス供給手
段が生成したパルスを第１の出力トランスと第２の出力
トランスに供給する供給点に接続される。
【００１６】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて述べる。本実施例の半導体スイッチ回路を備えた
スイッチング電源の構成は、図５（ａ）に示したスイッ
チング電源とほとんど同じ構成であるので、異なる構成
のみ説明し、同一構成には同じ符号を付け、説明は省略
する。
ついて述べる。本実施例の半導体スイッチ回路を備えた
スイッチング電源の構成は、図５（ａ）に示したスイッ
チング電源とほとんど同じ構成であるので、異なる構成
のみ説明し、同一構成には同じ符号を付け、説明は省略
する。
【００１７】図１に示すように、本実施例の半導体スイ
ッチ回路は、半導体スイッチ３１と、アノードを半導体
スイッチ３１のコレクタに接続しカソードを第１トラン
ジスタ２と第２トランジスタ３の接続点、つまり第１ト
ランジスタ２のソースまたはエミッタ及び第２トランジ
スタ３のドレインまたはコレクタに接続したクランプダ
イオード４１とから構成される。その他のスイッチング
電源の構成は図５（ａ）に示したスイッチング電源と同
じである。
ッチ回路は、半導体スイッチ３１と、アノードを半導体
スイッチ３１のコレクタに接続しカソードを第１トラン
ジスタ２と第２トランジスタ３の接続点、つまり第１ト
ランジスタ２のソースまたはエミッタ及び第２トランジ
スタ３のドレインまたはコレクタに接続したクランプダ
イオード４１とから構成される。その他のスイッチング
電源の構成は図５（ａ）に示したスイッチング電源と同
じである。
【００１８】このように構成された本実施例の作用につ
いて説明する。半導体スイッチ素子ＯＮ／ＯＦＦ回路３
２により半導体スイッチ３１が待機状態（ＯＦＦ状態）
にあるとき、素子の浮遊容量・回路のインダクタンス成
分によって発生する振動電圧が、図中Ｂ点電位、つまり
最大入力電圧電位を越えたところで、そのエネルギは、
クランプダイオード４１→第１ダンパーダイオード１１
→入力電圧源１というループで入力電圧源１に回生さ
れ、その結果、出力遮断素子である半導体スイッチ３１
の遮断状態においても、回路全体の浮遊容量・インダク
タンス成分の影響を受けることがなく、半導体スイッチ
３１の両端電圧は、図１（ｂ）に示すように、入力電圧
の尖頭値とする短形波電圧そのものとなり、理想状態に
近づいた特性を有することとなる。その他の作用は、図
２及び図５で説明した作用と同じであるので説明は省略
する。
いて説明する。半導体スイッチ素子ＯＮ／ＯＦＦ回路３
２により半導体スイッチ３１が待機状態（ＯＦＦ状態）
にあるとき、素子の浮遊容量・回路のインダクタンス成
分によって発生する振動電圧が、図中Ｂ点電位、つまり
最大入力電圧電位を越えたところで、そのエネルギは、
クランプダイオード４１→第１ダンパーダイオード１１
→入力電圧源１というループで入力電圧源１に回生さ
れ、その結果、出力遮断素子である半導体スイッチ３１
の遮断状態においても、回路全体の浮遊容量・インダク
タンス成分の影響を受けることがなく、半導体スイッチ
３１の両端電圧は、図１（ｂ）に示すように、入力電圧
の尖頭値とする短形波電圧そのものとなり、理想状態に
近づいた特性を有することとなる。その他の作用は、図
２及び図５で説明した作用と同じであるので説明は省略
する。
【００１９】このように、本実施例の半導体スイッチ回
路は、待機状態時にクランプダイオード４１により振動
電圧のエネルギを入力電圧源に回生させているので、半
導体スイッチ３１にかかる電圧を入力電圧にクランプす
ることとなり、安価で高性能な半導体、例えば低飽和電
圧のバイポーラトランジスタ、駆動が容易なＭＯＳ−Ｆ
ＥＴあるいはＩＧＢＴ等の半導体スイッチ素子を使用す
ることができる。また、低耐圧素子が使用できるという
ことは、つまり導通時のエネルギ損失を低減させること
ができ、回路全体の効率を高めることができる。さら
に、振動電圧、すなわち高周波振動成分を抑制している
ので、ノイズ対策を不要にすることができる。
路は、待機状態時にクランプダイオード４１により振動
電圧のエネルギを入力電圧源に回生させているので、半
導体スイッチ３１にかかる電圧を入力電圧にクランプす
ることとなり、安価で高性能な半導体、例えば低飽和電
圧のバイポーラトランジスタ、駆動が容易なＭＯＳ−Ｆ
ＥＴあるいはＩＧＢＴ等の半導体スイッチ素子を使用す
ることができる。また、低耐圧素子が使用できるという
ことは、つまり導通時のエネルギ損失を低減させること
ができ、回路全体の効率を高めることができる。さら
に、振動電圧、すなわち高周波振動成分を抑制している
ので、ノイズ対策を不要にすることができる。
【００２０】
【発明の効果】以上のように、本発明のスイッチング電
源によれば、半導体スイッチが、第２の出力トランスの
出力を制限するように動作している場合に、半導体スイ
ッチの第２の出力トランスの１次側との接続点に発生す
る電圧をクランプするように、接続点を、ダイオードに
より、パルス供給手段が生成したパルスを第１の出力ト
ランスと第２の出力トランスに供給する供給点に接続す
るようにしたので、簡単な構成で、スイッチング電源の
出力の待機状態を効率的に制御することができるという
効果がある。
源によれば、半導体スイッチが、第２の出力トランスの
出力を制限するように動作している場合に、半導体スイ
ッチの第２の出力トランスの１次側との接続点に発生す
る電圧をクランプするように、接続点を、ダイオードに
より、パルス供給手段が生成したパルスを第１の出力ト
ランスと第２の出力トランスに供給する供給点に接続す
るようにしたので、簡単な構成で、スイッチング電源の
出力の待機状態を効率的に制御することができるという
効果がある。
【図１】本発明の半導体スイッチ回路の一実施例を備え
たスイッチング電源の構成を示す構成図である。
たスイッチング電源の構成を示す構成図である。
【図２】従来例に係る電磁リレースイッチを備えたスイ
ッチング電源の構成を示す構成図である。
ッチング電源の構成を示す構成図である。
【図３】従来例に係る商用ＡＣトランスを介して主コン
バータ遮断リレーの導通を制御して待機状態を実現する
スイッチング電源の構成を示す構成図である。
バータ遮断リレーの導通を制御して待機状態を実現する
スイッチング電源の構成を示す構成図である。
【図４】従来例に係る待機状態用のコンバータ回路を備
えた複数のコンバータ回路を搭載したスイッチング電源
の構成を示す構成図である。
えた複数のコンバータ回路を搭載したスイッチング電源
の構成を示す構成図である。
【図５】従来例に係る半導体スイッチを備えたスイッチ
ング電源の構成を示す構成図である。
ング電源の構成を示す構成図である。
１ 入力電圧源 ２ 第１トランジスタ ３ 第２トランジスタ ４，８ 共振コンデンサ ５，６ 主トランス ９ａ，９ｂ 整流回路 １０ コンバータ駆動回路 １４ 制御素子 ３１ 半導体スイッチ ３２ 半導体スイッチ素子ＯＮ／ＯＦＦ回路 ３３ フォトカプラ ４１ クランプダイオード
Claims (1)
- 【請求項１】 第１の出力トランスと、 第２の出力トランスと、 直流電源をスイッチングして、前記第１の出力トランス
と前記第２の出力トランスに対して共通に使用されるパ
ルスを生成し、前記第１の出力トランスと前記第２の出
力トランスの１次側に供給するパルス供給手段と、 前記第２の出力トランスの出力を制御する信号に基づい
てスイッチングすることで、前記パルス供給手段により
生成された前記パルスの前記第２の出力トランスの１次
側への供給を制御する半導体スイッチと、 前記半導体スイッチが、前記第２の出力トランスの出力
を制限するように動作している場合に、前記半導体スイ
ッチの前記第２の出力トランスの１次側との接続点に発
生する電圧をクランプするように、前記接続点を、前記
パルス供給手段が生成した前記パルスを前記第１の出力
トランスと前記第２の出力トランスに供給する供給点に
接続するダイオードと を備えることを特徴とするスイッ
チング電源。
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|---|---|---|---|
| JP03668694A JP3263751B2 (ja) | 1994-03-08 | 1994-03-08 | スイッチング電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP03668694A JP3263751B2 (ja) | 1994-03-08 | 1994-03-08 | スイッチング電源 |
Publications (2)
| Publication Number | Publication Date |
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| JPH07245946A JPH07245946A (ja) | 1995-09-19 |
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ID=12476723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03668694A Expired - Fee Related JP3263751B2 (ja) | 1994-03-08 | 1994-03-08 | スイッチング電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263751B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-03-08 JP JP03668694A patent/JP3263751B2/ja not_active Expired - Fee Related
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|---|---|
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