JPH01276819A - 全ブリッジ・電力変換回路 - Google Patents
全ブリッジ・電力変換回路Info
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- JPH01276819A JPH01276819A JP1066430A JP6643089A JPH01276819A JP H01276819 A JPH01276819 A JP H01276819A JP 1066430 A JP1066430 A JP 1066430A JP 6643089 A JP6643089 A JP 6643089A JP H01276819 A JPH01276819 A JP H01276819A
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は全（完全）ブリッジ回路に係わり、更に詳しく
は、零電圧スイッチングが可能で外部に緩衝回Ｉｊ８を
用いることなく漏洩インダクタンスの影響を最小にする
ことのできる全ブリッジ回路に関する。
は、零電圧スイッチングが可能で外部に緩衝回Ｉｊ８を
用いることなく漏洩インダクタンスの影響を最小にする
ことのできる全ブリッジ回路に関する。
Ｂ、従来技術
位相変調方形波を得るための回路は複雑であるため、高
価であり、広い面積を必要とし、望ましくない高い誤り
率を招く場合がある。一般に、スイッチング部における
部品を少なくすれば、よりコンパクトな配置が可能とな
り、散逸ループ面積及び寄生インダクタンス接続部品も
極小化され得る。
価であり、広い面積を必要とし、望ましくない高い誤り
率を招く場合がある。一般に、スイッチング部における
部品を少なくすれば、よりコンパクトな配置が可能とな
り、散逸ループ面積及び寄生インダクタンス接続部品も
極小化され得る。
スイッチング周波数が増大するにつれて、スイッチング
装置内の電力損失は避けがたい根本的なスイッチング損
失となる。それゆえ、従来は、低電力コンバータだけが
高いスイッチング周波数用に利用可能とされていた。し
かし、零電圧スイッチングはそのような電力消費を最小
化することができる。
装置内の電力損失は避けがたい根本的なスイッチング損
失となる。それゆえ、従来は、低電力コンバータだけが
高いスイッチング周波数用に利用可能とされていた。し
かし、零電圧スイッチングはそのような電力消費を最小
化することができる。
高いスイッチング周波数を必要とする場合には、ダイオ
ードやキャパシタのような寄生装置を設計工程中で備え
させることがより重要となる。トランスフォーマ−やト
ランジスタを付加することにより利点が生じる。
ードやキャパシタのような寄生装置を設計工程中で備え
させることがより重要となる。トランスフォーマ−やト
ランジスタを付加することにより利点が生じる。
トランジスタのドレイン及びソース間電圧は、ターン・
オン損失及び電磁干渉を最小にするよう、零電圧付近で
なければならない。半ブリッジ・コンバータで利用され
る零電圧のスイッチングの例は、エム、ジョバ／ビック
等の「高周波、オフ・ライン・コンバータにおける零電
圧スイッチング技術」第３年報、ＴＥＥＥ応用電力電気
会議、２月、１−５．１９８８ （ｐｐ、 ２３−３２
）に記載されている。この文献には、零電圧スイッチ
ングの擬似常駐コンバータの限界を克服する半ブリッジ
の零電圧スイッチング技術が記載されている。
オン損失及び電磁干渉を最小にするよう、零電圧付近で
なければならない。半ブリッジ・コンバータで利用され
る零電圧のスイッチングの例は、エム、ジョバ／ビック
等の「高周波、オフ・ライン・コンバータにおける零電
圧スイッチング技術」第３年報、ＴＥＥＥ応用電力電気
会議、２月、１−５．１９８８ （ｐｐ、 ２３−３２
）に記載されている。この文献には、零電圧スイッチ
ングの擬似常駐コンバータの限界を克服する半ブリッジ
の零電圧スイッチング技術が記載されている。
電力スイッチのターン・オン損失は、トランジスタの電
圧波形をターン・オンの前に電圧が零に降下するような
形にすることにより、解消される。
圧波形をターン・オンの前に電圧が零に降下するような
形にすることにより、解消される。
緩衝回路がブリッジ回路内の各トランジスタに共通して
用いられ、オフにバイアスされる度にトランジスタ接合
が高電圧且つ大電流収態になることのないようにされる
。高電圧且つ大電流収態になるのは、トランスフォーマ
−の１次巻線によってトランジスタに課された負荷が高
いインダクタンスを有し、それゆえ、トランジスタがオ
フにバイアスされた後にも負荷電流が流れ続けるからで
ある。前記緩衝回路は、その際の電流がトランジスタ接
合を流れることのないようにするバイパスとして働く。
用いられ、オフにバイアスされる度にトランジスタ接合
が高電圧且つ大電流収態になることのないようにされる
。高電圧且つ大電流収態になるのは、トランスフォーマ
−の１次巻線によってトランジスタに課された負荷が高
いインダクタンスを有し、それゆえ、トランジスタがオ
フにバイアスされた後にも負荷電流が流れ続けるからで
ある。前記緩衝回路は、その際の電流がトランジスタ接
合を流れることのないようにするバイパスとして働く。
余分な回路（緩衝回路）は典型的には各トランジスタを
囲むような直列のダイオード及びキャパシタである。ト
ランジスタがオンにバイアスされるとき、ダイオードは
キャパシタがトランジスタの動作に影響を与えないよう
にする。トランジスタがオフにバイアスされるとき、そ
れまでトランジスタを流れていたととも負荷のインダク
タンスにより更に流れ続けようとする電流は、ダイ才一
ドを通じてキャパシタへと流されてキャパシタ電圧を所
定の電圧まで充電する。その後、トランジスタが再びタ
ーン・オフされるとき、特別な回路がキャパシタを放電
させて最初の状態に戻すことになる。この放電回路はし
ばしばダイオードに並列に接続された抵抗であり、放電
電流はこの抵抗及びトランジスタを流れる。
囲むような直列のダイオード及びキャパシタである。ト
ランジスタがオンにバイアスされるとき、ダイオードは
キャパシタがトランジスタの動作に影響を与えないよう
にする。トランジスタがオフにバイアスされるとき、そ
れまでトランジスタを流れていたととも負荷のインダク
タンスにより更に流れ続けようとする電流は、ダイ才一
ドを通じてキャパシタへと流されてキャパシタ電圧を所
定の電圧まで充電する。その後、トランジスタが再びタ
ーン・オフされるとき、特別な回路がキャパシタを放電
させて最初の状態に戻すことになる。この放電回路はし
ばしばダイオードに並列に接続された抵抗であり、放電
電流はこの抵抗及びトランジスタを流れる。
マクガイアの米国特許第４６２６９８０号には、電カド
ランスフォーマ−の第１次巻線を通じて電力パルスを両
方向に制御可能に結び付けるための一対のスイッチング
電流トランジスタを有する電力ブリッジ回路で用いられ
る非電力消費型付加回路（＆ＩＩＩ／ｉ１回路）が示さ
れている。トランスフォーマ−の１次巻線を流れる電流
は、関連するトランジスタがスイッチ・オフされる度に
、付加回路のキャパシタの１つを充電するように流され
る。トランジスタが再びスイッチ・オンされると、キャ
パシタはインダクタを通じて放電することにより再び初
期化される。全ブリッジ構成においては、１＊巻線の反
対側に接続された２つの付加スイッチング電力トランジ
スタの１つを囲むような別々の付加キャパシタを放電さ
せるために前記放電電流が用いられる。前記米国特許の
付加回路は比較的複雑でありながら、零電圧スイッチン
グについては考慮されていない。
ランスフォーマ−の第１次巻線を通じて電力パルスを両
方向に制御可能に結び付けるための一対のスイッチング
電流トランジスタを有する電力ブリッジ回路で用いられ
る非電力消費型付加回路（＆ＩＩＩ／ｉ１回路）が示さ
れている。トランスフォーマ−の１次巻線を流れる電流
は、関連するトランジスタがスイッチ・オフされる度に
、付加回路のキャパシタの１つを充電するように流され
る。トランジスタが再びスイッチ・オンされると、キャ
パシタはインダクタを通じて放電することにより再び初
期化される。全ブリッジ構成においては、１＊巻線の反
対側に接続された２つの付加スイッチング電力トランジ
スタの１つを囲むような別々の付加キャパシタを放電さ
せるために前記放電電流が用いられる。前記米国特許の
付加回路は比較的複雑でありながら、零電圧スイッチン
グについては考慮されていない。
零電圧に近いスイッチングを行う電力供給ドライバが「
定周波ディジタル制御される共鳴ＤＣ−ＤＣ電力コンパ
ータにおける零電圧スイッチング」と題するジエイ、ジ
ー、ヘイズ等のＩＥＥＥ応用電力電気会議、２月、１−
５．１９８８（ｐｐ、３６０−３６７）に載っている。
定周波ディジタル制御される共鳴ＤＣ−ＤＣ電力コンパ
ータにおける零電圧スイッチング」と題するジエイ、ジ
ー、ヘイズ等のＩＥＥＥ応用電力電気会議、２月、１−
５．１９８８（ｐｐ、３６０−３６７）に載っている。
共鳴コンバータは、共鳴インダクタンスと、最後には負
荷に転送されるエネルギーの全てを貯蔵するキャパシタ
とを有している。７０％と１００％との間の範囲の負荷
において、零電圧スイッチングが可能である。この回路
の入力電圧は３６Ｖであり、出力電力は１０Ｗのオーダ
である。
荷に転送されるエネルギーの全てを貯蔵するキャパシタ
とを有している。７０％と１００％との間の範囲の負荷
において、零電圧スイッチングが可能である。この回路
の入力電圧は３６Ｖであり、出力電力は１０Ｗのオーダ
である。
Ｃ０発明が解決しようとする問題点
廉価な全ブリッジ電力スイッチング回路が望まれる。
最小の回路ボード面積しか必要としないような回路が望
まれる。
まれる。
更に、０％から１００％の範囲の負荷に対して零電圧ス
イッチングを行うことのできる回路が望まれる。
イッチングを行うことのできる回路が望まれる。
５０Ｗから２ＫＷあるいはそれ以上の範囲の電力に対し
て゛高いスイッチング周波数を有し得るような回路が望
まれる。
て゛高いスイッチング周波数を有し得るような回路が望
まれる。
位相変調方形波を発生するような回路が望まれる。
既知の安定化方法に従う非共鳴回路が望まれる。
ただ１つの位相変調デバイス及びただ１つの１ゲート駆
動トランスフォーマ−を有するような回路が望まれる。
動トランスフォーマ−を有するような回路が望まれる。
電磁干渉及び電力損失を最小にすることのできるような
回路が望まれる。
回路が望まれる。
零電圧スイッチングが期待できないときにおいてそれま
でよりも速くならなくとも良いような素子を有するスイ
ッチング回路が望まれる。
でよりも速くならなくとも良いような素子を有するスイ
ッチング回路が望まれる。
更に、電圧線につながれた素子が少ないために誤り発生
率が低いような全ブリッジ回路が望まれる。
率が低いような全ブリッジ回路が望まれる。
Ｄ６問題点を解決するための手段
本発明によれば、インダクタンス装置と４つのスイッチ
を有する全ブリッジ非共鳴スイッチング回路が提供され
る。寄生制御機構が前記４つのスイッチに操作可能に接
続され、零電圧において電流がスイッチを流れるように
切り換えられるようにインダクタンス・エネルギーが解
放される。
を有する全ブリッジ非共鳴スイッチング回路が提供され
る。寄生制御機構が前記４つのスイッチに操作可能に接
続され、零電圧において電流がスイッチを流れるように
切り換えられるようにインダクタンス・エネルギーが解
放される。
Ｅ、実施例
本発明の詳細な説明する前に、理解を用意にするため、
従来装置を説明する。
従来装置を説明する。
第３図には従来の全ブリッジ・スイッチング回路が示さ
れている。パルス幅変調器（ＰＷＭ ’） １０は例え
ばマサナス、レキシントンのユニトロード社（Ｕｎｉｔ
ｒｏｄｅ Ｃｏｒｐ、、）から入手可能なモデル３８
２５であり、個のＰＷＭ１０波、１２ボルトのピーク値
の２次コイルを有する分離型トランスフオーマ−１２に
操作可能に接続されている。トランスフォーマ−１２は
一定の周波数において種々の定刻パルスを有する。ＰＷ
Ｍｌｏは、好ましくは、種々のデユーティ・サイクルで
２００ＫＨｚの信号を与える。ＩＭＨｚを越えるスイッ
チング周波数もまた可能である。
れている。パルス幅変調器（ＰＷＭ ’） １０は例え
ばマサナス、レキシントンのユニトロード社（Ｕｎｉｔ
ｒｏｄｅ Ｃｏｒｐ、、）から入手可能なモデル３８
２５であり、個のＰＷＭ１０波、１２ボルトのピーク値
の２次コイルを有する分離型トランスフオーマ−１２に
操作可能に接続されている。トランスフォーマ−１２は
一定の周波数において種々の定刻パルスを有する。ＰＷ
Ｍｌｏは、好ましくは、種々のデユーティ・サイクルで
２００ＫＨｚの信号を与える。ＩＭＨｚを越えるスイッ
チング周波数もまた可能である。
４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は適宜な手
段により電気的に接続されている。トランジスタＱ１及
びＱ３のドレインは、ＤＣ電圧電源の正側１４に接続さ
れ、トランジスタＱ２及びＱ４のソースは前記ＤＣ電圧
電源の負側１６に接続されている。４００Ｖまでの電圧
がディジタル電源の典型である。
段により電気的に接続されている。トランジスタＱ１及
びＱ３のドレインは、ＤＣ電圧電源の正側１４に接続さ
れ、トランジスタＱ２及びＱ４のソースは前記ＤＣ電圧
電源の負側１６に接続されている。４００Ｖまでの電圧
がディジタル電源の典型である。
トランスフォーマ−１２の巻線１８．２０．２２、及び
２４の２次コイルは抵抗１９．２１．２４、及び２５を
介してトランジスタＱ１、Ｑ２、Ｑ３、及びＱ４に各々
接続されている。トランスフォーマ−あるいはモータの
ようなインダクタンス装置２８の１次コイル２６は、ト
ランジスタＱ１及びＱ３のソースとトランジスタＱ２及
びＱ４のドレインに接続されている。トランスフォーマ
−２８の２次コイル３０は図示しない負荷に接続されて
いてもよい。ＲＣ回路３２は１時コイル２６に並列に接
続されている。
２４の２次コイルは抵抗１９．２１．２４、及び２５を
介してトランジスタＱ１、Ｑ２、Ｑ３、及びＱ４に各々
接続されている。トランスフォーマ−あるいはモータの
ようなインダクタンス装置２８の１次コイル２６は、ト
ランジスタＱ１及びＱ３のソースとトランジスタＱ２及
びＱ４のドレインに接続されている。トランスフォーマ
−２８の２次コイル３０は図示しない負荷に接続されて
いてもよい。ＲＣ回路３２は１時コイル２６に並列に接
続されている。
インダクタンス装置２８がターン・オフされると（即ち
、電圧が装置２８にもはや印加されなくなると）、望ま
しくない電磁干渉が発生する。インダクタ（コイル）電
流あるいはキャパシタ電圧が零でないときには、インダ
クターがターン・オフされ或はキャパシタがターン・オ
ンされると、電磁干渉が生じる。
、電圧が装置２８にもはや印加されなくなると）、望ま
しくない電磁干渉が発生する。インダクタ（コイル）電
流あるいはキャパシタ電圧が零でないときには、インダ
クターがターン・オフされ或はキャパシタがターン・オ
ンされると、電磁干渉が生じる。
位相変調された方形波を発生するスイッチング回路の例
は、ｒＨＥＸＦＥＴデータブック、パワーＭＯ５ＦＥＴ
アプリケーション及びプロダクト・データ」インターナ
ショナル・レフティフィラー社（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｒｅｃｔｉｆｉｅｒ Ｃａｒｐ、、）刊、
３訂版、（Ｊ９８５）ｐｐ、Ａ−１２８からＡ−１３１
に載っている。
は、ｒＨＥＸＦＥＴデータブック、パワーＭＯ５ＦＥＴ
アプリケーション及びプロダクト・データ」インターナ
ショナル・レフティフィラー社（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｒｅｃｔｉｆｉｅｒ Ｃａｒｐ、、）刊、
３訂版、（Ｊ９８５）ｐｐ、Ａ−１２８からＡ−１３１
に載っている。
第１図には、低電圧或は零電圧スイッチングを行い、従
って、電磁干渉を最小化或は解消することのできる本発
明の回路が示されている。
って、電磁干渉を最小化或は解消することのできる本発
明の回路が示されている。
第２図は、第１図の回路により発生されるトランスフォ
ーマ−電圧レベル及びトランジスタ電圧レベルのタイミ
ング図である。
ーマ−電圧レベル及びトランジスタ電圧レベルのタイミ
ング図である。
第１図において、パルス幅変調器５０は、図中両サイド
に示されているトランスフォーマ−Ｔ２５２の１次巻線
５４を横切る信号を発生する。図中Ａ点とＢ点との間の
トランスフォーマ−Ｔ２の電圧電位は第２図に示されて
いる。トランスフォーマ−Ｔ２は４つの２次コイル即ち
巻線５６．５８．６０、及び６２を備えている。２次コ
イル５６はトランジスタＱ３Ａ ６４に接続されてい
る。寄生ダイオード６６はトランジスタＱ３Ａのソース
及びドレイン間に接続されている。第１図中、全ての寄
生装置は破線で示されている。同様に、もう１つのトラ
ンジスタＱ４Ａ ６８は２次コイル５８に操作可能に
接続されている。寄生ダイオード７０がこのトランジス
タＱ４Ａのソース及びドレイン間に接続されている。寄
生ダイオード７４がトランジスタＱＩＡのソース及びド
レイン間に接続されている。最後に、第４のトランジス
タ９２人 ７６が２次コイル６２に操作可能に接続され
ている。
に示されているトランスフォーマ−Ｔ２５２の１次巻線
５４を横切る信号を発生する。図中Ａ点とＢ点との間の
トランスフォーマ−Ｔ２の電圧電位は第２図に示されて
いる。トランスフォーマ−Ｔ２は４つの２次コイル即ち
巻線５６．５８．６０、及び６２を備えている。２次コ
イル５６はトランジスタＱ３Ａ ６４に接続されてい
る。寄生ダイオード６６はトランジスタＱ３Ａのソース
及びドレイン間に接続されている。第１図中、全ての寄
生装置は破線で示されている。同様に、もう１つのトラ
ンジスタＱ４Ａ ６８は２次コイル５８に操作可能に
接続されている。寄生ダイオード７０がこのトランジス
タＱ４Ａのソース及びドレイン間に接続されている。寄
生ダイオード７４がトランジスタＱＩＡのソース及びド
レイン間に接続されている。最後に、第４のトランジス
タ９２人 ７６が２次コイル６２に操作可能に接続され
ている。
寄生ダイオード７８がトランジスタＱ２Ａのソース及び
ドレイン間に接続されている。
ドレイン間に接続されている。
２次コイル５６とトランジスタＱ３Ａのゲートとの間に
は抵抗８０が接続されている。同様に、２次コイル５８
とトランジスタＱ４Ａのゲートとの間には抵抗８６が接
続され、２次コイル６２とトランジスタＱ２Ａのゲート
との間には抵抗８８が接続されている。
は抵抗８０が接続されている。同様に、２次コイル５８
とトランジスタＱ４Ａのゲートとの間には抵抗８６が接
続され、２次コイル６２とトランジスタＱ２Ａのゲート
との間には抵抗８８が接続されている。
キャパシタ９０がトランジスタＱ２Ａのゲートとソース
との間に接続されている。
との間に接続されている。
トランジスタＱ３Ａのドレインには抵抗９２が接続され
、抵抗９２の他端側はスイッチング・トランジスタＱ３
１００のゲートに接続されている。ターン・オン時の
損失を減らすため、電界効果型トランジスタ（ＦＥＴ）
が全てのトランジスタについて選択されている。これら
のトランジスタではソースに対してドレインを低くして
全幅の電圧でターン・オンさせる。こうして、回路中で
最も高い抵抗のＦＥＴが選択される。そのようなＦＥＴ
は一般にさほど高価でない。ＦＥＴ寄生ダイオードは低
電圧であることが望ましい。寄生ダイオードが低電圧で
あることはしばしば貧、弱な再生性を意味する。幸い、
ＦＥＴ寄生ダイオードの再生時間は本発生では重要では
ない。
、抵抗９２の他端側はスイッチング・トランジスタＱ３
１００のゲートに接続されている。ターン・オン時の
損失を減らすため、電界効果型トランジスタ（ＦＥＴ）
が全てのトランジスタについて選択されている。これら
のトランジスタではソースに対してドレインを低くして
全幅の電圧でターン・オンさせる。こうして、回路中で
最も高い抵抗のＦＥＴが選択される。そのようなＦＥＴ
は一般にさほど高価でない。ＦＥＴ寄生ダイオードは低
電圧であることが望ましい。寄生ダイオードが低電圧で
あることはしばしば貧、弱な再生性を意味する。幸い、
ＦＥＴ寄生ダイオードの再生時間は本発生では重要では
ない。
抵抗８２には抵抗９４が接続され、抵抗９４の反対側端
部はスイッチング・トランジスタＱ４１０２のゲートが
接続されている。トランジスタＱＩＡのドレインには抵
抗９６が接続され、抵抗９６の反対側はトランジスタ１
０４のゲートに接続されている。抵抗８８には抵抗９８
が接続され、抵抗９８の反対側はスイッチング・トラン
ジスタＱ２ １０６のゲートに接続されている。
部はスイッチング・トランジスタＱ４１０２のゲートが
接続されている。トランジスタＱＩＡのドレインには抵
抗９６が接続され、抵抗９６の反対側はトランジスタ１
０４のゲートに接続されている。抵抗８８には抵抗９８
が接続され、抵抗９８の反対側はスイッチング・トラン
ジスタＱ２ １０６のゲートに接続されている。
トランジスタＱ３のドレインとソースとの間には破線で
示されるように寄生装置１０８が接続されている。寄生
装置１０８は並列接続されたダイオード１０８ａ及びキ
ャパシタ１０８ｂから構成されている。一対の寄生キャ
パシタ１０９ａ及び１０９ｂが同様に破線で示され、こ
れらはトランジスタＱ３のソースとゲートとの間に接続
されている。
示されるように寄生装置１０８が接続されている。寄生
装置１０８は並列接続されたダイオード１０８ａ及びキ
ャパシタ１０８ｂから構成されている。一対の寄生キャ
パシタ１０９ａ及び１０９ｂが同様に破線で示され、こ
れらはトランジスタＱ３のソースとゲートとの間に接続
されている。
寄生装置１１０もまたトランジスタＱ４に接続されてい
る。寄生ダイオード１１０ａ及び寄生キャパシタ１１０
ｂがトランジスタＱ４のドレイン及びソース間に並列に
接続されている。同様に、寄生キャパシタ１１１ａ及び
１１１ｂが破線で示されるようにトランジスタＱ４のド
レイン及びゲート間及びトランジスタＱ４のソース及び
ゲート間に各々接続されている。
る。寄生ダイオード１１０ａ及び寄生キャパシタ１１０
ｂがトランジスタＱ４のドレイン及びソース間に並列に
接続されている。同様に、寄生キャパシタ１１１ａ及び
１１１ｂが破線で示されるようにトランジスタＱ４のド
レイン及びゲート間及びトランジスタＱ４のソース及び
ゲート間に各々接続されている。
寄生ダイオード１１２ａと寄生キャパシタ１１２ｂとか
ら成る寄生装置１１２がスイッチング・トランジスタＱ
１のドレイン及びソース間に並列に接続されている。同
様に、寄生キャパシタ１１３ａがトランジスタＱ１のド
レイン及びゲート間に、寄生キャパシタ１１３ｂがトラ
ンジスタＱ１のソース及びゲート間に、各々接続されて
いる。
ら成る寄生装置１１２がスイッチング・トランジスタＱ
１のドレイン及びソース間に並列に接続されている。同
様に、寄生キャパシタ１１３ａがトランジスタＱ１のド
レイン及びゲート間に、寄生キャパシタ１１３ｂがトラ
ンジスタＱ１のソース及びゲート間に、各々接続されて
いる。
最後に、寄生ダイオード１１４ａと寄生キャパシタ１１
４ｂとから成る寄生装置１１４がスイッチング・トラン
ジスタＱ２のドレイン及びソース間に接続されている。
４ｂとから成る寄生装置１１４がスイッチング・トラン
ジスタＱ２のドレイン及びソース間に接続されている。
寄生キャパシタ１１５ａがトランジスタＱ２のトレイン
及びゲート間に、寄生キャパシタ１１５ｂがトランジス
タＱ２のソース及びゲート間に、各々接続されている。
及びゲート間に、寄生キャパシタ１１５ｂがトランジス
タＱ２のソース及びゲート間に、各々接続されている。
図示しない電圧電位源は、回路に正及び負の電圧１２０
及び１２２を各々供給する。点Ａ′と点Ｂ′との間には
トランスフォーマ−Ｔｌ １００が接続されている。
及び１２２を各々供給する。点Ａ′と点Ｂ′との間には
トランスフォーマ−Ｔｌ １００が接続されている。
トランスフォーマ−Ｔ１内部には漏洩インダクタンス１
２６及び磁化インダクタンス１２８がある。トランスフ
ォーマ−Ｔ１１２４は２次コイル１３０ｂに働きかける
１次コイル１３０ａｅ有する。２次コイル１３０ｂは図
示しない負荷に接続されている。
２６及び磁化インダクタンス１２８がある。トランスフ
ォーマ−Ｔ１１２４は２次コイル１３０ｂに働きかける
１次コイル１３０ａｅ有する。２次コイル１３０ｂは図
示しない負荷に接続されている。
キャパシタ１３２が正電圧源１２０と負電圧源１２２と
の間に接続されている。
の間に接続されている。
時刻Ｐ゛１：
第２図の時刻Ｐ１において、トランスフォーマ−Ｔ２５
２を横切るｖＡＢはハイであり（即ち、点Ａの電圧は点
Ｂの電圧に対して正である。）トランジスタＱ１とＱ４
はスイッチ・オンされ、トランスフォーマ−Ｔ１を横切
るＶＡ’Ｂ’は正である。
２を横切るｖＡＢはハイであり（即ち、点Ａの電圧は点
Ｂの電圧に対して正である。）トランジスタＱ１とＱ４
はスイッチ・オンされ、トランスフォーマ−Ｔ１を横切
るＶＡ’Ｂ’は正である。
トランスフォーマ−Ｔｌ １２４の点Ａ′から点Ｂ′
への電流は正方向である。
への電流は正方向である。
時刻Ｐ２：
時刻Ｐ２において、トランス７オーマーＴ２５２を横切
る■Ａ８は零ボルトになる。トランジスタＱＩＡは今だ
にオフであり、その寄生ダイオード７４は逆バイアスさ
れているので、トランジスタＱ１のＶ。８は変化しない
。トランジスタＱ１のゲート・キャパシタ１１３ａ及び
１１３ｂは放電されず、トランジスタＱ１はオンのまま
である。
る■Ａ８は零ボルトになる。トランジスタＱＩＡは今だ
にオフであり、その寄生ダイオード７４は逆バイアスさ
れているので、トランジスタＱ１のＶ。８は変化しない
。トランジスタＱ１のゲート・キャパシタ１１３ａ及び
１１３ｂは放電されず、トランジスタＱ１はオンのまま
である。
同時に、トランジスタＱ４は、寄生ダイオード７０が順
バイアスされるので、ターン・オフする。
バイアスされるので、ターン・オフする。
トランスフォーマ−Ｔ１の電流はトランジスタＱ３及び
Ｑ４のドレイン−ゲート間キャパシタ１０９ａ及び１１
１ａの各々に流れるとともに、トランジスタＱ３及びＱ
４のドレイン−ソース間キャパシタ１０８ｂ及び１１０
ｂの各々に流れる。
Ｑ４のドレイン−ゲート間キャパシタ１０９ａ及び１１
１ａの各々に流れるとともに、トランジスタＱ３及びＱ
４のドレイン−ソース間キャパシタ１０８ｂ及び１１０
ｂの各々に流れる。
この間、−トランジスタＱ３及びＱ４はオフになるが、
キャパシタ１１０ｂを横切る電圧は増大し、キャパシタ
１０８ｂを横切る電圧は減少する。このときの変化速度
は負荷に依って変わる。トランジスタＱ３の■ＤＳが負
の値に達するとき、寄生タイオード１０８ａがターン・
オンし、トランスフォーマ−Ｔ１内の電流が装置１１２
、Ｔ１、及び１０８ａの間を循環し続けることになる。
キャパシタ１１０ｂを横切る電圧は増大し、キャパシタ
１０８ｂを横切る電圧は減少する。このときの変化速度
は負荷に依って変わる。トランジスタＱ３の■ＤＳが負
の値に達するとき、寄生タイオード１０８ａがターン・
オンし、トランスフォーマ−Ｔ１内の電流が装置１１２
、Ｔ１、及び１０８ａの間を循環し続けることになる。
この間、トランスフォーマ−Ｔ１の電流は、トランスフ
ォーマ−Ｔ１の巻数比によって、図示しない出力インダ
クタの電流に関連付けられる。出力インダクタは必要な
電流を供給する。従って、コイル１３０ｂ及びハイ・ラ
イン（電圧源１２０及び１２２は最もハイである。）に
負荷が接続されていない収態に近くとも、ダイオード１
０８ａはターン・オンする。
ォーマ−Ｔ１の巻数比によって、図示しない出力インダ
クタの電流に関連付けられる。出力インダクタは必要な
電流を供給する。従って、コイル１３０ｂ及びハイ・ラ
イン（電圧源１２０及び１２２は最もハイである。）に
負荷が接続されていない収態に近くとも、ダイオード１
０８ａはターン・オンする。
時刻Ｐ３：
時刻Ｐ３において、トランスフォーマ−Ｔ２の■ は
負側に動く。トランジスタＱＩＡの■。ＳＢ が約＋４■に達したとき、トランジスタＱＩＡはターン
・オンし、トランジスタＱ１の■。８が負レベルに引張
られる。■ＧＳが約＋４■に達するときにトランジスタ
Ｑ１はターン・オフするので、最少の遅れしか生じない
。同時に、トランジスタＱ８の寄生ダイオード６６が逆
バイアスされるのでトランジスタＱ３もまた迅速にター
ン・オンする。寄生ダイオード６６は導通し、トランジ
スタＱ３はほぼ零ボルトにおいてターン・オンし、ソー
スからドレインへとトランスフォーマを流れる電流は負
である。
負側に動く。トランジスタＱＩＡの■。ＳＢ が約＋４■に達したとき、トランジスタＱＩＡはターン
・オンし、トランジスタＱ１の■。８が負レベルに引張
られる。■ＧＳが約＋４■に達するときにトランジスタ
Ｑ１はターン・オフするので、最少の遅れしか生じない
。同時に、トランジスタＱ８の寄生ダイオード６６が逆
バイアスされるのでトランジスタＱ３もまた迅速にター
ン・オンする。寄生ダイオード６６は導通し、トランジ
スタＱ３はほぼ零ボルトにおいてターン・オンし、ソー
スからドレインへとトランスフォーマを流れる電流は負
である。
この間、トランスフォーマ−Ｔ１の電流は、トランジス
タＱ１及びＱ２の各々のゲート−ドレイン間キャパシタ
１１３ａ及び１１５ａを放電し、トランジスタＱ１及び
Ｑ２のソース−ドレイン間キャパシタ１１２ｂ及び１１
４ｂを放電する。トランジスタＱ２の■ＤＳが零に達す
ると、寄生ダイオード１１４ａはターン・オンする。軽
い負荷あるいはハイ・ラインにおいて、トランジスタＱ
２の■ＤＳは零にならなくともよい。
タＱ１及びＱ２の各々のゲート−ドレイン間キャパシタ
１１３ａ及び１１５ａを放電し、トランジスタＱ１及び
Ｑ２のソース−ドレイン間キャパシタ１１２ｂ及び１１
４ｂを放電する。トランジスタＱ２の■ＤＳが零に達す
ると、寄生ダイオード１１４ａはターン・オンする。軽
い負荷あるいはハイ・ラインにおいて、トランジスタＱ
２の■ＤＳは零にならなくともよい。
トランスフォーマ−Ｔ１の漏洩インダクタンス１２６及
び磁化インダクタンス１２８内のエネルギーは、共鳴さ
れて、寄生キャパシタ１１３ａ、１１５ａ、１１２ｂ、
及び１１４ｂへと転送され、これらのキャパシタを望ま
しいレベルに設定してトランジスタＱ２を予めターン・
オンさせる。こうして、漏洩インダクタンス１２６のエ
ネルギーが緩衝器に急に流れ込むことが避けられる。
び磁化インダクタンス１２８内のエネルギーは、共鳴さ
れて、寄生キャパシタ１１３ａ、１１５ａ、１１２ｂ、
及び１１４ｂへと転送され、これらのキャパシタを望ま
しいレベルに設定してトランジスタＱ２を予めターン・
オンさせる。こうして、漏洩インダクタンス１２６のエ
ネルギーが緩衝器に急に流れ込むことが避けられる。
正弦波試のトランスフォーマ−電流波形が存在するよう
な前述のへイズ等の文献中の回路とは異なり、本発明は
共鳴コンバータではなく、寄生キャパシタ１１３ａ、１
１５ａ、１１２ｂ、及び１１４ｂを共鳴的に充電したり
放電したりするだけである。トランスフォーマ−Ｔ２の
電流夏ＡＢの波形は正弦波ではなく、通常の全ブリッジ
・パルス幅変調コンバータであることを示している。
な前述のへイズ等の文献中の回路とは異なり、本発明は
共鳴コンバータではなく、寄生キャパシタ１１３ａ、１
１５ａ、１１２ｂ、及び１１４ｂを共鳴的に充電したり
放電したりするだけである。トランスフォーマ−Ｔ２の
電流夏ＡＢの波形は正弦波ではなく、通常の全ブリッジ
・パルス幅変調コンバータであることを示している。
もし緩衝器が用いられるとすると、１１％Ｉ器及び寄生
キャパシタは際充電されなければならず、そのため、部
品にストレスを生じさせ、電磁干渉や余分な損失も生じ
させる。ここにおける漏洩インダクタンス１２６のエネ
ルギーは有益な方向に再び向けられる。スイッチング回
路の操作において漏洩インダクタンスを最小化すること
は重要ではないが、電磁界を最小化することは重要であ
る。
キャパシタは際充電されなければならず、そのため、部
品にストレスを生じさせ、電磁干渉や余分な損失も生じ
させる。ここにおける漏洩インダクタンス１２６のエネ
ルギーは有益な方向に再び向けられる。スイッチング回
路の操作において漏洩インダクタンスを最小化すること
は重要ではないが、電磁界を最小化することは重要であ
る。
時刻Ｐ４：
これまでの記述から、トランスフォーマ−Ｔ１の■Ａ８
がはじめに負になると（時刻Ｐ３のとき）、トランジス
タＱ１は直ちにターン・オフし、トランジスタＱ３はタ
ーン・オンする。時刻Ｐ４でトランジスタＱ２もまた寄
生装置とは独立の一定の遅れの後にターン・オンする。
がはじめに負になると（時刻Ｐ３のとき）、トランジス
タＱ１は直ちにターン・オフし、トランジスタＱ３はタ
ーン・オンする。時刻Ｐ４でトランジスタＱ２もまた寄
生装置とは独立の一定の遅れの後にターン・オンする。
こうして、トランジスタＱ１及びＱ２が同時にターン・
オンすることのないようにされ、その結果、電圧源１２
０と１２２とが短絡されないようになる。時刻Ｐ８と時
刻Ｐ４との間のトランジスタＱ２をターン・オンすると
きの遅延は、トランジスタＱ２Ａのゲートとトランジス
タＱ２Ａのゲート及びソース間のキャパシタ９０とに接
続された抵抗８８を設けることにより生じ、この抵抗８
８はトランジスタＱ２Ａの寄生ゲート・キャパシタを決
定する。トランジスタＱ２Ａの■６８が前記遅延の後に
時刻Ｐ４において＋４■に達すると、トランジスタＱ
２Ａがターン・オンし、それによりトランジスタＱ２が
続いてターン・オンする。
オンすることのないようにされ、その結果、電圧源１２
０と１２２とが短絡されないようになる。時刻Ｐ８と時
刻Ｐ４との間のトランジスタＱ２をターン・オンすると
きの遅延は、トランジスタＱ２Ａのゲートとトランジス
タＱ２Ａのゲート及びソース間のキャパシタ９０とに接
続された抵抗８８を設けることにより生じ、この抵抗８
８はトランジスタＱ２Ａの寄生ゲート・キャパシタを決
定する。トランジスタＱ２Ａの■６８が前記遅延の後に
時刻Ｐ４において＋４■に達すると、トランジスタＱ
２Ａがターン・オンし、それによりトランジスタＱ２が
続いてターン・オンする。
ダイオード１１４ａが導通収態だとすると、トランジス
タＱ２は零ボルトでターン・オンする。
タＱ２は零ボルトでターン・オンする。
軽い負荷あるいはハイ・ライン（高い電圧線）において
は、寄生キャパシタ１１４ｂ及び１１５ａの放電は完全
には行なわれないことになる。しかし、寄生キャパシタ
１１４ｂ及び１１５ａを横切るフル・ライン電圧により
トランジスタＱ２がターン、オンする場合よりは、この
状況はまだよい方である。重い負荷の場合は、ターン・
オン損失は実質的に解消し、一方、より軽い負荷の場合
は、ターン・オン時の損失は大きくなるが、飽和損失は
小さくなる。従って、大きくスイッチング損失と大きな
飽和損失とが同時に発生することはない。
は、寄生キャパシタ１１４ｂ及び１１５ａの放電は完全
には行なわれないことになる。しかし、寄生キャパシタ
１１４ｂ及び１１５ａを横切るフル・ライン電圧により
トランジスタＱ２がターン、オンする場合よりは、この
状況はまだよい方である。重い負荷の場合は、ターン・
オン損失は実質的に解消し、一方、より軽い負荷の場合
は、ターン・オン時の損失は大きくなるが、飽和損失は
小さくなる。従って、大きくスイッチング損失と大きな
飽和損失とが同時に発生することはない。
勿論、インダクタンス１２８の磁化を低くすることによ
り、たとえ負荷が無い場合にも、ターン・オン・スイッ
チング損失を実質的に解消することもできる。
り、たとえ負荷が無い場合にも、ターン・オン・スイッ
チング損失を実質的に解消することもできる。
時刻Ｐ５ニ
ドランスフォーマ−Ｔ１の■Ａ８が零になると、トラン
ジスタＱ３Ａがいまだオフであり、寄生ダイオード６６
が逆バイアスされているので、トランジスタＱ３の■。
ジスタＱ３Ａがいまだオフであり、寄生ダイオード６６
が逆バイアスされているので、トランジスタＱ３の■。
８は変化しない。トランジスタＱ３のゲート・キャパシ
タ１０９ａ及び１０９ｂはその負荷を保持し、トランジ
スタＱ３はそのままの状態に停る。トランジスタＱ２は
、トランジスタＱ２Ａの寄生ダイオード７８によって、
迅速にターン・オフする。
タ１０９ａ及び１０９ｂはその負荷を保持し、トランジ
スタＱ３はそのままの状態に停る。トランジスタＱ２は
、トランジスタＱ２Ａの寄生ダイオード７８によって、
迅速にターン・オフする。
寄生キャパシタ１１２ｈが放電すると、トランジスタＱ
１の寄生ダイオード１１２ａがターン・オンし、装置Ｑ
３、Ｔ１、及び１１２ａの間を電流が循環する。
１の寄生ダイオード１１２ａがターン・オンし、装置Ｑ
３、Ｔ１、及び１１２ａの間を電流が循環する。
以上述べて来たところの、スイッチング・トランジスタ
゛Ｑ１及びＱ３についてのターン・オン・サイクル、ス
イッチング・メカニズム、及び導通メカニズムは、スイ
ッチング・トランジスタＱ１及びＱ４の夫々にもあては
まり、Ｑ２がサイクルの後半（時刻Ｐ３からＰＯ）にお
いてＱ４の機能を果すように、Ｑ３がサイクルの後半に
おいてＱｌの機能を果す。
゛Ｑ１及びＱ３についてのターン・オン・サイクル、ス
イッチング・メカニズム、及び導通メカニズムは、スイ
ッチング・トランジスタＱ１及びＱ４の夫々にもあては
まり、Ｑ２がサイクルの後半（時刻Ｐ３からＰＯ）にお
いてＱ４の機能を果すように、Ｑ３がサイクルの後半に
おいてＱｌの機能を果す。
Ｆ０発明の効果
上述のように本発明の回路によれば、電磁干渉及び電力
損失を最小にすることができる。
損失を最小にすることができる。
第１図は本発明によるブリッジ回路の一実施例を示す回
路図、 第２図は前記実施例の動作を説明するための波形図、 第３図は従来のブリッジ回路の例を示す回路図である。 Ｔ１、Ｔ２・・・・インダクタン不装置としてのトラン
スフォーマ−１Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・・第１、
第２、第３、第４のスイッチンク手段としての第１、第
２、第３、第４のトランジスタ。 出願人 インターナショナル・ビジネス・マシ
ーンズ・コーポレーション代理人 弁理士 山
本 仁 朗（外１名） 第２図
路図、 第２図は前記実施例の動作を説明するための波形図、 第３図は従来のブリッジ回路の例を示す回路図である。 Ｔ１、Ｔ２・・・・インダクタン不装置としてのトラン
スフォーマ−１Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・・第１、
第２、第３、第４のスイッチンク手段としての第１、第
２、第３、第４のトランジスタ。 出願人 インターナショナル・ビジネス・マシ
ーンズ・コーポレーション代理人 弁理士 山
本 仁 朗（外１名） 第２図
Claims (3)
- （１）インダクタンス装置を駆動するために用いられる
全ブリッジ非共鳴スイッチング回路の電磁干渉を減少さ
せるための方法であつて、 （ａ）２つの電気リードを有する電源を用意し、（ｂ）
２つの電気リードを有し２方向のいずれにも動作可能な
インダクタンス装置を用意し、（ｃ）前記電源の第１の
電気リード及び前記インダクタンス装置の第１の電気リ
ードの間に操作可能に接続される第１のスイッチング手
段と、前記電源の第２の電気リード及び前記インダクタ
ンス装置の第１の電気リードの間に操作可能に接続され
る第２のスイッチング手段と、前記電源の第１の電気リ
ード及び前記インダクタンス装置の第２の電気リードの
間に操作可能に接続される第３のスイッチング手段と、
前記電源の第２の電気リード及び前記インダクタンス装
置の第２の電気リードの間に接続される第４のスイッチ
ング手段と、から成る４つのスイッチング手段であつて
各々が並列に接続された電流緩衝手段をなしているスイ
ッチング手段を提供し、 （ｄ）前記第１及び第４のスイッチング手段を閉じて順
方向にインダクタンス装置の操作を開始させ、 （ｅ）前記第１のスイッチング手段を開いて前記第１及
び第２のスイッチング手段の緩衝手段に電流を通じさせ
、 （ｆ）前記第４のスイッチング手段を開くとともに前記
第２のスイッチング手段を閉じて前記第３及び第１のス
イッチング手段の緩衝手段に電流を通じさせ、 （ｇ）所定時間後、前記第３のスイッチング手段を閉じ
て前記インダクタンス装置を逆方向に駆動する、 全ブリッジ非共鳴スイッチング回路における電磁干渉減
少方法。 - （２）請求項（１）の方法において、前記インダクタン
ス装置は１次コイル及び２次コイルを有するトランスフ
オーマーである、 電磁干渉減少方法。 - （３）インダクタンス装置を駆動するために用いられる
全ブリッジ非共鳴スイッチング回路であつて、（ａ）４
つの１次スイッチング手段と、 （ｂ）前記４つの１次スイッチング手段の各々に操作可
能に接続されたインダクタンス装置と、（ｃ）前記イン
ダクタンス装置に操作可能に接続されて前記インダクタ
ンス装置を駆動するための駆動手段と、 （ｄ）前記１次スイッチング手段の１つと前記駆動手段
との間に各々が接続されている４つの波形整形手段と、 を有する全ブリッジ非共鳴スイッチング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/171,098 US4860189A (en) | 1988-03-21 | 1988-03-21 | Full bridge power converter circuit |
| US171098 | 1993-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276819A true JPH01276819A (ja) | 1989-11-07 |
| JPH0760998B2 JPH0760998B2 (ja) | 1995-06-28 |
Family
ID=22622523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066430A Expired - Lifetime JPH0760998B2 (ja) | 1988-03-21 | 1989-03-20 | 全ブリッジ・電力変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4860189A (ja) |
| EP (1) | EP0334100B1 (ja) |
| JP (1) | JPH0760998B2 (ja) |
| DE (1) | DE68911005T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE4007566C2 (de) * | 1990-03-09 | 1998-07-16 | Siemens Ag | Leistungsverstärker für die Speisung einer Induktivität mit geschalteten Transistoren |
| FR2671922B1 (fr) * | 1991-01-22 | 1994-02-11 | Agence Spatiale Europeenne | Procede pour reduire les pertes de commutation creees par un commutateur de puissance. |
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| US6259615B1 (en) * | 1999-07-22 | 2001-07-10 | O2 Micro International Limited | High-efficiency adaptive DC/AC converter |
| US6804129B2 (en) | 1999-07-22 | 2004-10-12 | 02 Micro International Limited | High-efficiency adaptive DC/AC converter |
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