JP2952897B2 - ゲート駆動回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、チョッパやインバータに用いる電圧駆動自
己消弧形半導体スイッチング素子（FET,IGBT等）のゲー
ト駆動回路に関する。
己消弧形半導体スイッチング素子（FET,IGBT等）のゲー
ト駆動回路に関する。
FETやIGBT（以下、FETと記す）は、オン・オフの状態
がゲート電圧によって決まり、定常状態においてはゲー
ト電流が僅少であることから、バイポーラトランジスタ
が電流駆動形素子と呼ばれるのに対比して電圧駆動形素
子と呼ばれている。従って、スイッチング速度が速いと
いう特徴のほかに、ゲート駆動電力が小さくてすむとい
う利点が重視されている。
がゲート電圧によって決まり、定常状態においてはゲー
ト電流が僅少であることから、バイポーラトランジスタ
が電流駆動形素子と呼ばれるのに対比して電圧駆動形素
子と呼ばれている。従って、スイッチング速度が速いと
いう特徴のほかに、ゲート駆動電力が小さくてすむとい
う利点が重視されている。
第７図はこの種の電圧駆動形半導体スイッチング素子
を駆動するゲート駆動回路の従来例の構成図、第８図は
第７図の装置の動作を示す波形図である。
を駆動するゲート駆動回路の従来例の構成図、第８図は
第７図の装置の動作を示す波形図である。
駆動パルス発生手段2Aは直流電源221,222とスイッチ
ング素子61,62によって構成されている。直流電源221,2
22はFETで成る主スイッチング素子１のソース電位を基
準として正電圧VCCおよび負電圧−VCCの直流電源を構成
する。（一般には、正電圧と負電圧の大きさは等しくな
くても良いが、ここでは同電圧VCCとして説明する）ス
イッチング素子61,62は、タイミング信号によってオン
・オフ制御され、タイミング信号がハイレベルのとき、
スイッチング素子61がオン、スイッチング素子62がオフ
になって、正電圧VCCを振幅とし、ソース電位をベース
ラインとする正の電圧パルス（以下、正パルスと記す）
が駆動パルス発生手段2Aから出力され、ゲート電流制限
抵抗８（以下、抵抗８と記す）を介して、主スイッチン
グ素子１のゲートに印加される。また、タイミング信号
がロウレベルのとき、スイッチング素子61がオフ、スイ
ッチング素子62がオンになって、負電圧−VCCを振幅と
し、ソース電位をベースラインとする負の電圧パルス
（以下、負パルスと記す）が駆動パルス発生手段2Aから
出力され、前記ゲートに印加される。したがって、主ス
イッチング素子１は、タイミング信号がハイレベルのと
きオン、ロウレベルのときオフになる。
ング素子61,62によって構成されている。直流電源221,2
22はFETで成る主スイッチング素子１のソース電位を基
準として正電圧VCCおよび負電圧−VCCの直流電源を構成
する。（一般には、正電圧と負電圧の大きさは等しくな
くても良いが、ここでは同電圧VCCとして説明する）ス
イッチング素子61,62は、タイミング信号によってオン
・オフ制御され、タイミング信号がハイレベルのとき、
スイッチング素子61がオン、スイッチング素子62がオフ
になって、正電圧VCCを振幅とし、ソース電位をベース
ラインとする正の電圧パルス（以下、正パルスと記す）
が駆動パルス発生手段2Aから出力され、ゲート電流制限
抵抗８（以下、抵抗８と記す）を介して、主スイッチン
グ素子１のゲートに印加される。また、タイミング信号
がロウレベルのとき、スイッチング素子61がオフ、スイ
ッチング素子62がオンになって、負電圧−VCCを振幅と
し、ソース電位をベースラインとする負の電圧パルス
（以下、負パルスと記す）が駆動パルス発生手段2Aから
出力され、前記ゲートに印加される。したがって、主ス
イッチング素子１は、タイミング信号がハイレベルのと
きオン、ロウレベルのときオフになる。
公知のように、FETのゲートとソース（IGBTの場合に
はエミッタであるが以下、IGBTの場合も含めてソース記
す）の間にはバイポーラ形トランジスタに比べて大きな
静電容量（ゲート・ソース間静電容量または入力容量）
が存在し、その大きさはソース領域の大きさや不純物濃
度等によって定まる。この入力容量は第７図中ゲート・
ソース間コンデンサ５（以下、コンデンサ５と記す）で
表現されている。したがって、駆動パルス発生手段2Aの
出力が負電圧−VCCから正電圧＋VCCに遷移し、または正
電圧VCCから負電圧−VCCに遷移する過渡時には、抵抗Ｒ
と通ってコンデンサ５を充放電する電流が流れ、電力が
消費される。
はエミッタであるが以下、IGBTの場合も含めてソース記
す）の間にはバイポーラ形トランジスタに比べて大きな
静電容量（ゲート・ソース間静電容量または入力容量）
が存在し、その大きさはソース領域の大きさや不純物濃
度等によって定まる。この入力容量は第７図中ゲート・
ソース間コンデンサ５（以下、コンデンサ５と記す）で
表現されている。したがって、駆動パルス発生手段2Aの
出力が負電圧−VCCから正電圧＋VCCに遷移し、または正
電圧VCCから負電圧−VCCに遷移する過渡時には、抵抗Ｒ
と通ってコンデンサ５を充放電する電流が流れ、電力が
消費される。
いま、時刻t0においてタイミング信号がロウレベルか
らハイレベルに遷移したとき、すなわち、駆動パルス発
生手段2Aの出力が−VCCから＋VCCになったときの過渡状
態を考えると次のオームの法則が成立つ。
らハイレベルに遷移したとき、すなわち、駆動パルス発
生手段2Aの出力が−VCCから＋VCCになったときの過渡状
態を考えると次のオームの法則が成立つ。
iR＋vG＝VCC （１） ここで、ｉは駆動パルス発生手段2Aの出力電流、VGは
ゲート電圧でコンデンサ５の充電電圧Q/Cに等しい。ｔ
＝t0においてvG＝−VCCなる初期条件を満足する式
（１）の解は次式で表わされる（第８図（Ｂ）参照）。
ゲート電圧でコンデンサ５の充電電圧Q/Cに等しい。ｔ
＝t0においてvG＝−VCCなる初期条件を満足する式
（１）の解は次式で表わされる（第８図（Ｂ）参照）。
したがって、ゲート電圧vGは次式で表わされる（第８
図（Ｃ）参照）。
図（Ｃ）参照）。
また、充電完了まで直流漸減221が消費する電力Ｐは
次式で表わされる。
次式で表わされる。
タイミング信号が反転したt10時にも、同様の電力を
直流電源222が消費することになるので、周波数ｆで動
作させたときの平均電力Ｗは になる。ただし、ｆ＜＜1/（CR）。
直流電源222が消費することになるので、周波数ｆで動
作させたときの平均電力Ｗは になる。ただし、ｆ＜＜1/（CR）。
前記したように、FETのゲート・ソース間静電容量は
比較的大きいので、第７図の装置においては、（１）ゲ
ート電圧vGが比較的大きな時定数RCで立上り（第８図
（Ｃ）参照）、そのため、スイッチング動作に遅れが生
じ、（２）ゲート電圧を変化させるとき、抵抗Ｒを通っ
てコンデンサ５の充放電電流が流れるので大きな電力を
消費し、その結果、高速スイッチング性能を活かして高
周波動作をさせようとすると低駆動電力という一方の特
徴が損なわれるという問題点がある。
比較的大きいので、第７図の装置においては、（１）ゲ
ート電圧vGが比較的大きな時定数RCで立上り（第８図
（Ｃ）参照）、そのため、スイッチング動作に遅れが生
じ、（２）ゲート電圧を変化させるとき、抵抗Ｒを通っ
てコンデンサ５の充放電電流が流れるので大きな電力を
消費し、その結果、高速スイッチング性能を活かして高
周波動作をさせようとすると低駆動電力という一方の特
徴が損なわれるという問題点がある。
本発明の目的は、ゲート・ソース間静電容量を充電す
るために生ずるスイッチング動作遅れと、充放電電流に
よる電力消費が少なく、かつ、任意の周波数で電圧駆動
形半導体のスイッチング素子を駆動することができるゲ
ート駆動回路を提供することにある。
るために生ずるスイッチング動作遅れと、充放電電流に
よる電力消費が少なく、かつ、任意の周波数で電圧駆動
形半導体のスイッチング素子を駆動することができるゲ
ート駆動回路を提供することにある。
本発明の第１のゲート駆動回路は、 ソースを基準電位とし、正および負の電圧パルスを生
成する駆動パルス発生手段を有し、該駆動パルス発生手
段の出力をゲート電流制限抵抗を介して電圧駆動形半導
体素子で成る主スイッチング素子のゲートに印加して該
主スイッチング素子をスイッチング動作させるゲート駆
動回路であって、 一方の端子が前記主スイッチング素子のゲートに接続
されているインダクタと、 第１のダイオードと第１のスイッチング素子の直列接
続で成る第１の整流回路と、第２のダイオードと第２の
スイッチング素子の直列接続で成る第２の整流回路を含
み、第１の整流回路は主スイッチング素子のソースから
前記インダクタの他方の端子に向う向きを順方向として
それらの間に接続され、第２の整流回路は前記インダク
タの前記他方の端子から前記ソースに向う向きを順方向
としてそれらの間に接続され、第１のスイッチング素子
は、前記電圧パルスの負レベルの後縁から、次の正レベ
ルの後縁以前の所定時刻までの期間、閉路され、第２の
スイッチング素子は、前記電圧パルスの正レベルの後縁
から、次の負レベルの後縁以前の所定時刻までの期間、
閉路されるスイッチング手段を備えている。
成する駆動パルス発生手段を有し、該駆動パルス発生手
段の出力をゲート電流制限抵抗を介して電圧駆動形半導
体素子で成る主スイッチング素子のゲートに印加して該
主スイッチング素子をスイッチング動作させるゲート駆
動回路であって、 一方の端子が前記主スイッチング素子のゲートに接続
されているインダクタと、 第１のダイオードと第１のスイッチング素子の直列接
続で成る第１の整流回路と、第２のダイオードと第２の
スイッチング素子の直列接続で成る第２の整流回路を含
み、第１の整流回路は主スイッチング素子のソースから
前記インダクタの他方の端子に向う向きを順方向として
それらの間に接続され、第２の整流回路は前記インダク
タの前記他方の端子から前記ソースに向う向きを順方向
としてそれらの間に接続され、第１のスイッチング素子
は、前記電圧パルスの負レベルの後縁から、次の正レベ
ルの後縁以前の所定時刻までの期間、閉路され、第２の
スイッチング素子は、前記電圧パルスの正レベルの後縁
から、次の負レベルの後縁以前の所定時刻までの期間、
閉路されるスイッチング手段を備えている。
本発明の第２のゲート駆動回路は、前記の第１のゲー
ト駆動回路において、１つの電極が前記主スイッチング
素子のゲートに接続され、他の電極がソースに接続され
ているコンデンサをさらに含み、当該コンデンサと前記
主スイッチング素子のソース・ゲート間（前記したよう
に、IGBTが用いられる場合には、エミッタ・ゲート間で
あるが以下、IGBTの場合も含めてソース・ゲートを記
す）静電容量と前記インダクタが、駆動パルス発生手段
側から見て並列に接続されて共振回路が構成されてい
る。
ト駆動回路において、１つの電極が前記主スイッチング
素子のゲートに接続され、他の電極がソースに接続され
ているコンデンサをさらに含み、当該コンデンサと前記
主スイッチング素子のソース・ゲート間（前記したよう
に、IGBTが用いられる場合には、エミッタ・ゲート間で
あるが以下、IGBTの場合も含めてソース・ゲートを記
す）静電容量と前記インダクタが、駆動パルス発生手段
側から見て並列に接続されて共振回路が構成されてい
る。
本発明の第１のゲート駆動回路は、ゲート電圧VGを反
転させるために共振回路による電気振動が利用される。
すなわち、ゲート・ソース間にインダクタンスＬのイン
ダクタを接続し、このインダクタと主スイッチング素子
のゲート・ソース間静電容量Ｃによって共振回路を構成
する。しかし、電気振動が利用されるのは、以下に示す
ように、電圧パルスの正、負レベルの後縁の位置から、
共振周波数の1/2サイクルの期間τのみである。
転させるために共振回路による電気振動が利用される。
すなわち、ゲート・ソース間にインダクタンスＬのイン
ダクタを接続し、このインダクタと主スイッチング素子
のゲート・ソース間静電容量Ｃによって共振回路を構成
する。しかし、電気振動が利用されるのは、以下に示す
ように、電圧パルスの正、負レベルの後縁の位置から、
共振周波数の1/2サイクルの期間τのみである。
いま、時刻ｔ＜t0で、電圧パルスが負レベルにあって
（第３図の半導体スイッチング素子62Dのオン状態に対
応する。第３図については実施例で詳述する）、ゲート
電圧vG＝−VCCであるとする。次に、時刻t0で電圧パル
スが基準レベル（ベースライン）に遷移した後、共振回
路に流れる振動電流iOとゲート電圧vGは次式で表わされ
る。
（第３図の半導体スイッチング素子62Dのオン状態に対
応する。第３図については実施例で詳述する）、ゲート
電圧vG＝−VCCであるとする。次に、時刻t0で電圧パル
スが基準レベル（ベースライン）に遷移した後、共振回
路に流れる振動電流iOとゲート電圧vGは次式で表わされ
る。
iO＝Ipo sinω（ｔ＋t0） （６） vG＝−VCC cosω（ｔ＋t0） （７） ただし、 ω＝（LC）−1/2,Ipo＝（C/L）1/2VCC （８） したがって、期間τ＝π（LC）−1/2が終了したとき
（時刻t0＋τ）、 vG＝＋VCC になり、ゲート電圧は反転される。したがって、期間τ
の電気振動を利用すれば、ゲート電圧vGを反転させるこ
とができる。
（時刻t0＋τ）、 vG＝＋VCC になり、ゲート電圧は反転される。したがって、期間τ
の電気振動を利用すれば、ゲート電圧vGを反転させるこ
とができる。
この電気振動を利用するために、本発明のスイッチン
グ手段は次のように作用する。
グ手段は次のように作用する。
いま、時刻t0で電圧パルスが負レベル−VCCから基準
レベルに遷移すると、その遷移エッジ（負レベルの後
縁）から所定の時刻までの期間τ１においては第１のス
イッチング素子は閉路し（オンになり）第１のダイオー
ドの順方向に共振回路が完結される。その結果、主スイ
ッチング素子のソースからゲートに向って振動電流が流
れ、前記したように期間τが経過した時刻t0＋τにゲー
ト電圧vGは＋VCCになる。しかし、式（６）から明らか
なように、時刻t0＋τ以後には振動電流iOの向きは反転
するので、振動電流iOは第１のダイオードによって阻止
される。その結果、時刻t0＋τ以後においては、第１の
スイッチング素子がオンになっていても振動電流iOは流
れない。電圧パルスが正レベルからベースラインに遷移
する時（正レベルの後縁）においても同様である。した
がってスイッチング手段は、電圧パルスの遷移時刻から
期間τの間にのみ、振動電流を導通する。
レベルに遷移すると、その遷移エッジ（負レベルの後
縁）から所定の時刻までの期間τ１においては第１のス
イッチング素子は閉路し（オンになり）第１のダイオー
ドの順方向に共振回路が完結される。その結果、主スイ
ッチング素子のソースからゲートに向って振動電流が流
れ、前記したように期間τが経過した時刻t0＋τにゲー
ト電圧vGは＋VCCになる。しかし、式（６）から明らか
なように、時刻t0＋τ以後には振動電流iOの向きは反転
するので、振動電流iOは第１のダイオードによって阻止
される。その結果、時刻t0＋τ以後においては、第１の
スイッチング素子がオンになっていても振動電流iOは流
れない。電圧パルスが正レベルからベースラインに遷移
する時（正レベルの後縁）においても同様である。した
がってスイッチング手段は、電圧パルスの遷移時刻から
期間τの間にのみ、振動電流を導通する。
しかし、このような電気振動によるゲート電圧の完全
な反転は、共振回路が理想的な場合には実現できるが、
通常はインダクタの巻線抵抗や磁束漏洩、および共振回
路中に含まれている抵抗（例えば、前記スイッチング手
段中に含まれれている半導体素子のオン抵抗）による電
力損失（内部損失）によって完全に実現することができ
ない。この電力損失のため、最大振動電流はIpoより小
さくなるので、ゲート電圧vGの最終値（期間τが経過し
た時の値）vGも＋VCCに達せず、途中の値になる。この
電力損失を補充するため、駆動パルス発生手段は、ゲー
ト電流制御抵抗（抵抗値Ｒ）を経由して、ゲート・ソー
ス間静電容量を充電する追加充電電流iAを出力し、電力
PAを消費する。本発明によると、この追加充電のために
のみ、駆動パルス発生手段の電力供給が必要になる。
な反転は、共振回路が理想的な場合には実現できるが、
通常はインダクタの巻線抵抗や磁束漏洩、および共振回
路中に含まれている抵抗（例えば、前記スイッチング手
段中に含まれれている半導体素子のオン抵抗）による電
力損失（内部損失）によって完全に実現することができ
ない。この電力損失のため、最大振動電流はIpoより小
さくなるので、ゲート電圧vGの最終値（期間τが経過し
た時の値）vGも＋VCCに達せず、途中の値になる。この
電力損失を補充するため、駆動パルス発生手段は、ゲー
ト電流制御抵抗（抵抗値Ｒ）を経由して、ゲート・ソー
ス間静電容量を充電する追加充電電流iAを出力し、電力
PAを消費する。本発明によると、この追加充電のために
のみ、駆動パルス発生手段の電力供給が必要になる。
駆動パルス発生手段が正レベルを出力したとき、追加
充電電流iAおよび追加充電電流PAは次のように表わされ
る。
充電電流iAおよび追加充電電流PAは次のように表わされ
る。
ただし、iAO＝（VCC−VG）/R （10） で、t1は正レベルの前縁の時刻である。
第９図は、初期値−VCCから電気振動によって反転さ
れたゲート電圧vGの最終値VGの種々の値に対する追加充
電電力PAの値を示すグラフである。ゲート電圧vGが電気
振動によって完全に反転して＋VCCになった場合（共振
回路に電力損失がない場合）はVG＝＋VCCでありPA＝０
である。また、電気振動がない場合には、ゲート電圧vG
は、期間τが経過後においても初期値−VCCのままであ
るからVG＝−VCCであり、 になり、第７図の装置（従来例）についての式（４）と
一致する。このように電気振動によって反転したゲート
電圧VGに比例して駆動電源の電力が節減される。
れたゲート電圧vGの最終値VGの種々の値に対する追加充
電電力PAの値を示すグラフである。ゲート電圧vGが電気
振動によって完全に反転して＋VCCになった場合（共振
回路に電力損失がない場合）はVG＝＋VCCでありPA＝０
である。また、電気振動がない場合には、ゲート電圧vG
は、期間τが経過後においても初期値−VCCのままであ
るからVG＝−VCCであり、 になり、第７図の装置（従来例）についての式（４）と
一致する。このように電気振動によって反転したゲート
電圧VGに比例して駆動電源の電力が節減される。
また、共振回路の共振周波数を高くして期間τを小さ
く設定することにより、ゲート電圧vGの立上りを速くす
ることができるので、主スイッチング素子の動作遅れを
短縮することができる。
く設定することにより、ゲート電圧vGの立上りを速くす
ることができるので、主スイッチング素子の動作遅れを
短縮することができる。
本発明の第２のゲート駆動回路は、ゲート・ソース間
静電容量に並列にコンデンサが接続される。ゲート・ソ
ース間静電容量をＣ、該静電容量に並列に接続されるコ
ンデンサの容量をC1、インダクタのインダクタンスをＬ
とすると、共振周波数ｆは次式で表わされる。
静電容量に並列にコンデンサが接続される。ゲート・ソ
ース間静電容量をＣ、該静電容量に並列に接続されるコ
ンデンサの容量をC1、インダクタのインダクタンスをＬ
とすると、共振周波数ｆは次式で表わされる。
ｆ＝（Ｃ＋C1）Ｌ （12） いま、C1に対してＣが無視できる程度にC1を大きくと
ると、共振周波数ｆは、ほぼLC1に等しくなりゲート・
ソース間静電容量Ｃに無関係になる。したがって、主ス
イッチング素子を構成する電圧駆動形半導体の製品のば
らつきによって期間τの誤差が生ずることを防止するこ
とができる。
ると、共振周波数ｆは、ほぼLC1に等しくなりゲート・
ソース間静電容量Ｃに無関係になる。したがって、主ス
イッチング素子を構成する電圧駆動形半導体の製品のば
らつきによって期間τの誤差が生ずることを防止するこ
とができる。
また、Ｃに対してC1が大きくなる程度に応じてＬを小
さくすれば、共振周波数ｆは、本発明の第１のゲート駆
動回路と同じ程度になるので、本発明の第２のゲート駆
動回路は第１のゲート駆動回路と同様に動作する。
さくすれば、共振周波数ｆは、本発明の第１のゲート駆
動回路と同じ程度になるので、本発明の第２のゲート駆
動回路は第１のゲート駆動回路と同様に動作する。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図，第２図はそれぞれ本発明のゲート駆動回路の
第１の実施例の基本構成図および回路図，第３図は第２
図の装置の各部の動作を示す波形図である。
第１の実施例の基本構成図および回路図，第３図は第２
図の装置の各部の動作を示す波形図である。
本実施例のゲート駆動回路の基本構成は、第１図に示
されているように、第７図のゲート駆動回路にインダク
タ３を付加し、インダクタ３の一端は主スイッチング素
子１のゲートに、他端はスイッチング手段４を介して主
スイッチング素子１のソースに接続されている。また駆
動パルス発生手段２の半導体スイッチング素子61D,62D
は第７図のスイッチング素子61,62と同じものである
が、その開閉は遅延手段７（第２図参照。第１図には示
されていない）を介してタイミング信号によって制御さ
れる。
されているように、第７図のゲート駆動回路にインダク
タ３を付加し、インダクタ３の一端は主スイッチング素
子１のゲートに、他端はスイッチング手段４を介して主
スイッチング素子１のソースに接続されている。また駆
動パルス発生手段２の半導体スイッチング素子61D,62D
は第７図のスイッチング素子61,62と同じものである
が、その開閉は遅延手段７（第２図参照。第１図には示
されていない）を介してタイミング信号によって制御さ
れる。
インダクタ３のインダクタンスはＬで、インダクタ３
と主スイッチング素子１の入力容量（コンデンサ５で表
わされている）は並列共振回路を構成し、共振周波数ｆ
は〔２π（LC）1/2〕-4に等しい。
と主スイッチング素子１の入力容量（コンデンサ５で表
わされている）は並列共振回路を構成し、共振周波数ｆ
は〔２π（LC）1/2〕-4に等しい。
スイッチング手段４は、第２図に示されているよう
に、ダイオード101,102、半導体スイッチング素子111,1
12、コンデンサ12と抵抗13で成る微分回路21、ベース抵
抗14、インバータ15によって構成されている。半導体ス
イッチング素子111,112はそれぞれPNPおよびNPNトラン
ジスタで、エミッタは主スイッチング素子１のソース
（グラウンドされている）に接続されている。インバー
タ15で反転されたタイミング信号は、微分回路21で微分
され、半導体スイッチング素子111,112のベースに印加
される。コンデンサ12の容量C12、抵抗13の抵抗値は、
微分回路21が生成する微分パルスのパルス幅τ１が、期
間τより大きく、駆動パルス発生手段２が出力する負パ
ルスの後縁と次の正バルスの後縁との間の時間Ｔより小
さくなるように定められる。ダイオード101のアノード
は半導体スイッチング素子111のコレクタに接続されて
第１の整流回路が構成され、ダイオード102のカソード
は半導体スイッチング素子112のコレクタに接続ざれて
第２の整流回路が構成されている。また、ダイオード10
1のカソード、ダイオード102のアノードは、インダクタ
３に接続されている。したがって、第２図のスイッチン
グ手段４は、タイミング信号の立上り後、時間τ１が経
過するまでの期間、第１の整流回路を経てグラウンド側
から主スイッチング素子１のゲート側へ電流を導通し、
タイミング信号の立下り時には、同じ期間、第２の整流
回路の経てゲート側からグラウンド側へ電流を導通する
ことができる。しかし、振動電流の向きがそれぞれの整
流回路の順方向に向く期間は、期間τ１の中のτの間だ
けであるから、スイッチング手段４は、タイミング信号
の立上りまたは立下り後、π（LC）1/2に等しい期間τ
が経過するまでの間にのみ、振動電流iOを導通し、ゲー
ト電圧vGの極性を反転させる。
に、ダイオード101,102、半導体スイッチング素子111,1
12、コンデンサ12と抵抗13で成る微分回路21、ベース抵
抗14、インバータ15によって構成されている。半導体ス
イッチング素子111,112はそれぞれPNPおよびNPNトラン
ジスタで、エミッタは主スイッチング素子１のソース
（グラウンドされている）に接続されている。インバー
タ15で反転されたタイミング信号は、微分回路21で微分
され、半導体スイッチング素子111,112のベースに印加
される。コンデンサ12の容量C12、抵抗13の抵抗値は、
微分回路21が生成する微分パルスのパルス幅τ１が、期
間τより大きく、駆動パルス発生手段２が出力する負パ
ルスの後縁と次の正バルスの後縁との間の時間Ｔより小
さくなるように定められる。ダイオード101のアノード
は半導体スイッチング素子111のコレクタに接続されて
第１の整流回路が構成され、ダイオード102のカソード
は半導体スイッチング素子112のコレクタに接続ざれて
第２の整流回路が構成されている。また、ダイオード10
1のカソード、ダイオード102のアノードは、インダクタ
３に接続されている。したがって、第２図のスイッチン
グ手段４は、タイミング信号の立上り後、時間τ１が経
過するまでの期間、第１の整流回路を経てグラウンド側
から主スイッチング素子１のゲート側へ電流を導通し、
タイミング信号の立下り時には、同じ期間、第２の整流
回路の経てゲート側からグラウンド側へ電流を導通する
ことができる。しかし、振動電流の向きがそれぞれの整
流回路の順方向に向く期間は、期間τ１の中のτの間だ
けであるから、スイッチング手段４は、タイミング信号
の立上りまたは立下り後、π（LC）1/2に等しい期間τ
が経過するまでの間にのみ、振動電流iOを導通し、ゲー
ト電圧vGの極性を反転させる。
駆動パルス発生手段２は半導体スイッチング素子61D,
62D、遅延手段７、バッファ19および電圧＋VCC,−VCCを
供給する直流電源によって構成されている。
62D、遅延手段７、バッファ19および電圧＋VCC,−VCCを
供給する直流電源によって構成されている。
半導体スイッチング素子61D,62DはそれぞれNPN,PNPト
ランジスタで、コレクタはそれぞれ直流電源＋VCCおよ
び−VCCに接続され、エミッタは、駆動パルス発生手段
２の出力端子に接続されている。遅延手段７は抵抗18と
コンデンサ17によって構成された積分回路で、その積分
出力は半導体スイッチング素子61D,62Dのベースに接続
されている。抵抗18の抵抗値R18,コンデンサ17の電気容
量C17の大きさは、時定数C17R18がτＤにほぼ等しくな
るように定めされている。この遅延手段７においては、
コンデンサ17の充電は抵抗18を通る経路で行われるが、
放電は半導体スイッチング素子61D,62Dのいずれか一方
のベース電流としてベース・エミッタを経由して行われ
るので、コンデンサ17の電圧が±VCCから０になるまで
の時間（放電時間）は短く、コンデンサの電圧が０から
±VCCになるまでの時間は長くなる（C17R18）。したが
って、第３図に示されているように、駆動パルス発生手
段２が出力する正パルス、負パルスの前縁の位置t1,t11
はタイミング信号の立上り、立下り位置t0,t10から時間
τＤだけおくれ、その後縁の位置t10,t0はタイミング信
号の立下り、立上りに同期する。
ランジスタで、コレクタはそれぞれ直流電源＋VCCおよ
び−VCCに接続され、エミッタは、駆動パルス発生手段
２の出力端子に接続されている。遅延手段７は抵抗18と
コンデンサ17によって構成された積分回路で、その積分
出力は半導体スイッチング素子61D,62Dのベースに接続
されている。抵抗18の抵抗値R18,コンデンサ17の電気容
量C17の大きさは、時定数C17R18がτＤにほぼ等しくな
るように定めされている。この遅延手段７においては、
コンデンサ17の充電は抵抗18を通る経路で行われるが、
放電は半導体スイッチング素子61D,62Dのいずれか一方
のベース電流としてベース・エミッタを経由して行われ
るので、コンデンサ17の電圧が±VCCから０になるまで
の時間（放電時間）は短く、コンデンサの電圧が０から
±VCCになるまでの時間は長くなる（C17R18）。したが
って、第３図に示されているように、駆動パルス発生手
段２が出力する正パルス、負パルスの前縁の位置t1,t11
はタイミング信号の立上り、立下り位置t0,t10から時間
τＤだけおくれ、その後縁の位置t10,t0はタイミング信
号の立下り、立上りに同期する。
次に本実施例の動作を説明する。
先ず、タイミング信号が負レベルであると、スイッチ
ング手段４の微分回路21の出力（抵抗13の両端電圧）は
０になり、半導体スイッチング素子111,112はオフにな
る。一方駆動パルス発生手段２の半導体スイッチング素
子61Dがオフ、62Dがオンになるので、駆動パルス発生手
段２の出力信号20のレベルは−VCCになり、ゲート電圧v
Gは−VCCになる。
ング手段４の微分回路21の出力（抵抗13の両端電圧）は
０になり、半導体スイッチング素子111,112はオフにな
る。一方駆動パルス発生手段２の半導体スイッチング素
子61Dがオフ、62Dがオンになるので、駆動パルス発生手
段２の出力信号20のレベルは−VCCになり、ゲート電圧v
Gは−VCCになる。
次に、時刻t0でタイミング信号が立上ると、その立上
り後、期間τＤが経過するまで、半導体スイッチング素
子61D,62Dは両方ともオフになるので駆動パルス発生手
段２の出力はハイインピーダンスになり、駆動パルス発
生手段２から主スイッチング素子１のゲートへの電流の
導通は遮断される。一方、スイッチング手段４の微分回
路21は、パルス幅がτ１の負パルスを出力するので、半
導体スイッチング素子112はオフ、半導体スイッチング
素子111は、期間τ１の間オンになってグラウンド側か
らスイッチング素子１のゲート側へ式（６）で表わされ
る振動電流iOが流れる。この電流iOは1/2サイクル＝π
（LC）1/2＝τの期間流れてゲート電圧vGを反転させ
る。この間、駆動パルス発生手段２と共振回路間の導通
は遮断されているので、共振回路に生じている電気振動
が駆動パルス発生手段２に影響されることはない。その
結果、共振回路の電力損失がない場合には第３図の振動
電流iO曲線の点線で示されているように、式（６）で示
される1/2サイクルの振動電流iOが流れ、それによって
ゲート電圧vG曲線の点線で表わされるように、ゲート電
圧vGは反転する（式（７）参照）。しかし、電力損失が
ある場合には時刻t0＋τにおいて、ゲート電圧vGはVG迄
しか上昇しない。そのため、時刻t1（＝t0＋τＤ）以後
に駆動パルス発生手段２は＋VCCを出力し、抵抗８を経
由して主スイッチング素子１のゲートに追加充電電流iA
を供給する（式（９）参照）。このようにして、ゲート
電圧vG＋VCCになる。タイミング信号の立下りt10におい
ても同様の経過でゲート電圧vGは＋VCCから−VCCに反転
する。また、ゲート電圧の最終値VGは、主スイッチング
素子１をオンにするために十分な値になるように設定さ
れている。
り後、期間τＤが経過するまで、半導体スイッチング素
子61D,62Dは両方ともオフになるので駆動パルス発生手
段２の出力はハイインピーダンスになり、駆動パルス発
生手段２から主スイッチング素子１のゲートへの電流の
導通は遮断される。一方、スイッチング手段４の微分回
路21は、パルス幅がτ１の負パルスを出力するので、半
導体スイッチング素子112はオフ、半導体スイッチング
素子111は、期間τ１の間オンになってグラウンド側か
らスイッチング素子１のゲート側へ式（６）で表わされ
る振動電流iOが流れる。この電流iOは1/2サイクル＝π
（LC）1/2＝τの期間流れてゲート電圧vGを反転させ
る。この間、駆動パルス発生手段２と共振回路間の導通
は遮断されているので、共振回路に生じている電気振動
が駆動パルス発生手段２に影響されることはない。その
結果、共振回路の電力損失がない場合には第３図の振動
電流iO曲線の点線で示されているように、式（６）で示
される1/2サイクルの振動電流iOが流れ、それによって
ゲート電圧vG曲線の点線で表わされるように、ゲート電
圧vGは反転する（式（７）参照）。しかし、電力損失が
ある場合には時刻t0＋τにおいて、ゲート電圧vGはVG迄
しか上昇しない。そのため、時刻t1（＝t0＋τＤ）以後
に駆動パルス発生手段２は＋VCCを出力し、抵抗８を経
由して主スイッチング素子１のゲートに追加充電電流iA
を供給する（式（９）参照）。このようにして、ゲート
電圧vG＋VCCになる。タイミング信号の立下りt10におい
ても同様の経過でゲート電圧vGは＋VCCから−VCCに反転
する。また、ゲート電圧の最終値VGは、主スイッチング
素子１をオンにするために十分な値になるように設定さ
れている。
前述したように、π（LC）1/2が充分に小さくなるよ
うにＬを定めると、主スイッチング素子１は、タイミン
グ信号から遅れないで動作し、また、駆動パルス発生手
段２が消費する電力は追加充電の電力PAのみでこれは非
常に小さい（式（11）参照）。第３図にはτＤ＞τの場
合が示されているが、τＤ＝τであれば理想的である。
τＤ＜τの場合には電気振動と追加充電の動作が重なる
ので電力節減効果は減少するが，通常、ゲート電流制限
抵抗Ｒが大きく、時定数RCがτに比べて大きいので、本
発明の基本動作は、それによって損なわれない。
うにＬを定めると、主スイッチング素子１は、タイミン
グ信号から遅れないで動作し、また、駆動パルス発生手
段２が消費する電力は追加充電の電力PAのみでこれは非
常に小さい（式（11）参照）。第３図にはτＤ＞τの場
合が示されているが、τＤ＝τであれば理想的である。
τＤ＜τの場合には電気振動と追加充電の動作が重なる
ので電力節減効果は減少するが，通常、ゲート電流制限
抵抗Ｒが大きく、時定数RCがτに比べて大きいので、本
発明の基本動作は、それによって損なわれない。
第４図は本発明のゲート駆動回路の第２の実施例の回
路図である。
路図である。
第１の実施例においては、駆動パルス発生手段２の出
力側から見てインダクタ３は、コンデンサ５と並列に接
続されているけれど、直列に接続することもできる。本
実施例はその場合である。
力側から見てインダクタ３は、コンデンサ５と並列に接
続されているけれど、直列に接続することもできる。本
実施例はその場合である。
インダクタ3Aの一方の端子は主スイッチング素子１の
ゲートに接続され、他方の端子はスイッチング手段４お
よび抵抗８に接続されている。その他の接続は第２図の
回路と全く同様である。
ゲートに接続され、他方の端子はスイッチング手段４お
よび抵抗８に接続されている。その他の接続は第２図の
回路と全く同様である。
タイミング信号の遷移エッジから所定期間τＤが経過
する迄の間には駆動パルス発生手段２と共振回路の間の
導通はないので、第２図と第４図の共振回路は全く同様
な動作をする。しかし、遅延期間τＤが経過した後に
は、インダクタ3Aが追加充電電流のパス内にあるので、
インダクタ3Aによる電力消費が生ずる。しかし、インダ
クタ3Aの抵抗値は通常小さいので無視することができ
る。したがって、第２図，第４図のゲート駆動回路は同
じ動作をする。
する迄の間には駆動パルス発生手段２と共振回路の間の
導通はないので、第２図と第４図の共振回路は全く同様
な動作をする。しかし、遅延期間τＤが経過した後に
は、インダクタ3Aが追加充電電流のパス内にあるので、
インダクタ3Aによる電力消費が生ずる。しかし、インダ
クタ3Aの抵抗値は通常小さいので無視することができ
る。したがって、第２図，第４図のゲート駆動回路は同
じ動作をする。
第５図，第６図はそれぞれ本発明のゲート駆動回路の
第３の実施例の基本構成図および回路図である。
第３の実施例の基本構成図および回路図である。
本実施例のゲート駆動回路は、第１の実施例のコンデ
ンサ５に並列にコンデンサ25を接続したものである。
ンサ５に並列にコンデンサ25を接続したものである。
第１の実施例においては期間τはπ（LC）1/2に等し
いけれど、入力容量Ｃは、主スイッチング素子１の製品
によってばらつきがあるため、期間τが主スイッチング
素子１の素子毎に異なるという問題点がある。
いけれど、入力容量Ｃは、主スイッチング素子１の製品
によってばらつきがあるため、期間τが主スイッチング
素子１の素子毎に異なるという問題点がある。
本実施例においては、入力容量Ｃに比較してコンデン
サ25の容量C1を充分大きくとっている。したがって、τ
＝π｛Ｌ（Ｃ＋C1｝1/2π（LC1）1/2になり、入力容
量Ｃに依存しない。また、容量C1を大きくした程度に応
じてインダクタンスＬを小さくすることにより共振周波
数ｆは第１の実施例同程度にしている。その他について
は第１の実施例と全く同様である。
サ25の容量C1を充分大きくとっている。したがって、τ
＝π｛Ｌ（Ｃ＋C1｝1/2π（LC1）1/2になり、入力容
量Ｃに依存しない。また、容量C1を大きくした程度に応
じてインダクタンスＬを小さくすることにより共振周波
数ｆは第１の実施例同程度にしている。その他について
は第１の実施例と全く同様である。
以上説明したように本発明は、電圧駆動形半導体スイ
ッチング素子のゲート回路に、ゲート・ソース間静電容
量を含む共振回路を構成してその共振周波数が充分高く
なるように回路定数を選択し、ゲート電圧反転時には共
振回路に1/2サイクルの電気振動を発生させてゲート電
圧をほぼ反転させた後、駆動パルス発生手段の出力をゲ
ートに印加することにより次の効果を有する。
ッチング素子のゲート回路に、ゲート・ソース間静電容
量を含む共振回路を構成してその共振周波数が充分高く
なるように回路定数を選択し、ゲート電圧反転時には共
振回路に1/2サイクルの電気振動を発生させてゲート電
圧をほぼ反転させた後、駆動パルス発生手段の出力をゲ
ートに印加することにより次の効果を有する。
（１）前記主スイッチング素子の動作遅れを短縮するこ
とができる。
とができる。
（２）前記主スイッチング素子を駆動する電力を低減す
ることができる。
ることができる。
（３）ブリッジ回路に適用する場合に必要な多出力絶縁
電源の小形化により、低コスト化、信頼性向上への貢献
が期待できる。
電源の小形化により、低コスト化、信頼性向上への貢献
が期待できる。
（４）主スイッチング素子の電流容量によってゲート駆
動回路を変える必要がなく、系列化の点で有利である。
動回路を変える必要がなく、系列化の点で有利である。
第１図，第２図はそれぞれ本発明のゲート駆動回路の第
１の実施例の基本構成図および回路図、第３図は第２図
の装置の各部の動作を示す波形図、第４図は本発明のゲ
ート駆動回路の第２の実施例の回路図、第５図，第６図
はそれぞれ本発明のゲート駆動回路の第３の実施例の基
本構成図および回路図、第７図は電圧駆動形半導体スイ
ッチング素子を駆動するゲート駆動回路の従来例の構成
図、第８図は第７図の装置の動作を示す波形図、第９図
は初期値−VCCから電気振動によって反転されたゲート
電圧vGの種々の値に対する追加充電電力PAの値に示すグ
ラフである。 １……主スイッチング素子、 ２……駆動パルス発生手段、 3,3A……インダクタ、 ４……スイッチング手段、 ５……コンデンサ（ゲート・ソース間電気容量）、 61D,62D,111,112……半導体スイッチング素子、 ７……遅延手段、 ８……抵抗（ゲート電流制限抵抗）、 ９……タイミング信号、 101,102……ダイオード、 12,17,25……コンデンサ、 13,14,18……抵抗、 15……インバータ、 19……バッファ、 20……駆動パルス発生手段出力、 21……微分回路、 221、222……直流電源。
１の実施例の基本構成図および回路図、第３図は第２図
の装置の各部の動作を示す波形図、第４図は本発明のゲ
ート駆動回路の第２の実施例の回路図、第５図，第６図
はそれぞれ本発明のゲート駆動回路の第３の実施例の基
本構成図および回路図、第７図は電圧駆動形半導体スイ
ッチング素子を駆動するゲート駆動回路の従来例の構成
図、第８図は第７図の装置の動作を示す波形図、第９図
は初期値−VCCから電気振動によって反転されたゲート
電圧vGの種々の値に対する追加充電電力PAの値に示すグ
ラフである。 １……主スイッチング素子、 ２……駆動パルス発生手段、 3,3A……インダクタ、 ４……スイッチング手段、 ５……コンデンサ（ゲート・ソース間電気容量）、 61D,62D,111,112……半導体スイッチング素子、 ７……遅延手段、 ８……抵抗（ゲート電流制限抵抗）、 ９……タイミング信号、 101,102……ダイオード、 12,17,25……コンデンサ、 13,14,18……抵抗、 15……インバータ、 19……バッファ、 20……駆動パルス発生手段出力、 21……微分回路、 221、222……直流電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長井 郁夫 福岡県北九州市小倉北区大手町12番１号 株式会社安川電機製作所小倉工場内 (56)参考文献 特開 昭58−136137（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 1/08
Claims (2)
- 【請求項１】ソースまたはエミッタを基準電位とし、正
および負の電圧パルスを生成する駆動パルス発生手段を
有し、該駆動パルス発生手段の出力をゲート電流制限抵
抗を介して電圧駆動形半導体素子で成る主スイッチング
素子のゲートに印加して該主スイッチング素子をスイッ
チング動作させるゲート駆動回路において、 一方の端子が前記主スイッチング素子のゲートに接続さ
れているインダクタと、 第１のダイオードと第１のスイッチング素子の直列接続
で成る第１の整流回路と、第２のダイオードと第２のス
イッチング素子の直列接続で成る第２の整流回路とを含
み、第１の整流回路は主スイッチング素子のソースまた
はエミッタから前記インダクタの他方の端子に向う向き
を順方向としてそれらの間に接続され、第２の整流回路
は前記インダクタの前記他方の端子から前記ソースまた
はエミッタに向う向きを順方向としてそれらの間に接続
され、第１のスイッチング素子は、前記電圧パルスの負
レベルの後縁から、次の正レベルの後縁以前の所定時刻
までの期間、閉路され、第２のスイッチング素子は前記
電圧パルスの正レベルの後縁から次の負レベルの後縁以
前の所定時刻までの期間、閉路されるスイッチング手段
を備えていることを特徴とするゲート駆動回路。 - 【請求項２】１つの電極が前記主スイッチング素子のゲ
ートに接続され、他の電極がソースに接続されているコ
ンデンサをさらに含み、当該コンデンサと前記主スイッ
チング素子のソース・ゲート間静電容量と前記インダク
タが、前記駆動パルス発生手段側から見て並列に接続さ
れて共振回路が構成されている請求項１に記載のゲート
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19426789A JP2952897B2 (ja) | 1989-07-28 | 1989-07-28 | ゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19426789A JP2952897B2 (ja) | 1989-07-28 | 1989-07-28 | ゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360360A JPH0360360A (ja) | 1991-03-15 |
| JP2952897B2 true JP2952897B2 (ja) | 1999-09-27 |
Family
ID=16321784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19426789A Expired - Fee Related JP2952897B2 (ja) | 1989-07-28 | 1989-07-28 | ゲート駆動回路 |
Country Status (1)
| Country | Link |
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| US6320348B1 (en) * | 1999-06-14 | 2001-11-20 | Andrew S. Kadah | Time rate of change motor start circuit |
| JP4845285B2 (ja) * | 2001-05-08 | 2011-12-28 | 新電元工業株式会社 | Ｍｏｓｆｅｔ駆動回路 |
| JP4321330B2 (ja) | 2003-07-02 | 2009-08-26 | 株式会社デンソー | ゲート駆動回路 |
| JP4501497B2 (ja) * | 2004-03-30 | 2010-07-14 | Ｔｄｋ株式会社 | ゲート駆動回路 |
| JP4599225B2 (ja) * | 2005-05-26 | 2010-12-15 | 株式会社東芝 | スイッチング回路 |
| JP5169416B2 (ja) * | 2008-04-14 | 2013-03-27 | 株式会社デンソー | 電力変換回路の駆動回路及び電力変換システム |
| JP5542323B2 (ja) * | 2008-11-20 | 2014-07-09 | 東芝三菱電機産業システム株式会社 | ゲート回路 |
| US8547143B2 (en) | 2011-01-10 | 2013-10-01 | Yaskawa America, Inc. | Resonant gate drive circuit for a power switching device in a high frequency power converter |
| JP5961944B2 (ja) * | 2011-08-18 | 2016-08-03 | サンケン電気株式会社 | ゲート駆動回路 |
| KR101933462B1 (ko) | 2011-10-19 | 2019-01-02 | 삼성전자주식회사 | 무선 전력의 크기를 조정하는 무선 전력 수신기 |
| JP6295514B2 (ja) | 2013-03-26 | 2018-03-20 | セイコーエプソン株式会社 | スイッチングレギュレーターの制御回路、集積回路装置、スイッチングレギュレーター及び電子機器 |
| JP6233235B2 (ja) * | 2014-08-08 | 2017-11-22 | 株式会社デンソー | ゲート駆動回路 |
| CN107210737B (zh) * | 2015-02-16 | 2020-07-31 | 爱信艾达株式会社 | 开关元件驱动电路 |
| JP6477244B2 (ja) * | 2015-05-22 | 2019-03-06 | 日産自動車株式会社 | スイッチング装置 |
| WO2017110162A1 (ja) * | 2015-12-22 | 2017-06-29 | 三菱電機株式会社 | ゲート駆動回路およびそのゲート駆動回路を備えた電力変換装置 |
-
1989
- 1989-07-28 JP JP19426789A patent/JP2952897B2/ja not_active Expired - Fee Related
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| JPH0360360A (ja) | 1991-03-15 |
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|---|---|---|---|
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