JP2002325451A - スイッチング電源装置 - Google Patents

Abstract

(57)【要約】 【課題】 ハーフブリッジ型スイッチング電源装置のス
イッチンクロスを低減する。 【解決手段】 発振回路１１０が発振すると、ＮＭＯＳ
１０１，１０２がデッドタイムを挟みつつ交互にオンす
る。ここで、微分回路１３０Ａは、デッドタイムにおけ
るノードＮの電圧変化の微分値を求め、検出回路１３０
Ｂは、ノードＮの電圧が例えば電源電圧Ｖｉｎに完全に
一致したタイミングを検出する。オンオフ制御回路１３
０Ｃは、検出回路１３０Ｂが検出したタイミングでＮＭ
ＯＳ１０１をオンさせる。よって、ＮＭＯＳのドレイン
・ソース間の電圧がない状態で、ＮＭＯＳ１０１がオン
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハーフブリッジ接
続された２個のスイッチング素子をオン、オフし、電力
を負荷へ供給するスイッチング電源装置に関するもので
ある。

【０００２】

【従来の技術】図１５は、従来のスイッチング電源装置
を示す構成図である。このスイッチング電源装置は、ハ
ーフブリッジ型のスイッチング電源装置であり、高速の
スイッチングを行うための周期を設定する発振回路１０
を備えている。発振回路１０は、交互にハイレベル（以
下、“Ｈ”という）とロウレベル（以下、“Ｌ”とい
う）となる発振信号を出力端子（Ｑ）から出力し、発振
信号が“Ｈ”に立ち上がるときにパルスを出力端子（Ｓ
１）から出力し、さらに、発振信号が“Ｌ”に立ち下が
るときにパルスを出力端子（Ｓ２）から出力する機能を
有する。

【０００３】発振回路１０の出力端子（Ｑ）は、抵抗２
１の一端に接続されるとともにＮＯＴゲート（以下、イ
ンバータという）２２の入力端子及び２入力ＮＯＲゲー
ト２３の一方の入力端子に接続されている。抵抗２１の
他端が、コンデンサ２４の一方の電極に接続されるとと
もに、２入力ＮＯＲゲート２５の一方の入力端子に接続
されている。コンデンサ２４の他端はグランドに接続さ
れ、コンデンサ２４と抵抗２１とで、遅延回路が形成さ
れている。インバータ２２の出力端子は、ＮＯＲゲート
２５の他方の入力端子に接続されるとともに、抵抗２６
の一端に接続されている。抵抗２６の他端がコンデンサ
２７の一方の電極に接続されるとともに、ＮＯＲゲート
２３の他方の入力端子に接続されている。コンデンサ２
７の他方の電極が、グランドに接続され、抵抗２６とコ
ンデンサ２７とで、遅延回路が形成されている。

【０００４】このスイッチング電源装置には、２個のＲ
Ｓ−ＦＦ３１，３２が設けられている。ＲＳ−ＦＦ３１
のセット端子（Ｓ）には、ＮＯＲゲート２３の出力端子
が接続され、ＲＳ−ＦＦ３１のリセット端子（Ｒ）に
は、発振回路１０の出力端子（Ｓ２）が接続されてい
る。ＲＳ−ＦＦ３２のセット端子（Ｓ）には、ＮＯＲゲ
ート２５の出力端子が接続され、ＲＳ−ＦＦ３２のリセ
ット端子（Ｒ）には、発振回路１０の出力端子（Ｓ１）
が接続されている。ＲＳ−ＦＦ３１の出力端子（Ｑ）
は、２入力２出力のドライバ４０の一方の入力端子（Ｈ
ＩＮ）に接続されている。ＲＳ−ＦＦ３２の出力端子
（Ｑ）が、ドライバ４０のもう一方の入力端子（ＬＩ
Ｎ）に接続されている。ドライバ４０の一方の出力端子
（ＨＯ）は、ドレインが主電源６０の正極に接続された
Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）６１のゲートに接続されている。ドライバ４０の他
方の出力端子（ＬＯ）は、ソースが主電源６０の負極及
びグランドに接続されたＮＭＯＳ６２のゲートに接続さ
れている。ＮＭＯＳ６１のソースとＮＭＯＳ６２のドレ
インとが、ノードＮで接続されている。ＮＭＯＳ６１の
ドレイン及びソース間には、コンデンサ６４が接続さ
れ、ＮＭＯＳ６２のドレイン及びソース間には、コンデ
ンサ６５が接続されている。

【０００５】ノードＮには、さらに、共振用チョーク６
６の一端が接続され、チョーク６６の他端には、チョー
ク６６とともにインダクタとなる変圧器（以下、トラン
スという）６７の一次巻線６７ａの一端が接続されてい
る。一次巻線６７ａの他端が、共振用コンデンサ６８を
介してグランドに接続されている。トランス６７の二次
巻線６７ｂの一端には、ダイオード７１のアノードが接
続され、このダイオード７１のカソードが、平滑コンデ
ンサ７３の一方の電極及び出力端子ＯＵＴａに接続され
ている。トランス６７の二次巻線６７ｂの他端には、ダ
イオード７２のアノードが接続され、ダイオード７２の
カソードが、平滑コンデンサ７３の一方の電極と出力端
子ＯＵＴａとに接続されている。平滑コンデンサ７３の
他方の電極は、二次巻線６７ｂの中間タップと出力端子
ＯＵＴｂとに接続されている。

【０００６】出力端子ＯＵＴａ，ＯＵＴｂは、スイッチ
ング電源の出力端子であり、これらの出力端子ＯＵＴ
ａ，ＯＵＴｂには、エラーアンプ７４が接続されてい
る。エラーアンプ７４は、出力端子ＯＵＴａ，ＯＵＴｂ
から出力される電圧を、所定の参照電圧と比較して、誤
差の電圧を増幅して発振回路１０に帰還するものであ
る。

【０００７】次に、このスイッチング電源装置の動作を
説明する。図１６は、図１５のスイッチング電源装置の
動作を示すタイムチャートである。このスイッチング電
源装置では、例えば、発振回路１０の発振信号が“Ｌ”
に立ち下がるとき、出力端子（Ｓ２）からパルス出力さ
れてＲＳ−ＦＦ３２がリセットされ、発振回路１０の発
振信号が“Ｈ”に立ち上がるときに、出力端子（Ｓ１）
からパルスが出力されてＲＳ−ＦＦ３１がリセットされ
る。そのため、例えば発振回路１０の出力信号が“Ｈ”
に立ち上がった直後には、ＲＳ−ＦＦ３１，３２は、リ
セットされている。発振信号が“Ｈ”になると、インバ
ータ２２が“Ｌ”を出力するとともに、コンデンサ２４
が充電され、このコンデンサ２４と抵抗２１の接続点の
電圧Ｖ₂₄が上昇する。これと同時に、コンデンサ２７が
放電し、コンデンサ２７及び抵抗２６の接続点の電圧Ｖ
₂₇は降下する。ＮＯＲゲート２３は、電圧Ｖ₂₇が閾値Ｔ
ｈ以下で、かつインバータ２２の出力信号が“Ｌ”のと
きに、出力信号にパルスを形成し、ＲＳ−ＦＦ３１のセ
ット端子（Ｓ）に与える。これにより、ＲＳ−ＦＦ３１
がセットされる。

【０００８】発振回路１０の出力する発振信号が“Ｌ”
になったときには、コンデンサ２４が放電し、接続点の
電圧Ｖ₂₄が下降する。逆に、コンデンサ２７が充電され
て電圧Ｖ₂₇が上昇する。ＮＯＲゲート２５は、発振回路
１０が出力する発振信号と電圧Ｖ₂₄の両者がこのＮＯＲ
ゲート２５の閾値Ｔｈ以下になっているときに、出力信
号にパルスを形成し、ＲＳ−ＦＦ３２のセット端子
（Ｓ）に与える。これにより、ＲＳ−ＦＦ３２がセット
される。ＲＳ−ＦＦ３１及び３２は、リセットされた状
態では“Ｌ”の出力信号を出力し、セットされた状態で
は“Ｈ”の出力信号を出力する。ドライバ４０は、各Ｒ
Ｓ−ＦＦ３１及び３２の出力信号をそれぞれ駆動してＮ
ＭＯＳ６１及び６２のゲートに与える。

【０００９】各ＮＭＯＳ６１及び６２では、ゲート電圧
が“Ｈ”のときにオン状態になり、ゲート電圧が“Ｌ”
のときにはオフ状態になる。ここで、各ＲＳ−ＦＦ３
１，３２は、ＮＯＲゲート２３，２５の出力信号でセッ
トされ、発振信号の立ち上がり及び立ち下がりでリセッ
トされるので、同時に“Ｈ”を出力することがない。よ
って、ＮＭＯＳ６１，６２が交互にオンするとともに、
同時にオン状態になることがない。即ち、デッドタイム
が設けられている。ＮＭＯＳ６１がオン状態のときに
は、ＮＭＯＳ６１は、ドレイン電流Ｉｄ₁をチョーク６
６、トランス６７の一次巻線６７ａ及びコンデンサ６８
に流す。このとき、ノードＮの電圧ＶＳは電源６０の電
源電圧Ｖinに固定される。ＮＭＯＳ６１がオフ状態にな
ると、コイル６６及び一次巻線６７ａに蓄積されたエネ
ルギーによって、ノードＮの電圧が、ほぼグランドの電
位になるまで引き下げられる。

【００１０】デッドタイムの後にＮＭＯＳ６２がオンす
ると、ＮＭＯＳ６２がドレイン電流Ｉｄ₂を流す。電流
Ｉｄ₂が流れることにより、ノードＮの電圧が、グラン
ドの電位に固定される。以上のように、交互にＮＭＯＳ
６１，６２がオンすることにより、一次巻線６７ａに
は、交番する電流が流れ、二次巻線６７ｂに交番する電
圧が誘起される。ダイオード７１，７２は、交番する電
圧を整流し、コンデンサ７３を充電し、出力端子ＯＵＴ
ａ，ＯＵＴｂから直流電圧が出力される。エラーアンプ
７４は、出力端子ＯＵＴａ，ＯＵＴｂから出力される電
圧と所定値との差を求め、その差に対応する信号を発振
回路１０に負帰還する。これにより、出力端子ＯＵＴ
ａ，ＯＵＴｂから出力される直流電圧が所定値になるよ
うに制御される。

【００１１】

【発明が解決しようとする課題】電源とグランドとの間
に直列のスイッチング素子を持ち、これらのスイッチン
グ素子を交互にオンオフするハーフブリッジ型のスイッ
チング電源装置では、両方のスイッチング素子が同時に
オン状態にならないように、デッドタイムが設けられて
いる。図１５のスイッチング電源装置では、ＮＭＯＳ６
１，６２が同時オンしないように、抵抗２１及びコンデ
ンサ２４と、抵抗２６及びコンデンサ２７の回路定数に
よりデッドタイムが、固定的に設定されている。ところ
が、部品のばらつきや、軽負荷時、重負荷時等の要因に
より、ノードＮの電圧の上昇或いは下降速度が変化し、
ノードＮの電圧が所望値になる前に、ＮＭＯＳ６１，６
２がオン状態になることがあった。即ち、ノードＮの電
圧が電源電圧Ｖｉｎになる前にＮＭＯＳ６１がオン状態
になったり、ノードＮの電圧がグランドの電圧になる前
に、ＮＭＯＳ６２がオン状態なることがあった。

【００１２】そのため、各ＮＭＯＳ６１，６２のドレイ
ン・ソース間電圧が０でない状態で、両方のＮＭＯＳ６
１，６２が同時にオンする。これにより、スイッチング
ロスが増加するばかりでなく、スイッチング素子が、余
分な発熱のために破壊されることも想定された。図１５
以外の構成を採るハーフブリッジ型のスイッチング電源
装置でも、部品のばらつき、或いは負荷の状態により、
スイッチング素子のオンするタイミングが不適切になる
ことがあり、スイッチングロスが増加することがあっ
た。

【００１３】本発明は、上記実情に鑑みて成されたもの
であり、スイッチングロスを低減することが可能なスイ
ッチング電源装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の観点に係るスイッチング電源装置
は、電源と駆動ノードとの間に接続された第１のスイッ
チング素子と、グランドと前記駆動ノードとの間に接続
された第２のスイッチング素子と、前記駆動ノードに接
続されたインダクタと、発振回路と、前記発振回路で設
定される周期毎に、前記第１及び第２のスイッチング素
子を両方が同時にオフするデッドタイムを挟んで交互に
オンさせる制御部と、前記インダクタに流れる電流を電
力に変成して負荷に供給する供給手段と、を備えるスイ
ッチング電源装置において、前記制御部は、前記駆動ノ
ードの電圧の微分値を求める微分回路と、前記デッドタ
イム中に前記駆動ノードの電圧が上昇するときに該電圧
の上昇が停止するタイミングを前記微分回路の出力信号
から検出する上昇停止検出部と、前記上昇停止検出部が
検出したタイミングで前記第１のスイッチング素子をオ
ンさせ、前記発振回路で設定されるタイミングで該第１
のスイッチング素子をオフさせるオンオフ制御回路と、
を備えることを特徴とする。

【００１５】このような構成を採用したことにより、微
分回路が求める微分値は、駆動ノードの電圧変化の傾き
を示す。上昇停止検出部により、微分値に基づいて駆動
ノードの電圧上昇が停止したタイミングが検出される。
従って、第１のスイッチング素子がオンするタイミング
は、駆動ノードの電圧上昇が停止したタイミングにな
り、スイッチングロスが低減できる。

【００１６】また、本発明の第２の観点に係るスイッチ
ング電源装置は、電源と駆動ノードとの間に接続された
第１のスイッチング素子と、グランドと前記駆動ノード
との間に接続された第２のスイッチング素子と、前記駆
動ノードに接続されたインダクタと、発振回路と、前記
発振回路で設定される周期毎に、前記第１及び第２のス
イッチング素子を両方が同時にオフするデッドタイムを
挟んで交互にオンさせる制御部と、前記インダクタに流
れる電流を電力に変成して負荷に供給する供給手段と、
を備えるスイッチング電源装置において、前記制御部
は、前記駆動ノードの電圧の微分値を求める微分回路
と、前記デッドタイム中に前記駆動ノードの電圧が下降
するときに該電圧の下降が停止するタイミングを前記微
分回路の出力信号から検出する下降停止検出部と、前記
下降停止検出部が検出したタイミングで前記第２のスイ
ッチング素子をオンさせ、前記発振回路で設定されるタ
イミングで該第２のスイッチング素子をオフさせるオン
オフ制御回路と、を備えることを特徴とする。

【００１７】このような構成を採用したことにより、微
分回路が求める微分値は、駆動ノードの電圧変化の傾き
を示す。下降停止検出部により、微分値に基づいて駆動
ノードの電圧下降が停止したタイミングが検出される。
従って、第２のスイッチング素子がオンするタイミング
は、駆動ノードの電圧下降が停止したタイミングにな
り、スイッチングロスが低減できる。

【００１８】上記課題を解決するために、本発明の第３
の観点に係るスイッチング電源装置は、電源と駆動ノー
ドとの間に接続された第１のスイッチング素子と、グラ
ンドと前記駆動ノードとの間に接続された第２のスイッ
チング素子と、前記駆動ノードに接続されたインダクタ
と、発振回路と、前記発振回路で設定される周期毎に、
前記第１及び第２のスイッチング素子を両方が同時にオ
フするデッドタイムを挟んで交互にオンさせる制御部
と、前記インダクタに流れる電流を電力に変成して負荷
に供給する供給手段と、を備えるスイッチング電源装置
において、前記制御部は、前記駆動ノードの電圧を求め
る電圧検出回路と、前記デッドタイム中に前記駆動ノー
ドの電圧が上昇するときに該電圧が所定電圧に到達した
タイミングを前記電圧検出回路の出力信号から検出する
到達検出部と、前記到達検出部が検出したタイミングで
前記第１のスイッチング素子をオンさせ、前記発振回路
で設定されるタイミングで該第１のスイッチング素子を
オフさせるオンオフ制御回路と、を備えることを特徴と
する。

【００１９】このような構成を採用したことにより、駆
動ノードの電圧が上昇して所定電圧になったタイミング
が到達検出部により、検出される。そして、駆動ノード
が所定電圧になったタイミングで、オンオフ制御回路に
より、第１のスイッチング素子がオンされる。よって、
所定電圧が適切であれば、スイッチングロスが低減され
る。なお、前記所定電圧は、前記電源の発生する電圧に
してもよい。

【００２０】上記課題を解決するために、本発明の第４
の観点に係るスイッチング電源装置は、電源と駆動ノー
ドとの間に接続された第１のスイッチング素子と、グラ
ンドと前記駆動ノードとの間に接続された第２のスイッ
チング素子と、前記駆動ノードに接続されたインダクタ
と、発振回路と、前記発振回路で設定される周期毎に、
前記第１及び第２のスイッチング素子を両方が同時にオ
フするデッドタイムを挟んで交互にオンさせる制御部
と、前記インダクタに流れる電流を電力に変成して負荷
に供給する供給手段と、を備えるスイッチング電源装置
において、前記制御部は、前記駆動ノードの電圧を求め
る電圧検出回路と、前記デッドタイム中に前記駆動ノー
ドの電圧が下降するときに該電圧が所定電圧に到達した
タイミングを前記電圧検出回路の出力信号から検出する
到達検出部と、前記到達検出部が検出したタイミングで
前記第２のスイッチング素子をオンさせ、前記発振回路
で設定されるタイミングで該第２のスイッチング素子を
オフさせるオンオフ制御回路と、を備えることを特徴と
する。

【００２１】このような構成を採用したことにより、駆
動ノードの電圧が下降して所定電圧になったタイミング
が到達検出部により、検出される。そして、駆動ノード
が所定電圧になったタイミングで、オンオフ制御回路に
より、第２のスイッチング素子がオンされる。よって、
所定電圧が適切であれば、スイッチングロスが低減され
る。なお、前記所定電圧は、前記グランドの電圧にして
もよい。

【００２２】また、第３或いは第４の観点に係るスイッ
チング電源装置では、前記電圧検出回路を、前記駆動ノ
ード或いは該駆動ノードの電圧をバイアスするバイアス
手段と前記グランドとの間に接続された抵抗素子で構成
し、前記電圧検出回路による電圧検出が不要なときに前
記駆動ノード、前記バイアス手段或いは前記グランドと
前記抵抗素子との間を切離す切離し手段をさらに備えて
もよい。

【００２３】また、前記切離し手段は、前記発振回路の
出力に基づき前記切離しを行う手段を有してもよい。ま
た、前記駆動ノード或いは前記バイアス手段と前記グラ
ンドとの間に負荷抵抗素子とともに接続され、前記発振
回路の出力に基づきオン、オフし、該負荷抵抗素子に前
記第１または第２のスイッチング素子をオフさせるため
の制御信号を発生させるトリガ用スイッチを備える前記
切離し手段を有するスイッチング電源装置では、前記切
離し手段は、前記トリガ用スイッチ及び前記抵抗素子の
両方を同時に前記駆動ノード、前記バイアス手段或いは
前記グランドから切離す位置に接続するようにしてもよ
い。

【００２４】また、第１乃至第４の観点のいずれかに係
るスイッチング電源装置においては、前記供給手段の出
力電力を参照値と比較して、その差に対応する信号を前
記発振回路に負帰還し、前記周期或いは前記第１及び第
２のスイッチング素子のオンしている期間を調整するフ
ィードバック機構を備えてもよい。

【００２５】

【発明の実施の形態】〔第１の実施形態〕図１は、本発
明の第１の実施形態を示すスイッチング電源装置の構成
図である。このスイッチング電源装置はハーフブリッジ
型であり、主電源１００の正極にドレインが接続された
第１のスイッチング素子であるＮＭＯＳ１０１と、ＮＭ
ＯＳ１０１のソースと主電源１００の負極との間に接続
された第２のスイッチング素子であるＮＭＯＳ１０２と
を備えるとともに、発振回路１１０と、制御部１３０と
を備えている。主電源１００の負極は、グランドに接続
されている。ＮＭＯＳ１０１のソースとＮＭＯＳ１０２
のドレインとが駆動ノードであるノードＮに接続されて
いる。

【００２６】発振回路１１０は、ＮＭＯＳ１０１，１０
２のスイッチング周期を設定する回路であり、負極がグ
ランドに接続された電源１１１と、電源１１１の正極に
各エミッタが接続された４個のＰＮＰ形トランジスタ１
１２，１１３，１１４，１１５と、抵抗１１６と、各エ
ミッタがそれぞれグランドに接続された４個のＮＰＮ形
トランジスタ１１７，１１８，１１９，１２０と、コン
デンサ１２１と、電源１１１の正極とグランドとの間の
電圧を分圧する３個直列の分圧抵抗１２３，１２４，１
２５とを有している。トランジスタ１１２のコレクタ
が、抵抗１１６の一端に接続されるとともに、トランジ
スタ１１７のコレクタに接続されている。抵抗１１６の
他端は、グランドに接続されている。トランジスタ１１
２〜１１５のベースは、共通に接続され、トランジスタ
１１３，１１４のコレクタが、トランジスタ１１８，１
１９のコレクタに接続されている。トランジスタ１１５
のコレクタは、トランジスタ１２０のコレクタに接続さ
れるとともにコンデンサ１２１の一方の電極に接続され
ている。トランジスタ１１９及び１２０のベースが、ト
ランジスタ１１９のコレクタに接続され、トランジスタ
１１９及びトランジスタ１２０が、カレントミラー回路
を構成している。

【００２７】分圧抵抗１２３〜１２５のうちの抵抗１２
３の一端が、電源１１１の正極に接続され、この抵抗１
２３の他端が抵抗１２４の一端に接続されている。抵抗
１２４の他端が、抵抗１２５の一端に接続され、抵抗１
２５の他端が、グランドに接続されている。抵抗１２３
及び１２４の接続点が、比較回路１２６のマイナス入力
端子（−）に接続され、抵抗１２４及び抵抗１２５の接
続点が、比較回路１２７のプラス入力端子（＋）に接続
されている。比較回路１２６のプラス入力端子（＋）及
び比較回路１２７のマイナス入力端子（−）は、トラン
ジスタ１１５及び１２０のコレクタに接続されている。

【００２８】比較回路１２６の出力端子は、ＲＳ−ＦＦ
１２８のセット端子（Ｓ）に接続されている。比較回路
１２７の出力端子は、ＲＳ−ＦＦ１２８のリセット端子
（Ｒ）に接続されている。ＲＳ−ＦＦ１２８の出力端子
（Ｑ）は、インバータ１２９を介してトランジスタ１１
８のベースに接続されている。制御部1３０には、ノー
ドＮにおける電圧の時間方向の微分値を求める微分回路
１３０Ａと、ノードＮの電圧変化の終了タイミングを検
出する上昇停止検出部であると共に下降停止検出部であ
る検出回路１３０Ｂと、ＮＭＯＳ１０１，１０２のスイ
ッチングを制御するオンオフ制御回路１３０Ｃとが、設
けられている。微分回路１３０Ａは、ノードＮに一方の
電極が接続されたコンデンサ１３１ａと、コンデンサ１
３１ａの他方の電極とグランドとの間に接続された抵抗
１３１ｂとで、構成されている。これらのコンデンサ１
３１ａ及び抵抗１３１ｂの接続点が、抵抗１３２を介し
て電源１１１に接続されている。

【００２９】検出回路１３０Ｂには、電源１１１とグラ
ンドとの間に順に直列に接続された３個の分圧抵抗１３
３，１３４，１３５が、設けられている。抵抗１３３と
抵抗１３４との接続点が、比較回路１３６のマイナス入
力端子（−）に接続されている。抵抗１３４と抵抗１３
５の接続点が比較回路１３７のプラス入力端子（＋）に
接続されている。比較回路１３６のプラス入力端子
（＋）及び比較回路１３７のマイナス入力端子（−）
は、コンデンサ１３１ａ及び抵抗１３１ｂの接続点に接
続されている。比較回路１３６の出力端子は、２入力Ｎ
ＯＲゲート１３８の一方の入力端子に接続されるととも
に、抵抗１３９ａの一端に接続されている。抵抗１３９
ａの他端が、コンデンサ１３９ｂの一方の電極とインバ
ータ１４０の入力端子とに接続されている。コンデンサ
１３９ｂは、抵抗１３９ａと相俟って積分回路を構成す
るものであり、コンデンサ１３９ｂの他方の電極が、グ
ランドに接続されている。インバータ１４０の出力端子
は、ＮＯＲゲート１３８の他方の入力端子に接続されて
いる。

【００３０】比較回路１３７の出力端子は、２入力ＮＯ
Ｒゲート１４１の一方の入力端子に接続されるととも
に、抵抗１４２ａの一端に接続されている。抵抗１４２
ａの他端が、コンデンサ１４２ｂの一方の電極とインバ
ータ１４３の入力端子とに接続されている。コンデンサ
１４２ｂは、抵抗１４２ａと相俟って積分回路を構成す
るものであり、コンデンサ１４２ｂの他方の電極が、グ
ランドに接続されている。インバータ１４３の出力端子
は、ＮＯＲゲート１４１の他方の入力端子に接続されて
いる。オンオフ制御回路１３０Ｃは、２個のＲＳ−ＦＦ
１４５，１４６と、ドライバ１５０とで構成されてい
る。ＮＯＲゲート１３８の出力端子が、ＲＳ−ＦＦ１４
５のセット端子（Ｓ）に接続されている。ＮＯＲゲート
１４１の出力端子が、ＲＳ−ＦＦ１４６のセット端子
（Ｓ）に接続されている。各ＲＳ−ＦＦ１４５，１４６
のリセット端子（Ｒ）は、発振回路１１０中の比較回路
１２６，１２７の出力端子にそれぞれ接続されている。

【００３１】ＲＳ−ＦＦ１４５の出力端子（Ｑ）が、２
入力２出力ドライバ１５０の一方の入力端子（ＨＩＮ）
に接続され、ＲＳ−ＦＦ１４６の出力端子（Ｑ）は、ド
ライバ１５０のもう一方の入力端子（ＬＩＮ）に接続さ
れている。図２は、図１中のドライバ１５０を示す構成
図である。ドライバ１５０の入力端子（ＨＩＮ）は、イ
ンバータ１５１の入力端子と、２入力ＮＯＲゲート１５
２の一方の入力端子と、抵抗１５３の一端とに接続され
ている。インバータ１５１の出力端子は、２入力ＮＯＲ
ゲート１５４の一方の入力端子に接続されている。抵抗
１５３の他端が、ＮＯＲゲート１５４の他方の入力端子
とインバータ１５５の入力端子とコンデンサ１５６の一
方の電極とに、接続されている。インバータ１５５の出
力端子が、ＮＯＲゲート１５２の他方の入力端子に接続
されている。コンデンサ１５６の他方の電極が、グラン
ド端子（ＧＮＤ）に接続されている。グランド端子（Ｇ
ＮＤ）がグランドに接続されている。

【００３２】ＮＯＲゲート１５２の出力端子には、ＮＭ
ＯＳ１５７のゲートが接続され、ＮＯＲゲート１５４の
出力端子には、ＮＭＯＳ１５８のゲートが接続されてい
る。このドライバ１５０には、さらに、ノードＮに接続
された端子（ＶＳ）が設けられている。端子（ＶＳ）に
は、バイアス用電源１５９の負極が接続されている。バ
イアス用電源１５９の正極とＮＭＯＳ１５７のドレイン
との間に抵抗１６０が接続されている。ＮＭＯＳ１５７
のソースとグランド端子（ＧＮＤ）との間に抵抗１６１
が接続されている。ＮＭＯＳ１５８のドレインとバイア
ス用電源１５９の正極との間に、抵抗１６２が接続され
ている。ＮＭＯＳ１５８のソースとグランド端子との間
に、抵抗１６３が接続されている。

【００３３】抵抗１６０とＮＭＯＳ１５７のドレインと
の接続点は、インバータ１６５の入力端子に接続され、
抵抗１６２とＮＭＯＳ１５８のドレインとの接続点に
は、インバータ１６４の入力端子が接続されている。イ
ンバータ１６４の出力端子が、ＲＳ−ＦＦ１６６のセッ
ト端子（Ｓ）に接続され、インバータ１６５の出力端子
が、ＲＳ−ＦＦ１６６のリセット端子（Ｒ）に接続され
ている。ＲＳ−ＦＦ１６６の出力端子（Ｑ）が、バッフ
ァ１６７を介して、ドライバ１５０の一方の出力端子
（ＨＯ）に接続されている。この出力端子（ＨＯ）がＮ
ＭＯＳ１０１のゲートに接続されている。

【００３４】ドライバ１５０の入力端子（ＬＩＮ）は、
バッファ１６８を介してドライバ１５０の他方の出力端
子（ＬＯ）に接続されている。この出力端子（ＬＯ）
は、ＮＭＯＳ１０２のゲートに接続されている。ＮＭＯ
Ｓ１０１のドレインとソース、つまりノードＮとの間に
は、コンデンサ１７１が接続され、ＮＭＯＳ１０２のド
レインとソースとの間には、コンデンサ１７２が接続さ
れている。ノードＮには、さらに、共振用チョーク１７
３の一端が接続され、チョーク１７３の他端には、トラ
ンス１７４の一次巻線１７４ａの一端が接続されてい
る。一次巻線１７４ａの他端が、共振用コンデンサ１７
５を介してグランドに接続されている。

【００３５】トランス１７４の二次巻線１７４ｂの一端
には、ダイオード１７６のアノードが接続され、このダ
イオード１７６のカソードが、平滑コンデンサ１７８の
一方の電極及び出力端子ＯＵＴａに接続されている。ト
ランス１７４の二次巻線１７４ｂの他端には、ダイオー
ド１７７のアノードが接続され、ダイオード１７７のカ
ソードが、平滑コンデンサ１７８の一方の電極と出力端
子ＯＵＴａとに接続されている。平滑コンデンサ１７８
の他方の電極は、二次巻線１７４ｂの中間タップ及び出
力端子ＯＵＴｂに接続されている。出力端子ＯＵＴａ，
ＯＵＴｂは、スイッチング電源装置の出力端子であり、
これらの出力端子ＯＵＴａ，ＯＵＴｂには、エラーアン
プ１７９が接続されている。エラーアンプ１７９は、出
力端子ＯＵＴａ，ＯＵＴｂから出力される電圧を、所定
の参照電圧と比較し、誤差の電圧を増幅してトランジス
タ１１７のベースに負帰還するフィードバック機構であ
る。

【００３６】図３（ａ）〜（ｔ）は、図１のスイッチン
グ電源装置の動作を示すタイムチャートであり、図４
（ａ）〜（ｎ）は、図２のドライバの動作を示すタイム
チャートである。これらの図３及び図４を参照しつつ、
スイッチング電源装置の動作を説明する。このスイッチ
ング電源装置では、発振回路１１０中のＲＳ−ＦＦ１２
８の出力信号が、図３（ｑ）のように“Ｈ”に遷移する
と、インバータ１２９の出力信号が、図３（ｒ）のよう
に“Ｌ”になる。これがトランジスタ１１８のベースの
電圧を引き下げ、トランジスタ１１９のベース電圧を上
昇させる。トランジスタ１１９のベース電圧が上昇する
ことにより、このトランジスタ１１９に流れる電流が増
加する。トランジスタ１１９と相俟ってカレントミラー
回路を形成するトランジスタ１２０は、トランジスタ１
１９に流れる電流と等しい増加した電流をグランド側へ
流す。これにより、コンデンサ１２１から電荷が引き抜
かれ、コンデンサ１２１の充電電圧Ｖ₁₂₁、つまり、比
較回路１２６のプラス入力端子（＋）及び比較回路１２
７のマイナス入力端子（−）の電圧が、低くなる。

【００３７】比較回路１２７は、プラス入力端子（＋）
の電圧である抵抗１２４及び抵抗１２５の接続点の電圧
と、マイナス入力端子（−）に入力された電圧Ｖ₁₂₁と
を比較し、一致したときに図３（ｏ）のようにパルスを
出力する。パルスがリセット端子（Ｒ）に入力されたＲ
Ｓ−ＦＦ１２８は、“Ｌ”を出力し、インバータ１２９
が“Ｈ”を出力するようになる。インバータ１２９が
“Ｈ”を出力すると、トランジスタ１１８のベースの電
圧が、これまでとは逆に上昇し、トランジスタ１１９の
ベース電圧を下降させる。トランジスタ１１９のベース
電圧が下降することにより、このトランジスタ１１９に
流れる電流が減少し、トランジスタ１２０に流れる電流
が減少する。これにより、コンデンサ１２１に電荷が蓄
積し、比較回路１２６のプラス入力端子（＋）及び比較
回路１２７のマイナス入力端子（−）の電圧が高くな
る。

【００３８】比較回路１２６は、マイナス入力端子
（−）の電圧、即ち、抵抗１２３及び抵抗１２４の接続
点の電圧と、プラス入力端子（＋）に入力された電圧Ｖ
₁₂₁とを比較し、一致したときに図３（ｐ）のようにパ
ルスを出力する。パルスがリセット端子（Ｒ）に入力さ
れたＲＳ−ＦＦ１２８は“Ｈ”を出力し、インバータ１
２９が再び“Ｌ”を出力するようになり、上記動作を繰
り返す。即ち、発振することになる。各比較回路１２
６，１２７の出力するパルスは、ＲＳ−ＦＦ１４５，１
４６のリセット端子（Ｒ）に入力される。そのため、例
えばＲＳ−ＦＦ１２８の出力信号が“Ｈ”に立ち上がる
ときには、ＲＳ−ＦＦ１４５，１４６は、リセットされ
ている。

【００３９】リセットされたＲＳ−ＦＦ１４５，１４６
の出力信号は、図３（ｓ），（ｔ）のように“Ｌ”にな
り、ドライバ１５０の入力端子ＬＩＮ，ＨＩＮへ出力さ
れる。図４（ａ），（ｍ）のように入力端子ＬＩＮ，Ｈ
ＩＮがともに“Ｌ”の状態では、図４（ｃ），（ｄ）に
示すように、インバータ１５１，１５５の出力信号がい
ずれも“Ｈ”になり、ＮＯＲゲート１５２，１５４の出
力信号がいずれも図４（ｅ），（ｆ）のように“Ｌ”で
ある。そのため、図４（ｇ），（ｈ）に示す各ＮＭＯＳ
１５７，１５８のゲートソース間電圧Ｖｇｓは、閾値を
越えず、これらＮＭＯＳ１５７，１５８は、オフ状態に
なっている。よって、ＲＳ−ＦＦ１６６がリセットされ
た状態にあれば、その状態が維持され、図４（ｋ）のよ
うにＲＳ−ＦＦ１６６が“Ｌ”を出力端子（Ｑ）から出
力する。ＲＳ−ＦＦ１６６の出力端子（Ｑ）から出力さ
れた“Ｌ”は、バッファ１６７で駆動されて、図４
（ｌ）のように、ドライバ１５０の出力端子（ＨＯ）を
介して出力される。また、入力端子（ＬＩＮ）から入力
された“Ｌ”が、図４（ｎ）のように、バッファ１６８
及び出力端子（ＬＯ）を介して出力される。

【００４０】“Ｌ”がゲートに与えられているときに
は、図１中のＮＭＯＳ１０１，１０２は、オフ状態であ
る。ＮＭＯＳ１０１，１０２が共にオフ状態になると、
ノードＮの電圧ＶＳが図３（ａ）のように上昇或いは下
降する。即ち、ＮＭＯＳ１０１，１０２が共にオフ状態
になる前に、ＮＭＯＳ１０２がオン状態であった場合
に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、
ノードＮの電圧ＶＳが上昇する。ＮＭＯＳ１０１がオン
状態であった場合に、ＮＭＯＳ１０１，１０２が共にオ
フ状態になると、ノードＮの電圧ＶＳが下降する。

【００４１】例えば、ＮＭＯＳ１０１，１０２が共にオ
フ状態になる前に、ＮＭＯＳ１０２がオン状態であった
場合に、再びＮＭＯＳ１０１，１０２が共にオフ状態に
なってノードＮの電圧ＶＳが上昇すると、微分回路１３
０Ａのコンデンサ１３１ａに図３（ｄ）のように充電電
流ＩＣが流れる。コンデンサ１３１ａの充電電圧は、ノ
ードＮの電圧ＶＳの微分波形を表す。微分回路１３０Ａ
は、コンデンサ１３１ａと抵抗１３１ｂとの接続点か
ら、図３（ｅ）のように、コンデンサ１３１ａの充電電
圧を出力する。抵抗１３２は、微分波形の電圧を電圧Ｖ
ａ分バイアスすることになる。

【００４２】比較回路１３６は、与えられた微分波形の
電圧と、抵抗１３３と抵抗１３４との接続点の電圧とを
比較し、微分波形の電圧が高ければ図３（ｆ）のように
“Ｈ”の出力信号を出力する。抵抗１３９ａとコンデン
サ１３９ｂとは、積分回路として動作し、図３（ｇ）の
ように比較回路１３６の出力信号の電圧を積分してイン
バータ１４０に与える。図３（ｈ）のように、インバー
タ１４０に入力された電圧がインバータ１４０の閾値Ｔ
ｈをこえたときに、インバータ１４０の出力信号が
“Ｈ”から“Ｌ”に変化する。インバータ１４０の出力
信号が“Ｈ”から“Ｌ”に変化した時及びその直後に
は、比較回路１３３の出力信号が“Ｈ”なので、ＮＯＲ
ゲート１３８の出力信号が“Ｌ”のまま維持される。こ
れに対し、微分回路１３０Ａの出力信号と抵抗１３４と
抵抗１３５との接続点の電圧とを比較する比較回路１３
７の出力信号は、図３（ｊ）のように“Ｌ”になるが、
抵抗１４２ａ及びコンデンサ１４２ｂで構成される積分
回路の出力電圧を入力するインバータ１４３の出力信号
が、図３（ｌ）のように“Ｈ”に維持される。そのた
め、ＮＯＲゲート１４１の出力信号も図３（ｍ）のよう
に“Ｌ”に維持される。

【００４３】ＮＭＯＳ１０１，１０２が共にオフ状態に
なって時間が経過すると、ノードＮの電圧ＶＳが、主電
源１００の出力電圧Ｖｉｎに近くなり、電圧ＶＳの上昇
が停止する。そのため、微分回路１３０Ａの出力する微
分値が０になる。よって、比較回路１３６の出力信号が
“Ｌ”に遷移し、インバータ１４０の入力電圧が下降を
し始める。インバータ１４０の入力電圧が、インバータ
１４０の閾値Ｔｈよりも低くなると、インバータ１４０
の出力信号が“Ｈ”に変化する。即ち、ノードＮの電圧
上昇の停止が検出され、その時から比較回路１３６が
“Ｌ”を出力し、それから積分回路で設定される時定数
分遅れて、インバータ１４０が“Ｈ”を出力することに
なる。ＮＯＲゲート１３８の出力信号は、図３（ｉ）の
ように、比較回路１３６から“Ｌ”が与えられた時点で
“Ｈ”に遷移し、インバータ１４０から“Ｈ”が与えら
れた時点で“Ｌ”に遷移する。即ち、パルスが形成さ
れ、これがＲＳ−ＦＦ１４５のセット端子（Ｓ）に入力
される。これにより、ＲＳ−ＦＦ１４５がセットされ
る。セットされたＲＳ−ＦＦ１４５の出力信号は“Ｈ”
になり、ドライバ１５０の入力端子（ＨＩＮ）に入力さ
れる。

【００４４】ドライバ１５０は、入力端子（ＨＩＮ）に
“Ｈ”が入力されると、それまで“Ｈ”であったインバ
ータ１５１の出力信号が、“Ｌ”に変化する。これによ
り、ＮＯＲゲート１５４の出力信号が“Ｌ”から“Ｈ”
に変化する。ＮＯＲゲート１５４の出力信号が“Ｈ”に
なって閾値を越えると、ＮＭＯＳ１５８がオンし、イン
バータ１６４の入力端子の電圧が“Ｌ”になり、インバ
ータ１６４が“Ｈ”を出力する。即ち、ＲＳ−ＦＦ１６
６のセット端子（Ｓ）が“Ｈ”になり、ＲＳ−ＦＦ１６
４の出力信号が“Ｈ”になる。ＲＳ−ＦＦ１６４の出力
信号が、バッファ１６７で駆動されてＮＭＯＳ１０１の
ゲートに与えられる。

【００４５】“Ｈ”の信号がゲートに与えられたＮＭＯ
Ｓ１０１は、オンする。即ち、ＮＭＯＳ１０１，１０２
がオフ状態になる前に、ＮＭＯＳ１０２がオン状態であ
った場合には、ノードＮの電圧ＶＳが完全上昇した後に
ＮＭＯＳ１０１がオンする。よって、適切なデットタイ
ムが確保され、ＮＭＯＳ１０１のドレイン・ソース間に
係る電圧が低い状態でスイッチングするので、スイッチ
ングロスがほとんど発生しない。なお、ＮＯＲゲート１
５４の“Ｈ”の出力信号は、コンデンサ１５６の充電電
圧Ｖ₁₅₆が遅延して上昇したときに、“Ｌ”に再び戻る
ので、ＮＭＯＳ１５８は、再びオフされる。

【００４６】その後、発振回路１１０中の比較回路１２
６が出力するパルスにより、ＲＳ−ＦＦ１４５がリセッ
トされて、ドライバ１５０の入力端子（ＨＩＮ）の電圧
が“Ｌ”に遷移したときには、コンデンサ１５６の充電
電圧Ｖ₁₅₆が低下し始めるとともに、ＮＯＲゲート１５
２の出力信号が、“Ｌ”から“Ｈ”に遷移する。ＮＯＲ
ゲート１５２の出力信号が“Ｈ”になることで、ＮＭＯ
Ｓ１５７がオンし、インバータ１６５の出力信号が
“Ｈ”になる。これにより、ＲＳ−ＦＦ１６６が、リセ
ットされ、ＲＳ−ＦＦ１６６の出力信号が再び“Ｌ”に
なる。即ち、ＮＭＯＳ１０１がオフする。これにより、
ＮＭＯＳ１０１のオン期間が設定される。なお、コンデ
ンサ１５６の充電電圧Ｖ₁₅₆が、インバータ１５５の閾
値よりも下降したときには、インバータ１５５の出力信
号が“Ｈ”に復帰するので、ＮＯＲゲート１５２の出力
信号が“Ｌ”となり、ＮＭＯＳ１５７がオフする。

【００４７】次に、ＮＭＯＳ１０１，１０２が共にオフ
状態になる前に、ＮＭＯＳ１０１がオン状態であった場
合を説明する。この場合には、ＮＭＯＳ１０１，１０２
が共にオフ状態になると、ノードＮの電圧ＶＳが下降す
る。微分回路１３０Ａのコンデンサ１３１ａは、放電電
流を流し、微分回路１３０Ａは、コンデンサ１３１ａと
抵抗１３１ｂとの接続点から、ノードＮの電圧ＶＳの下
降の微分波形を出力する。比較回路１３７は、与えられ
た微分波形の電圧と、抵抗１３４と抵抗１３５の接続点
の電圧とを比較し、微分波形の電圧が低ければ図３
（ｊ）のように“Ｈ”の出力信号を出力する。抵抗１4
２ａとコンデンサ１４２ｂとは、積分回路として動作
し、比較回路１３７の出力信号の電圧を積分してインバ
ータ１４３に与える。インバータ１４３に入力された電
圧がインバータ１４３の閾値Ｔｈをこえたときに、イン
バータ１４３の出力信号が図３（ｌ）のように“Ｈ”か
ら“Ｌ”に変化する。インバータ１４３の出力信号が
“Ｈ”から“Ｌ”に変化した時及びその直後には、比較
回路１３７の出力信号が“Ｈ”なので、ＮＯＲゲート１
４１の出力信号が図３（ｍ）のように“Ｌ”に維持され
る。

【００４８】これに対し、比較回路１３６の出力信号は
“Ｌ”になるが、抵抗１３９ａ及びコンデンサ１３９ｂ
で構成される積分回路の出力電圧を入力するインバータ
１４０の出力信号が、“Ｈ”に維持される。そのため、
ＮＯＲゲート１３８の出力信号も“Ｌ”に維持される。
ＮＭＯＳ１０１，１０２が共にオフ状態になって時間が
経過すると、ノードＮの電圧ＶＳがグランドの電圧に近
くなり、電圧ＶＳの下降が停止する。そのため、微分回
路１３０Ａの出力する微分値が０になる。よって、比較
回路１３７の出力信号が“Ｌ”に遷移し、インバータ１
４３の入力電圧が下降をし始める。インバータ１４３の
入力電圧が、インバータ１４０の閾値Ｔｈよりも低くな
ると、インバータ１４３の出力信号が、“Ｈ”に変化す
る。即ち、ノードＮの電圧における下降の停止が検出さ
れ、その時から比較回路１３７が“Ｌ”を出力し、それ
から積分回路で設定される時定数分遅れて、インバータ
１４３が“Ｈ”を出力することになる。

【００４９】ＮＯＲゲート１４１の出力信号は、比較回
路１３７から“Ｌ”が与えられた時点で“Ｈ”に遷移
し、インバータ１４３から“Ｈ”が与えられた時点で
“Ｌ”に遷移する。即ち、パルスが形成され、これがＲ
Ｓ−ＦＦ１４６のセット端子（Ｓ）に入力される。これ
により、ＲＳ−ＦＦ１４６がセットされる。セットされ
たＲＳ−ＦＦ１４６の出力信号は、“Ｈ”になり、ドラ
イバ１５０の入力端子（ＬＩＮ）に入力される。ドライ
バ１５０の入力端子（ＬＩＮ）に“Ｈ”が入力される
と、バッファ１６８がそれを駆動してＮＭＯＳ１０２の
ゲートに与える。“Ｈ”の信号がゲートに与えられたＮ
ＭＯＳ１０２は、オン状態になる。即ち、ＮＭＯＳ１０
１，１０２がオフ状態になる前に、ＮＭＯＳ１０１がオ
ン状態であった場合には、ノードＮの電圧ＶＳが完全に
下降した後にＮＭＯＳ１０２がオフする。よって、適切
なデットタイムが確保される。

【００５０】オンオフ制御回路１３０Ｃは、以上のよう
な動作を繰り返す。よって、ＮＭＯＳ１０１，１０２
は、デッドタイムを挟んで交互にオンする。ＮＭＯＳ１
０１がオン状態のときには、ＮＭＯＳ１０１は、図３
（ｂ）のように極性が変化するドレイン電流Ｉｄ₁をチ
ョーク１７３、トランス１７４の一次巻線１７４ａ及び
コンデンサ１７５に流す。このとき、ノードＮの電圧Ｖ
Ｓは電源電圧Ｖinに固定される。ＮＭＯＳ１０１がオフ
状態になると、コイル１７３及び一次巻線１７４ａに蓄
積されたエネルギーよって、ノードＮの電圧ＶＳが、ほ
ぼグランドの電圧になるまで引き下げられる。

【００５１】デッドタイムの後にＮＭＯ１０２がオン状
態になると、ＮＭＯＳ１０２が図３（ｃ）のように極性
が変化するドレイン電流Ｉｄ₂を流す。電流Ｉｄ₂が流れ
ることにより、ノードＮの電圧ＶＳが、グランドの電圧
に固定される。以上のように、交互にＮＭＯＳ１０１，
１０２がオン状態になることにより、一次巻線１７４ａ
には、交番する電流が流れ、二次巻線１７４ｂに交番す
る電圧が誘起される。ダイオード１７６，１７７は、交
番する電圧を整流し、コンデンサ１７８を充電し、出力
端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。エ
ラーアンプ１７９は、出力端子ＯＵＴａ，ＯＵＴｂから
出力される電圧と所定値との差を求め、その差に対応す
る信号をトランジスタ１１７のゲートに負帰還する。こ
れにより、定電流源としてのトランジスタ１１２〜１１
５に流れる電流が変化し、コンデンサ１２１の充放電速
度が変化し、ＲＳ−ＦＦ１４５，１４６のリセットされ
るタイミングが変化する。即ち、トランジスタ１０１，
１０２のオフ状態になるタイミングが変化し、出力端子
ＯＵＴａ，ＯＵＴｂから出力される直流電圧が所定電圧
に固定される。

【００５２】以上のような本実施形態のスイッチング電
源装置では、次のような特徴を有する。コンデンサ１７
１，１７２が充電或いは放電を完了するまでの時間、即
ち、トランス１７４の一次巻線１７４ａに印加される電
圧の極性が反転するまでの時間Ｔｖは、コンデンサ１７
１，１７２の容量をＣ１，Ｃ２とすると、

【数１】Ｔｖ＝（Ｃ１＋Ｃ２）＊Ｖｉｎ／Ｉｄoff と表すことができる。但し、ＩｄoffはＮＭＯＳ１０
１，１０２がターンオフする直前のドレイン電流であ
る。電圧Ｖｉｎ或いは電力により、電流Ｉｄoffが変化
するので、時間Ｔｖも変化する。今、ＮＭＯＳ１０１，
１０２におけるスイッチングロスを最小にする条件、即
ち、ドレイン・ソース間電圧がゼロのときにスイッチン
グさせる条件を考えると、

【数２】Ｔｖ≦Ｔｄ≦Ｔ２ となる。ここで、Ｔ２は、ＮＭＯＳ１０１がオフしてか
らＮＭＯＳ１０２を流れるドレイン電流Ｉｄ₂が負から
正に変わるまでの時間、或いは、ＮＭＯＳ１０２がオフ
してからＮＭＯＳ１０１に流れるドレイン電流Ｉｄ₁が
負から正に変わるまでの時間である。これらのドレイン
電流Ｉｄ₁，Ｉｄ₂が負の期間は、軽負荷時、重負荷時に
は、短くなる。また、回路素子のばらつきによって変化
する。従って、いかなる条件でも、スイッチングロスを
最小にする条件は、Ｔｖ＝Ｔｄとなる。

【００５３】上記実施形態のスイッチング電源装置で
は、微分回路１３０Ａを設け、微分回路１３０Ａの出力
信号を比較回路１３６，１３７で固定値と比較する。比
較回路１３６は、ＮＭＯＳ１０２がオフしてからＮＭＯ
Ｓ１０１がオンするまでの期間Ｔｖを検出し、比較回路
１３７は、ＮＭＯＳ１０１がオフしてからＮＭＯＳ１０
２がオンするまでの期間Ｔｖを検出している。そして、
ＮＯＲゲート１３８が比較回路１３６の出力信号の立ち
下がりのタイミングを、ＮＭＯＳ１０１をオンさせるた
めのトリガとしている。ＮＯＲゲート１４１が比較回路
１３７の出力信号の立ち下がりのタイミングを、ＮＭＯ
Ｓ１０２をオンさせるためのトリガとしている。従っ
て、Ｔｖ＝Ｔｄの制御が実現でき、スイッチングロスを
最小に抑制できる。

【００５４】〔第２の実施形態〕図５は、本発明の第２
の実施形態を示すスイッチング電源装置の構成図であ
り、図１中の要素と共通の要素には共通の符号が付され
ている。このスイッチング電源装置は、第１の実施形態
とは異なる制御部１８０を備え、他の構成は、第１の実
施形態と同様になっている。制御部１８０は、ＮＭＯＳ
１０１のソースとＮＭＯＳ１０２のドレインとの接続点
であるノードNの電圧を検出する電圧検出回路１８０Ａ
と、ノードNの電圧が所定電圧になったか否かを検出す
る到達検出部１８０Bと、第１の実施形態と同様のオン
オフ制御回路１３０Ｃとを、備えている。

【００５５】電圧検出回路１８０Ａは、ノードＮとグラ
ンドとの間に直列に接続された抵抗１８１ａ及び１８１
ｂで構成されている。到達検出部１８０Ｂは、主電源１
００とグランドとの間に順に直列に接続された分圧抵抗
１８２，１８３を備えている。抵抗１８２と抵抗１８３
との接続点が、比較回路１８４のマイナス入力端子
（−）に接続されている。グランドが比較回路１８５の
プラス入力端子（＋）に接続されている。比較回路１８
４のプラス入力端子（＋）及び比較回路１８５のマイナ
ス入力端子（−）は、抵抗１８１ａ及び抵抗１８１ｂの
接続点に接続されている。比較回路１８４の出力端子
は、インバータ１８６を介して２入力ＮＯＲゲート１８
７の一方の入力端子に接続されるとともに、抵抗１８８
の一端に接続されている。抵抗１８８の他端が、コンデ
ンサ１８９の一方の電極とＮＯＲゲート１８７の他方の
入力端子とに接続されている。コンデンサ１８９は、抵
抗１８８と相俟って積分回路を構成するものであり、コ
ンデンサ１８９の他方の電極が、グランドに接続されて
いる。

【００５６】比較回路１８５の出力端子は、インバータ
１９０を介して２入力ＮＯＲゲート１９１の一方の入力
端子に接続されるとともに、抵抗１９２の一端に接続さ
れている。抵抗１９２の他端が、コンデンサ１９３の一
方の電極とＮＯＲゲート１９１の他方の入力端子とに接
続されている。コンデンサ１９３は、抵抗１９２と相俟
って積分回路を構成するものであり、コンデンサ１９３
の他方の電極が、グランドに接続されている。ＮＯＲゲ
ート１８７の出力端子が、オンオフ制御回路１３０Ｃ中
のＲＳ−ＦＦ１４５のセット端子（Ｓ）に接続されてい
る。ＮＯＲゲート１９１の出力端子が、ＲＳ−ＦＦ１４
６のセット端子（Ｓ）に接続されている。

【００５７】図６（ａ）〜（ｒ）は、図５のスイッチン
グ電源装置の動作を示すタイムチャートであり、この図
６を参照しつつ、スイッチング電源装置の動作を説明す
る。このスイッチング電源装置では、発振回路１１０
が、第１の実施形態と同様に発振する。各比較回路１２
６，１２７の出力するパルスは、ＲＳ−ＦＦ１４５，１
４６のリセット端子（Ｒ）に入力される。そのため、例
えばＲＳ−ＦＦ１２８の出力信号が“Ｈ”に立ち上がる
ときには、ＲＳ−ＦＦ１４５，１４６は、リセットさ
れ、ＮＭＯＳ１０１，１０２は、オフ状態である。ＮＭ
ＯＳ１０１，１０２が共にオフ状態になると、ノードＮ
の電圧ＶＳが上昇或いは下降する。例えば、ＮＭＯＳ１
０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０
２がオン状態であった場合に、ＮＭＯＳ１０１，１０２
が共にオフ状態になると、ノードＮの電圧ＶＳが上昇す
る。ＮＭＯＳ１０１がオン状態であった場合に、ＮＭＯ
Ｓ１０１，１０２が共にオフ状態になると、ノードＮの
電圧ＶＳが下降する。

【００５８】例えばノードＮの電圧ＶＳが、図６（ａ）
のように上昇すると、電圧検出回路１８０Ａの抵抗１８
１ａと抵抗１８１ｂとの接続点から、ノードＮの電圧を
分圧した電圧が出力される。比較回路１８４は、電圧検
出手段１８０Ａから与えられた電圧と、抵抗１８２と抵
抗１８３の接続点の電圧とを比較し、一致していれば図
６（ｄ）のように“Ｈ”の出力信号を出力する。これに
より、ノードＮの電圧ＶＳが、電圧Ｖｉｎ近傍になった
ことが、検出される。

【００５９】“Ｈ”の信号を入力したインバータ１８６
の出力信号は、図６（ｆ）のように“Ｌ”になる。これ
により、ＮＯＲゲート１８７の出力信号が、図６（ｇ）
のように“Ｈ”になる。抵抗１８８とコンデンサ１８９
とは、積分回路として動作し、比較回路１８４の出力信
号の電圧を積分してＮＯＲゲート１８７に与える。コン
デンサ１８９が出力する電圧が、図６（ｅ）のようにＮ
ＯＲゲート１８７の閾値Ｔｈを超えると、ＮＯＲゲート
１８７の出力信号が再び“Ｌ”に戻る。よって、ＮＯＲ
ゲート１８７の出力信号には、パルスが形成される。こ
れに対し、比較回路１８５の出力信号は、図６（ｈ）の
ように“Ｌ”になるが、インバータ１９０の出力信号
が、図６（ｊ）のように“Ｈ”に維持される。そのた
め、ＮＯＲゲート１９１の出力信号も、図６（ｋ）のよ
うに“Ｌ”に維持される。

【００６０】ＮＯＲゲート１８７の出力信号のパルス
は、ＲＳ−ＦＦ１４５のセット端子（Ｓ）に入力され
る。パルスの立ち上がりで、ＲＳ−ＦＦ１４５がセット
されて“Ｈ”を出力する。ドライバ１５０が、第１の実
施形態と同様に動作し、ＮＭＯＳ１０１はオン状態にな
る。即ち、ＮＭＯＳ１０１，１０２がオフ状態になる前
に、ＮＭＯＳ１０２がオン状態であった場合には、ノー
ドＮの電圧ＶＳがほぼ電源電圧になったときにＮＭＯＳ
１０１がオン状態になる。よって、適切なデットタイム
が確保され、第１の実施形態と同様に、スイッチングロ
スがほとんど発生しない。

【００６１】その後、発振回路１１０中の比較回路１２
６が出力するパルスにより、ＲＳ−ＦＦ１４５がリセッ
トされて、ＮＭＯＳ１０１がオフ状態になる。これによ
り、ＮＭＯＳ１０１のオン期間が設定される。次に、Ｎ
ＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭ
ＯＳ１０１がオン状態であった場合を説明する。この場
合には、ＮＭＯＳ１０１，１０２が共にオフ状態になる
と、ノードＮの電圧ＶＳが下降する。ノードＮの電圧Ｖ
Ｓがグランドの電圧になると、抵抗１８１ａと抵抗１８
１ｂの接続点の電圧も、グランドの電圧になる。比較回
路１８５は、電圧検出回路１８０Ａから与えられた電圧
と、プラス入力端子（＋）に入力されたグランドの電圧
を比較し、一致したときに図６（ｈ）のように“Ｈ”の
出力信号を出力する。

【００６２】“Ｈ”の信号を入力したインバータ１９０
の出力信号は、図６（ｊ）のように“Ｌ”になる。これ
により、ＮＯＲゲート１９１の出力信号が、図６（ｋ）
のように“Ｈ”になる。抵抗１９２とコンデンサ１９３
とは、積分回路として動作し、比較回路１８５の出力信
号の電圧を積分してＮＯＲゲート１９１に与える。コン
デンサ１９３の出力する電圧が、ＮＯＲゲート１９１の
閾値Ｔｈを超えると、ＮＯＲゲート１９１の出力信号が
再び“Ｌ”に戻る。よって、ＮＯＲゲート１９１の出力
信号には、パルスが形成される。ＮＯＲゲート１９１の
出力するパルスが、ＲＳ−ＦＦ１４６のセット端子
（Ｓ）に入力される。これにより、ＲＳ−ＦＦ１４６が
セットされる。セットされたＲＳ−ＦＦ１４６の出力信
号は、“Ｈ”になり、ＮＭＯＳ１０２は、オンする。即
ち、ＮＭＯＳ１０１，１０２がオフ状態になる前に、Ｎ
ＭＯＳ１０１がオン状態であった場合には、ノードＮの
電圧ＶＳが完全に下降したときにＮＭＯＳ１０２がオン
する。よって、適切なデットタイムが確保され、スイッ
チングロスがほとんど発生しない。

【００６３】制御部１８０は、以上のような動作を繰り
返す。よって、ＮＭＯＳ１０１，１０２は、デッドタイ
ムを挟んで交互にオンする。ＮＭＯＳ１０１がオン状態
のときには、ＮＭＯＳ１０１は、図６（ｂ）のように極
性が反転するドレイン電流Ｉｄ₁をチョーク１７３、ト
ランス１７４の一次巻線１７４ａ及びコンデンサ１７５
に流す。このとき、ノードＮの電圧ＶＳは電源電圧Ｖｉ
ｎに固定される。ＮＭＯＳ１０１がオフ状態になると、
コイル１７３及び一次巻線１７４ａに蓄積されたエネル
ギーよって、ノードＮの電圧ＶＳが、ほぼグランドの電
位になるまで引き下げられる。

【００６４】デッドタイムの後にＮＭＯ１０２がオンす
る、ＮＭＯＳ１０２が図６（ｃ）のように極性が反転す
るドレイン電流Ｉｄ₂を流す。電流Ｉｄ₂が流れることに
より、ノードＮの電圧ＶＳが、グランドの電位に固定さ
れる。以上のように、交互にＮＭＯＳ１０１，１０２が
オン状態になることにより、一次巻線１７４ａには、交
番する電流が流れ、二次巻線１７４ｂに交番する電圧が
誘起される。ダイオード１７６，１７７は、交番する電
圧を整流し、コンデンサ１７８を充電し、出力端子ＯＵ
Ｔａ，ＯＵＴｂから直流電圧が出力される。エラーアン
プ１７９は、第１の実施形態と同様に動作し、出力端子
ＯＵＴａ，ＯＵＴｂから出力される直流電圧が制御され
て所定電圧に固定される。

【００６５】以上のような本実施形態のスイッチング電
源装置では、電圧検出回路１８０Ａを設け、比較回路１
８４，１８５により、ノードＮが所定電圧になったか否
かを検出し、それをトリガとしてＮＭＯＳ１０１，１０
２をオンさせるので、第１の実施形態と同様の効果が得
られ、スイッチングロスの低減が可能になる。

【００６６】〔第３の実施形態〕図７は、本発明の第３
の実施形態を示すスイッチング電源装置の構成図であ
り、図１及び図５中の要素と共通の要素には、共通の符
号が付されている。前述の第１の実施形態では、ノード
Ｎの電圧の傾きからＮＭＯＳ１０１，１０２のオンタイ
ミングを設定し、第２の実施形態では、ノードＮの電圧
値からＮＭＯＳ１０１，１０２のオンタイミングを設定
していた。この第３の実施形態では、ノードＮの電圧の
傾きからＮＭＯＳ１０１のオンタイミングを設定し、ノ
ードＮの電圧値からＮＭＯＳ１０２のオンタイミングを
設定し、ゲート数を減じた構成のスイッチング電源装置
を示す。

【００６７】このスイッチング電源装置は、第１及び第
２の実施形態と同様の発振回路１１０と、ＮＭＯＳ１０
１，１０２とを備えている。ＮＭＯＳ１０１のソースと
ＮＭＯＳ１０２のドレインとの接続点であるノードNと
グランドとの間には、図５と同様の直列の抵抗１８１
ａ，１８１ｂが接続されている。抵抗１８１ａと抵抗１
８１ｂとの接続点は、比較回路１８５のマイナス入力端
子（−）に接続されている。比較回路１８５のプラス入
力端子（＋）は、グランドに接続されている。比較回路
１８５の出力端子がインバータ１９０を介して２入力Ｎ
ＯＲゲート１９１の一方の入力端子に接続されている。
この比較回路１８５の出力端子は、抵抗１９２の一端に
も接続されている。抵抗１９２の他端は、コンデンサ１
９３の一方の電極とＮＯＲゲート１９１の他方の入力端
子とに接続されている。コンデンサ１９３の他方の電極
が、グランドに接続されている。

【００６８】抵抗１８１ａ，１８１ｂは、図５の電圧検
出回路１８０Ａに相当する。比較回路１８５からＮＯＲ
ゲート１９１は、図５の到達検出部１８０Ｂの一部に相
当する。ＮＯＲゲート１９１の出力端子が、ＲＳ−ＦＦ
１４６のセット端子（Ｓ）に接続されている。ＲＳ−Ｆ
Ｆ１４６のリセット端子（Ｒ）は、比較回路１２７の出
力端子と接続されている。ＲＳ−ＦＦ１４６の出力端子
（Ｑ）がバッファ１６８を介してＮＭＯＳ１０２のゲー
トに接続されている。ノードＮには、バイアス手段とし
てのバイアス用電源１５９の負極が接続され、バイアス
用電源１５９の正極に、抵抗１６０の一端が接続されて
いる。抵抗１６０の他端には、ＮＭＯＳ１５７のドレイ
ンが接続され、ＮＭＯＳ１５７のソースとグランドとの
間に抵抗１６１が接続されている。ＮＭＯＳ１５７のゲ
ートが、比較回路１２６の出力端子と接続されている。

【００６９】バイアス用電源１５９の正極とのグランド
との間には、さらに、抵抗１３１ｂとコンデンサ１３１
ａとが直列に接続されている。これらの抵抗１３１ｂ及
びコンデンサ１３１ａにより、微分回路１３０Ａが形成
されている。抵抗１３１ｂとコンデンサ１３１ａとの接
続点が、比較回路１３６のマイナス入力端子（−）に接
続されている。バイアス用電源１５９とノードＮとの間
には、抵抗１３４及び抵抗１３３が直列に接続されてい
る。抵抗１３３及び抵抗１３４の接続点が、比較回路１
３６のプラス出力端子（＋）に接続されている。

【００７０】比較回路１３６の出力端子が、２入力ＮＯ
Ｒゲート１３８の一方の入力端子に接続されるととも
に、抵抗１３９ａの一端に接続されている。抵抗１３９
ａの他端が、コンデンサ１３９ｂの一方の電極とインバ
ータ１４０の入力端子に接続されている。インバータ１
４０の出力端子がＮＯＲゲート１３８の他方の入力端子
に接続されている。コンデンサ１３９ｂの他方の電極
は、ノードＮに接続されている。ＮＯＲゲート１３８の
出力端子が、ＲＳ−ＦＦ１４５のセット端子（Ｓ）に接
続されている。ＲＳ−ＦＦ１４５のリセット端子（Ｒ）
には、抵抗１６０とＮＭＯＳ１５７のドレインとの接続
点が、インバータ１６５を介して接続されている。ＲＳ
−ＦＦ１４５の出力端子（Q）は、バッファ１６７を介
してＮＭＯＳ１０１のゲートに接続されている。つま
り、図２のドライバ１５０に図１中の微分回路１３０Ａ
を組み込んだ構成にしている。

【００７１】図８（ａ）〜（ｔ）は、図７のスイッチン
グ電源装置の動作を示すタイムチャートであり、この図
８を参照しつつ、スイッチング電源装置の動作を説明す
る。発振回路１１０は、第１及び第２の実施形態と同様
に発振し、各比較回路１２６，１２７から、ＮＭＯＳ１
０１，１０２をオフするためのパルスを出力する。ＮＭ
ＯＳ１０１，１０２が共にオフ状態になると、ノードＮ
の電圧ＶＳが上昇或いは下降する。即ち、ＮＭＯＳ１０
１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０２
がオン状態であった場合に、ＮＭＯＳ１０１，１０２が
共にオフ状態になると、ノードＮの電圧ＶＳが上昇す
る。ＮＭＯＳ１０１がオン状態であった場合に、ＮＭＯ
Ｓ１０１，１０２が共にオフ状態になると、ノードＮの
電圧ＶＳが下降する。

【００７２】ノードＮの電圧ＶＳが上昇すると、微分回
路１３０Ａのコンデンサ１３０ａに、図８（ｄ）のよう
に充電電流ＩＣが流れ、微分回路１３０Ａは、図８
（ｅ）のように、バイアス電圧Ｖａに対して負の値にな
るノードＮの電圧の微分値を極性を反転させて出力す
る。このときの比較回路１３６の出力信号は、図８
（ｆ）のように“Ｈ”になる。ここで、抵抗１３９ａ及
びコンデンサ１３９ｂは、積分回路として動作し、コン
デンサ１３９ｂが出力する電圧が、図８（ｇ）のように
徐々に上昇する。コンデンサ１３９ｂが出力する電圧
が、インバータ１４０の閾値Ｔｈを越えると、インバー
タ１４０が図８（ｈ）のように“Ｌ”を出力する。

【００７３】インバータ１４０の出力が“Ｌ”になって
から時間が経過すると、ノードＮの電圧ＶＳが主電源１
００が発生する電圧Ｖｉｎとほぼ等しくなり、その上昇
が停止する。電圧ＶＳの上昇が停止したときには、充電
電流ＩＣが流れなくなり、微分回路１３０Ａの出力信号
も０になる。その結果、比較回路１３６の出力信号は、
“Ｌ”に遷移する。比較回路１３６の出力信号が“Ｌ”
になることで、ＮＯＲゲート１３８の出力信号が、
“Ｈ”になる。そして、インバータ１４０の出力信号
は、コンデンサ１３９ｂの出力電圧がインバータ１４０
の閾値Ｔｈを下回るときに“Ｈ”に変化し、ＮＯＲゲー
ト１３８の出力信号が“Ｌ”になる。よって、ＮＯＲゲ
ート１３８の出力信号には、ノードＮの電圧ＶＳが上昇
しきった直後に、パルスが形成される。このパルスがＲ
Ｓ−ＦＦ１４５のセット端子（Ｓ）に入力され、ＲＳ−
ＦＦ１４５がセットされ、ＮＭＯＳ１０１がオンする。
よって、適切なデッドタイムが確保され、第１の実施形
態と同様にスイッチングロスがほとんど発生しない。

【００７４】その後、発振回路１１０中の比較回路１２
６が、パルス信号を出力すると、ＮＭＯＳ１５７がオン
し、抵抗１６０とＮＭＯＳ１５７のドレインとの接続点
の電位が下がり、インバータ１６８が“Ｈ”を出力す
る。“Ｈ”の信号がリセット端子（Ｒ）に入力されたＲ
Ｓ−ＦＦ１４５は、“Ｌ”を出力する。そのため、ＮＭ
ＯＳ１０１は、オフに設定される。次に、ＮＭＯＳ１０
１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０１
がオン状態であった場合を説明する。この場合には、Ｎ
ＭＯＳ１０１，１０２が共にオフ状態になると、ノード
Ｎの電圧ＶＳが下降する。ノードＮの電圧がグランドの
電圧になると、抵抗１８１ａと抵抗１８１ｂの接続点の
電圧も、グランドの電圧になる。比較回路１８５は、抵
抗１８１ｂから与えられた電圧と、プラス入力端子
（＋）に入力されたグランドの電圧を比較し、これらが
一致したときに、図８（ｊ）のように“Ｈ”の出力信号
を出力する。

【００７５】“Ｈ”の信号を入力したインバータ１９０
の出力信号は、図８（ｌ）のように“Ｌ”になる。これ
により、ＮＯＲゲート１９１の出力信号が、図８（ｍ）
のように“Ｈ”になる。抵抗１９２とコンデンサ１９３
とは、積分回路として動作し、比較回路１８５の出力信
号の電圧を積分し、ＮＯＲゲート１９１に与える。コン
デンサ１９３の出力する図８（ｋ）のように上昇する電
圧は、ＮＯＲゲート１９１に与えられる。ＮＯＲゲート
１９１では、コンデンサ１９１から与えられる電圧が、
閾値Ｔｈを越えるまでは“Ｈ”を出力する。ＮＯＲゲー
ト１９１の出力信号は、コンデンサ１９１から与えられ
る電圧が閾値Ｔｈを越えると、“Ｈ”を遷移する。よっ
て、ＮＯＲゲート１９１の出力信号には、ノードＮの電
圧ＶＳが下降しきった直後にパルスが形成される。これ
により、ＲＳ−ＦＦ１４６がセットされる。

【００７６】セットされたＲＳ−ＦＦ１４６の出力信号
は、“Ｈ”になり、ＮＭＯＳ１０２は、オンする。即
ち、ＮＭＯＳ１０１，１０２がオフ状態になる前に、Ｎ
ＭＯＳ１０１がオン状態であった場合には、ノードＮの
電圧ＶＳが完全に下降したときにＮＭＯＳ１０２がオン
状態になる。よって、適切なデットタイムが確保され、
第１の実施形態と同様にスイッチングロスがほとんど発
生しない。その後、比較回路１２７の出力するパルス信
号が、ＲＳ−ＦＦ１４６のリセット端子（Ｒ）に入力さ
れるとよ、ＲＳ−ＦＦ１４６がリセットされて、ＮＭＯ
Ｓ１０２がオフする。このスイッチング電源装置は、以
上のような動作を繰り返す。よって、ＮＭＯＳ１０１，
１０２は、デッドタイムを挟んで交互にオンする。ＮＭ
ＯＳ１０１がオン状態のときには、ＮＭＯＳ１０１は、
図８（ｂ）のように極性が反転するドレイン電流Ｉｄ₁
をチョーク１７３、トランス１７４の一次巻線１７４ａ
及びコンデンサ１７５に流す。このとき、ノードＮの電
圧ＶＳは電源電圧Ｖinに固定される。ＮＭＯＳ１０１が
オフ状態になると、コイル１７３及び一次巻線１７４ａ
に蓄積されたエネルギーよって、ノードＮの電圧ＶＳ
が、ほぼグランドの電圧になるまで引き下げられる。

【００７７】デッドタイムの後にＮＭＯ１０２がオン状
態になると、ＮＭＯＳ１０２が図８（ｃ）のように極性
が反転するドレイン電流Ｉｄ₂を流す。電流Ｉｄ₂が流れ
ることにより、ノードＮの電圧ＶＳが、グランドの電位
に固定される。以上のように、交互にＮＭＯＳ１０１，
１０２がオン状態になることにより、一次巻線１７４ａ
には、交番する電流が流れ、二次巻線１７４ｂに交番す
る電圧が誘起される。ダイオード１７６，１７７は、交
番する電圧を整流し、コンデンサ１７８を充電し、出力
端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。エ
ラーアンプ１７９は、第１の実施形態と同様に動作し、
出力端子ＯＵＴａ，ＯＵＴｂから出力される直流電圧が
制御されて所定電圧に固定される。以上のように、この
第３の実施形態のスイッチング電源装置は、第１及び第
２の実施形態と同様に、ノードＮの電圧が完全に上昇或
いは下降したときに、ＮＭＯＳ１０１，１０２をオンで
きるので、スイッチングロスを低減できる。その上、第
１及び第２の実施形態よりも、回路構成が簡素化でき、
ＲＳ−ＦＦ１６６、インバータ１５１，１５７、ＮＯＲ
ゲート１５２，１５４等を削減できる。

【００７８】〔第４の実施形態〕図９は、本発明の第４
の実施形態を示すスイッチング電源装置の構成図であ
り、図１及び図５と共通する要素には、共通の符号が付
されている。前述の第３の実施形態では、ノードＮの電
圧の傾きからＮＭＯＳ１０１のオンタイミングを設定
し、ノードＮの電圧値からＮＭＯＳ１０２のオンタイミ
ングを設定するスイッチング電源装置を示したが、本実
施形態では、ノードＮの電圧値からＮＭＯＳ１０１，１
０２のオンタイミングを設定し、かつ、回路構成を簡素
化したスイッチング電源装置を示す。

【００７９】このスイッチング電源装置は、第１及び第
２の実施形態と同様の発振回路１１０と、ＮＭＯＳ１０
１，１０２とを備えている。ＮＭＯＳ１０１のソースと
ＮＭＯＳ１０２のドレインとの接続点であるノードNと
グランドとの間には、図５と同様の直列の抵抗１８１
ａ，１８１ｂが接続されている。抵抗１８１ａと抵抗１
８１ｂとの接続点は、比較回路１８５のマイナス入力端
子（−）に接続されている。比較回路１８５のプラス入
力端子（＋）は、グランドに接続されている。比較回路
１８５の出力端子がインバータ１９０を介して２入力Ｎ
ＯＲゲート１９１の一方の入力端子に接続されている。
この比較回路１８５の出力端子は、抵抗１９２の一端に
も接続されている。抵抗１９２の他端は、コンデンサ１
９３の一方の電極とＮＯＲゲート１９１の他方の入力端
子とに接続されている。コンデンサ１９３の他方電極が
グランドに接続されている。

【００８０】ＮＯＲゲート１９１の出力端子が、ＲＳ−
ＦＦ１４６のセット端子（Ｓ）に接続されている。ＲＳ
−ＦＦ１４６のリセット端子（Ｒ）は、比較回路１２７
の出力端子と接続されている。ＲＳ−ＦＦ１４６の出力
端子（Ｑ）がバッファ１６８を介してＮＭＯＳ１０２の
ゲートに接続されている。ノードＮには、バイアス手段
であるバイアス用電源１５９の負極が接続され、バイア
ス用電源１５９の正極に、抵抗１６０の一端が接続され
ている。抵抗１６０の他端には、ＮＭＯＳ１５７のドレ
インが接続され、ＮＭＯＳ１５７のソースとグランドと
の間に抵抗１６１が接続されている。ＮＭＯＳ１５７の
ゲートが、比較回路１２６の出力端子と接続されてい
る。主電源１００とノードＮとの間には、抵抗１８２と
抵抗１８３とが直列に接続されている。これらの抵抗１
８２，１８３の接続点が、比較回路１８４のマイナス入
力端子（−）に接続されている。比較回路１８４のプラ
ス出力端子（＋）は、ノードＮに接続されている。

【００８１】比較回路１８４の出力端子が、インバー１
８６を介してＮＯＲゲート１８７の一方の入力端子に接
続されるとともに、抵抗１８８の一端に接続されてい
る。抵抗１８８の他端が、コンデンサ１８９の一方の電
極とＮＯＲゲート１８７の他方の入力端子に接続されて
いる。コンデンサ１８９の他方の電極は、ノードＮに接
続されている。ＮＯＲゲート１８７の出力端子が、ＲＳ
−ＦＦ１４５のセット端子（Ｓ）に接続されている。Ｒ
Ｓ−ＦＦ１４５のリセット端子（Ｒ）には、抵抗１６０
とＮＭＯＳ１５７のドレインとの接続点が、インバータ
１６５を介して接続されている。ＲＳ−ＦＦ１４５の出
力端子（Q）は、バッファ１６７を介してＮＭＯＳ１０
１のゲートに接続されている。つまり、図２のドライバ
１５０に図１中の到達検出部１８０Ｂの一部を組み込ん
だ構成にしている。他の構成は、図５と同様になってい
る。

【００８２】図１０（ａ）〜（ｒ）は、図９の動作を示
すタイムチャートであり、この図１０を参照しつつ、ス
イッチング電源装置の動作を説明する。発振回路１１０
は、第３の実施形態と同様に発振し、各比較回路１２
６，１２７から、図１０（ｍ），（ｎ）のようにＮＭＯ
Ｓ１０１，１０２をオフするためのパルスを出力する。
ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノー
ドＮの電圧ＶＳが上昇或いは下降する。例えば、ＮＭＯ
Ｓ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ
１０２がオン状態であった場合には、ＮＭＯＳ１０１，
１０２が共にオフ状態になると、ノードＮの電圧ＶＳが
上昇する。ＮＭＯＳ１０１がオン状態であった場合に、
ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノー
ドＮの電圧ＶＳが下降する。

【００８３】ＮＭＯＳ１０１，１０２が共にオフ状態に
なって、図１０（ａ）のようにノードＮの電圧ＶＳが上
昇し、ノードＮの電圧が電源電圧Ｖｉｎになると、抵抗
１８２，１８３の接続点の電圧も、電源電圧Ｖｉｎに等
しくなり、比較回路１８４の出力信号は図１０（ｄ）の
ように“Ｌ”から“Ｈ”に変化する。比較回路１８４の
出力信号が“Ｈ”に変化すると、それまで“Ｈ”になっ
ていたインバータ１８６の出力信号が、図１０（ｆ）の
ように“Ｌ”になる。一方、抵抗１８８及びコンデンサ
１８９は積分回路となり、コンデンサ１８９の充電電圧
は、図１０（ｅ）のように０から徐々に上昇する。この
インバータ１８６の出力信号とコンデンサ１８９の出力
電圧がＮＯＲゲート１８７に入力される。よって、ＮＯ
Ｒゲート１８７の出力信号は、インバータ１８６の出力
信号が“Ｈ”に変化したときからコンデンサ１８９の出
力する電圧が閾値Ｔｈを越えるまでは、図１０（ｇ）の
ように“Ｈ”になる。コンデンサ１８９の出力電圧が閾
値を越えた後には、ＮＯＲゲート１８７の出力信号が、
“Ｌ”になる。即ち、ノードＮの電圧が電源電圧Ｖｉｎ
になった直後に、ＮＯＲゲート１８７の出力信号に、パ
ルスが形成される。

【００８４】このパルスが、ＲＳ−ＦＦ１４５のセット
端子（Ｓ）に与えられ、ＲＳ−ＦＦ１４５がセットされ
る。セットされたＲＳ−ＦＦ１４５が、図１０（ｒ）の
ように“Ｈ”を出力し、ＮＭＯＳ１０１がオンする。よ
って、適切なデットタイムが確保されるとともに、ドレ
イン・ソース間に電圧が印加されていない状態でＮＭＯ
Ｓ１０１がオンするので、スイッチングロスがほとんど
発生しない。その後、発振回路１１０中の比較回路１２
６が、図１０（ｎ）のようにパルスを出力すると、ＮＭ
ＯＳ１５７がオンし、抵抗１６０とＮＭＯＳ１５７のド
レインとの接続点の電位が下がり、インバータ１６５が
“Ｈ”の出力信号をＲＳ−ＦＦ１４５のリセット端子
（Ｒ）へ出力する。“Ｈ”の信号がリセット端子（Ｒ）
に入力されたＲＳ−ＦＦ１４５は、“Ｌ”をＮＭＯＳ１
０１のゲートへ出力する。そのため、ＮＭＯＳ１０１
は、オフに設定される。次に、ＮＭＯＳ１０１，１０２
が共にオフ状態になる前に、ＮＭＯＳ１０１がオン状態
であった場合を説明する。

【００８５】この場合には、ＮＭＯＳ１０１，１０２が
共にオフ状態になると、ノードＮの電圧ＶＳが下降す
る。ノードＮの電圧がグランドの電圧になると、抵抗１
８１ａと抵抗１８１ｂの接続点の電圧も、第３の実施形
態と同様にグランドの電圧になる。比較回路１８５は、
抵抗１８１ｂから与えられた電圧と、プラス入力端子に
入力されたグランドの電圧を比較し、一致したときに
“Ｈ”の出力信号を出力する。

【００８６】“Ｈ”の信号を入力したインバータ１９０
の出力信号は、図１０（ｊ）のように“Ｈ”から“Ｌ”
に変化する。これに対し、抵抗１９２とコンデンサ１９
３とは積分回路として動作し、コンデンサ１９３の充電
電圧は、図１０（ｉ）のように０から徐々に上昇する。
ＮＯＲゲート１９１は、インバータ１９０の出力信号と
コンデンサ１９３の出力電圧を入力する。よって、ＮＯ
Ｒゲート１９１の出力信号は、図１０（ｋ）のように、
インバータ１９０の出力信号が“Ｌ”に変化してからコ
ンデンサ１９３の出力電圧が閾値Ｔｈを越えるまでは、
“Ｈ”に変化し、コンデンサ１９３の出力電圧が閾値Ｔ
ｈを越えた後には“Ｌ”に戻る。即ち、ノードＮの電圧
がグランドの電圧になった直後に、ＮＯＲゲート１９１
の出力信号にパルスが形成される。このパルスがＲＳ−
ＦＦ１４６のセット端子（Ｓ）に与えられ、ＲＳ−ＦＦ
１４６がセットされる。セットされたＲＳ−ＦＦ１４６
は“Ｈ”をＮＭＯＳ１０２のゲートに与える。これによ
り、ＮＭＯＳ１０２がオンする。よって、適切なデット
タイムが確保されるとともに、ドレイン・ソース間に電
圧が印加されていない状態でＮＭＯＳ１０２がオンする
ので、スイッチングロスがほとんど発生しない。

【００８７】ＮＭＯＳ１０１，１０２がオフ状態になる
前に、ＮＭＯＳ１０１がオン状態であった場合には、ノ
ードＮの電圧ＶＳが完全に下降したときにＮＭＯＳ１０
２がオン状態になる。その後、比較回路１２７の出力す
るパルス信号が、ＲＳ−ＦＦ１４６のリセット端子
（Ｒ）に入力されると、ＲＳ−ＦＦ１４６がリセットさ
れて、ＮＭＯＳ１０２がオフする。以上のような動作を
繰り返す。よって、ＮＭＯＳ１０１，１０２は、デッド
タイムを挟んで交互にオンする。ＮＭＯＳ１０１がオン
状態のときには、ＮＭＯＳ１０１は、図１０（ｂ）のよ
うに極性が反転するドレイン電流Ｉｄ₁をチョーク１７
３、トランス１７４の一次巻線１７４ａ及びコンデンサ
１７５に流す。このとき、ノードＮの電圧ＶＳは電源電
圧Ｖinに固定される。ＮＭＯＳ１０１がオフ状態になる
と、コイル１７３及び一次巻線１７４ａに蓄積されたエ
ネルギーによって、ノードＮの電圧ＶＳが、ほぼグラン
ドの電位になるまで引き下げられる。

【００８８】デッドタイムの後にＮＭＯ１０２がオン状
態になると、ＮＭＯＳ１０２は、図１０（ｃ）のように
極性が反転するドレイン電流Ｉｄ₂を流す。電流Ｉｄ₂が
流れることにより、ノードＮの電圧ＶＳが、グランドの
電位に固定される。以上のように、交互にＮＭＯＳ１０
１，１０２がオン状態になることにより、一次巻線１７
４ａには、交番する電流が流れ、二次巻線１７４ｂに交
番する電圧が誘起される。ダイオード１７６，１７７
は、交番する電圧を整流し、コンデンサ１７８を充電
し、出力端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力さ
れる。エラーアンプ１７９は、第１の実施形態と同様に
動作し、出力端子ＯＵＴａ，ＯＵＴｂから出力される直
流電圧が制御されて所定電圧に固定される。以上のよう
に、この第４の実施形態のスイッチング電源装置は、第
１及び第２の実施形態と同様の効果を奏する。その上、
第３の実施形態と同様に、第４の実施形態のスイッチン
グ電源装置は、第１及び第２の実施形態よりも回路構成
が簡素化でき、ＲＳ−ＦＦ１６６、インバータ１５１，
１５７、ＮＯＲゲート１５２，１５４等を削減できる。

【００８９】〔第５の実施形態〕図１１は、本発明の第
５の実施形態を示すスイッチング電源装置の構成図であ
り、図７中の要素と共通する要素には、共通の符号が付
されている。このスイッチング電源装置は、第３の実施
形態のスイッチング電源装置に、抵抗２０１，２０２を
設けると共に、第３の実施形態の抵抗１８１ａの代わり
に、切離し手段であるＮＭＯＳ２０３を使用するもので
ある。抵抗２０１の一端が、発振回路１１０中のＲＳ−
ＦＦ１２８の出力端子（Ｑ）に接続され、抵抗２０１の
他端が、抵抗２０２の一端に接続されている。抵抗２０
２の他端は、グランドに接続されている。抵抗２０１と
抵抗２０２との接続点が、ＮＭＯＳ２０３のゲートに接
続されている。ＮＭＯＳ２０３のドレインは、ノードＮ
に接続され、ＮＭＯＳ２０３のソースが抵抗１８１及び
比較回路１８５のマイナス入力端子（−）に接続されて
いる。他の構成は、図７と同様になっている。

【００９０】図１２（ａ）〜（ｕ）は、図１１の動作を
示すタイムチャートであり、この図１２を参照しつつ、
スイッチング電源装置の動作を説明する。発振回路１１
０は、第３の実施形態と同様に発振し、各比較回路１２
６，１２７から、図１２（ｏ），（ｐ）のようにＮＭＯ
Ｓ１０１，１０２をオフするためのパルスを出力する。
ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノー
ドＮの電圧ＶＳが上昇或いは下降する。例えば、ＮＭＯ
Ｓ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ
１０２がオン状態であった場合に、ＮＭＯＳ１０１，１
０２が共にオフ状態になると、ノードＮの電圧ＶＳが上
昇する。ＮＭＯＳ１０１がオン状態であった場合に、Ｎ
ＭＯＳ１０１，１０２が共にオフ状態になると、ノード
Ｎの電圧ＶＳが下降する。

【００９１】ＮＭＯＳ１０１，１０２が共にオフ状態に
なってノードＮの電圧ＶＳが上昇するときの動作は、第
３の実施形態と基本的に同じである。即ち、微分回路１
３０Ａのコンデンサ１３０ａには、図１２（ｄ）のよう
に充電電流ＩＣが流れ、微分回路１３０Ａは、図１２
（ｅ）のように、バイアス電圧Ｖａに対して負となるノ
ードＮの電圧の微分値を出力する。微分回路１３０Ａの
出力信号と、抵抗１３３，１３４の接続点の電圧とを入
力する比較回路１３６は、両者を比較し、図１２（ｆ）
のように、ノードＮの電圧ＶＳが上昇している期間に
“Ｈ”となる出力信号を出力する。

【００９２】比較回路１３６の出力信号が“Ｈ”に変化
すると、抵抗１３９ａ及びコンデンサ１３９ｂは積分回
路となり、コンデンサ１３９の充電電圧は、図１２
（ｇ）のように、徐々に増加する。コンデンサ１３９の
出力電圧、つまり、微分回路１３０Ａの出力信号がイン
バータ１４０の閾値Ｔｈよりも越えたときに、それまで
“Ｈ”であったインバータ１４０の出力信号が、図１２
（ｈ）のように“Ｌ”に変化する。

【００９３】ノードＮの電圧ＶＳの上昇が停止すると、
微分回路１３０Ａの出力信号が“Ｈ”に遷移する。これ
に伴い、比較回路１３６の出力信号が“Ｌ”に変化す
る。比較回路１３６の出力信号が“Ｌ”に変化すると、
比較回路１３６の出力信号とインバータ１４０の出力信
号とを入力するＮＯＲゲート１３８の出力信号は、図１
２（ｉ）のように“Ｌ”から“Ｈ”に遷移する。その
後、コンデンサ１３９ｂの出力電圧が、徐々に下降す
る。コンデンサ１３９ｂの出力電圧がインバータ１４０
の閾値Ｔｈ以下になると、それまで“Ｌ”であったイン
バータ１４０の出力信号が“Ｈ”に遷移する。これに伴
い、ＮＯＲゲート１３８の出力信号が“Ｌ”になる。よ
って、ＮＯＲゲート１３８の出力信号には、ノードＮの
電圧ＶＳが上昇しきった直後に、パルスが形成される。
このパルスがＲＳ−ＦＦ１４５のセット端子（Ｓ）に入
力され、ＲＳ−ＦＦ１４５がセツトされ、図１２（ｕ）
のように“Ｈ”を出力する。これにより、ＮＭＯＳ１０
１がオンする。よって、適切なデッドタイムが確保され
るとともに、ドレイン・ソース間に電圧が印加されない
状態でＮＭＯＳ１０１をオンできるので、スイッチング
ロスがほとんど発生しない。

【００９４】その後、発振回路１１０中の比較回路１２
６がパルス信号を出力すると、ＮＭＯＳ１５７がオン
し、抵抗１６０とＮＭＯＳ１５７のドレインとの接続点
の電位が下がり、インバータ１６８が“Ｈ”を出力す
る。“Ｈ”の信号がリセット端子（Ｒ）に入力されたＲ
Ｓ−ＦＦ１４５は、“Ｌ”を出力する。そのため、ＮＭ
ＯＳ１０１は、オフに設定される。

【００９５】次に、ＮＭＯＳ１０１，１０２が共にオフ
状態になる前に、ＮＭＯＳ１０１がオン状態であった場
合を説明する。この場合には、ＮＭＯＳ１０１，１０２
が共にオフ状態になると、ＲＳ−ＦＦ１２８の出力信号
が、図１２（ｍ）のように“Ｈ”になる。ＲＳ−ＦＦ１
２８の出力信号が抵抗２０１，２０２によって分圧され
てＮＭＯＳ２０３のゲートに与えられる。よって、ＮＭ
ＯＳ２０３はオンして、可変抵抗素子として機能するよ
うになる。なお、ＲＳ−ＦＦ１２８が“Ｌ”を出力して
いる期間には、抵抗２０１，２０２の接続点の電圧は、
グランド電圧になるので、ＮＭＯＳ２０３はオフしてい
る。そのため、ＲＳ−ＦＦ１２８が“Ｌ”の期間には、
ノードＮと抵抗１８１ｂとの間が切離され、抵抗１８１
ｂが比較回路１８５に出力する電圧が、図１２（ｐ）の
ように０なる。

【００９６】ＲＳ−ＦＦ１２８が“Ｈ”を出力している
期間に、ＮＭＯＳ１０１，１０２が共にオフ状態になっ
た直後には、高い電圧が抵抗１８１ｂとＮＭＯＳ２０３
のドレインとの接続点から比較回路１８５に出力され
る。そのため、比較回路１８５の出力信号が図１２
（ｐ）のように“Ｈ”になる。これにより、インバータ
１９０の出力信号が図１２（ｒ）のように“Ｈ”から
“Ｌ”に変化する。一方、抵抗１９２，１９３は、積分
回路として動作し、コンデンサ１９３の出力する充電電
圧が、図１２（ｑ）のように徐々に降下する。ノードＮ
の電圧が低下してグランド電圧になると、比較回路１８
５の出力信号が“Ｈ”に変化する。これに伴い、インバ
ータ１９０の出力信号が“Ｈ”から“Ｌ”に変化する。
よって、ＮＯＲゲート１９１の出力信号が、図１２
（ｓ）のように“Ｌ”から“Ｈ”遷移する。一方、コン
デンサ１９３が出力する電圧は、０から徐々に上昇す
る。コンデンサ１９３の出力電圧がＮＯＲゲート１９１
の閾値を越えると、ＮＯＲゲート１９１の出力信号が、
“Ｈ”から“Ｌ”に遷移する。即ち、ＮＯＲゲート１９
１の出力信号にパルスが形成される。このパルスがＲＳ
−ＦＦ１４６のセット端子（Ｓ）に入力され、ＲＳ−Ｆ
Ｆ１４６がセットされる。セットされたＲＳ−ＦＦ１４
６は、図１２（ｔ）のように“Ｈ”の出力信号をＮＭＯ
Ｓ１０２のゲートに与える。以上のような動作を繰り返
すことによって、ＮＭＯＳ１０１，１０２は、デッドタ
イムを挟んで交互にオンする。

【００９７】ＮＭＯＳ１０１がオン状態のときには、Ｎ
ＭＯＳ１０１は、極性が反転するドレイン電流Ｉｄ₁を
チョーク１７３、トランス１７４の一次巻線１７４ａ及
びコンデンサ１７５に流す。このとき、ノードＮの電圧
ＶＳは電源電圧Ｖinに固定される。ＮＭＯＳ１０１がオ
フ状態になると、コイル１７３及び一次巻線１７４ａに
蓄積されたエネルギーよって、ノードＮの電圧ＶＳが、
ほぼグランドの電位になるまで引き下げられる。

【００９８】デッドタイムの後にＮＭＯ１０２がオン状
態になると、ＮＭＯＳ１０２が極性が反転するドレイン
電流Ｉｄ₂を流す。電流Ｉｄ₂が流れることにより、ノー
ドＮの電圧ＶＳが、グランドの電位に固定される。以上
のように、交互にＮＭＯＳ１０１，１０２がオン状態に
なることにより、一次巻線１７４ａには、交番する電流
が流れ、二次巻線１７４ｂに交番する電圧が誘起され
る。ダイオード１７６，１７７は、交番する電圧を整流
し、コンデンサ１７８を充電し、出力端子ＯＵＴａ，Ｏ
ＵＴｂから直流電圧が出力される。エラーアンプ１７９
は、第１の実施形態と同様に動作し、出力端子ＯＵＴ
ａ，ＯＵＴｂから出力される直流電圧が制御されて所定
電圧に固定される。以上のように、この第５の実施形態
のスイッチング電源装置は、第３の実施形態と同様の効
果を奏する。その上、ＲＳ−ＦＦ１２８の出力信号が
“Ｌ”のときには、ＮＭＯＳ２０３がオフするので、ノ
ードNとグランドとを切離すことができ、低消費電流の
スイッチング電源装置を実現できる。

【００９９】〔第６の実施形態〕図１３は、本発明の第
６の実施形態を示すスイッチング電源装置の構成図であ
り、図１１と共通する要素には、共通の符号が付されて
いる。このスイッチング電源装置は、第５の実施形態の
スイッチング電源装置を、高耐圧素子数を減じるため
に、改善したものであり、第５の実施形態と同様に接続
された抵抗２０１，２０２と、第５の実施形態とは異な
る位置に接続されたＮＭＯＳ２０３とを備えている。

【０１００】ＮＭＯＳ２０３は、負荷抵抗素子である抵
抗１６０と抵抗１６１との間に接続されている。ＮＭＯ
Ｓ２０３のドレインが抵抗１６０に接続され、ソースが
抵抗１６１の一端に接続されている。ＮＭＯＳ２０３の
ゲートは、抵抗２０１と抵抗２０２との接続点に接続さ
れている。抵抗１６１の他端は、ＮＭＯＳ１０１をオフ
させる制御信号を発生させるトリガ用スイッチであるＮ
ＭＯＳ１５７のドレインに接続され、該ＮＭＯＳ１５７
のソースがグランドに接続されている。ＮＭＯＳ２０３
のゲートは、抵抗２０１と抵抗２０２との接続点に接続
され、ＮＭＯＳ１５７のゲートは、比較回路１２７の出
力端子に接続されている。ＮＭＯＳ２０３のドレイン
は、抵抗２０４を介してグランドに接続されるととも
に、抵抗１８１ｂと比較回路１８５のマイナス入力端子
（−）とに接続されている。他の構成は、第５の実施形
態と同様になっている。

【０１０１】図１４（ａ）〜（ｕ）は、図１３のスイッ
チング電源装置の動作を示すタイムチャートであり、こ
の図１４を参照しつつ、スイッチング電源装置の動作を
説明する。発振回路１１０は、第３の実施形態と同様に
発振し、各比較回路１２６，１２７から、ＮＭＯＳ１０
１，１０２をオフにするためのパルスの信号を出力す
る。例えば、ＲＳ−ＦＦ１２８の出力信号が“Ｈ”にな
ると、抵抗２０１，２０２の接続点の電圧により、ＮＭ
ＯＳ２０３がオンする。これと同時に、ＮＭＯＳ１０１
をオフするためのパルスが、比較回路１２６から出力さ
れる。これにより、ＮＭＯＳ１５７がオンし、抵抗１６
０とＮＭＯＳ２０３のドレインとの接続点の電圧を降下
させる。この電圧がインバータ１６５によって反転され
てＲＳ−ＦＦ１４５のリセット端子（Ｒ）に入力され、
ＲＳ−ＦＦ１４５がリセットされる。

【０１０２】ＲＳ−ＦＦ１２８の出力信号が“Ｌ”のと
きには、抵抗２０１，２０２の接続点の電圧が下がり、
ＮＭＯＳ２０３がオフする。ＮＭＯＳ２０３がオフして
いる期間には、抵抗１８１ｂと電源１５９の間が切離さ
れるとともに、抵抗１６１と電源１５９との間が切離さ
れ、これらの抵抗を介してグランドに流れる電流が遮断
される。このスイッチング電源装置における他の動作
は、第５の実施形態と同じなので、説明を省略する。

【０１０３】以上のように、この実施形態のスイッチン
グ電源装置では、ＮＭＯＳ２０３が抵抗１８１ｂ，１６
１を切離す構成としている。そのため、第５の実施形態
と同様に、抵抗１８１ｂを介してグランドに流れる電流
を遮断するばかりでなく、抵抗１６１を介してグランド
に流れる電流を遮断できる。よって、低消費電流のスイ
ッチング電源装置を実現できる。さらに、ＮＭＯＳ１５
７には、高電圧が印加されないようになるので、ＮＭＯ
Ｓ１５７を高耐圧部品で構成する必要がなくなり、高耐
圧部品の点数を少なくでき、コストを低減できる。な
お、本発明は、上記実施形態に限定されず、種々の変形
が可能である。その変形例としては、次のようなものが
ある。

【０１０４】（１）第１〜６の実施形態では、ノードＮ
の電圧ＶＳが電源電圧ＶｉｎになったタイミングでＮＭ
ＯＳ１０１をオフしてスイッチングロスを低減すること
と、ノードＮの電圧ＶＳがグランドの電圧になったタイ
ミングでＮＭＯＳ１０２をオフしてスイッチングロスを
低減することの両方を実現しているが、いずれか一方の
みで、スイッチングロスを低減するようにしてもよい。 （２）第１〜第６の実施形態では、ノードＮの電圧がグ
ランドの電圧から電源電圧Ｖｉｎまでスイングするスイ
ッチング電源装置の実施形態を説明したが、他のハーフ
ブリッジ型スイッチング電源装置にも、本発明は適用可
能である。例えば、ノードＮの電圧がグランド電圧から
電源電圧Ｖｉｎ／２までスイングするハーフブリッジ型
スイッチング電源装置でも、比較回路１８４，１８５の
判定閾値等を変更することにより適用可能で、上記実施
形態と同様の効果を奏する。

【０１０５】（３）第２〜６の実施形態では、ノードＮ
の電圧がグランド電圧になったことを検出するために、
抵抗１８１ａ，１８１ｂ，１９２、比較回路１８５、イ
ンバータ１９０、コンデンサ１９３及びＮＯＲゲート１
９１を用いたが、第１の実施形態と同様に、微分回路１
３０Ａ、抵抗１４２ａ、コンデンサ１４２ｂ、インバー
タ１４３、ＮＯＲゲート１４１を用いてもよい。

【０１０６】

【発明の効果】以上詳細に説明したように、本発明で
は、第１のスイッチング素子或いは第２のスイッチング
素子を、ノードＮの電圧が上昇或いは下降しきったとき
にオンできる構成にしたので、スイッチング電源装置に
おけるスイッチングロスを低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すスイッチング電
源装置の構成図である。

【図２】図１中のドライバを示す構成図である。

【図３】図１のスイッチング電源装置の動作を示すタイ
ムチャートである。

【図４】図２のドライバの動作を示すタイムチャートで
ある。

【図５】本発明の第２の実施形態を示すスイッチング電
源装置の構成図である。

【図６】図５のスイッチング電源装置の動作を示すタイ
ムチャートである。

【図７】本発明の第３の実施形態を示すスイッチング電
源装置の構成図である。

【図８】図７のスイッチング電源装置の動作を示すタイ
ムチャートである。

【図９】本発明の第４の実施形態を示すスイッチング電
源装置の構成図である。

【図１０】図９のスイッチング電源装置の動作を示すタ
イムチャートである。

【図１１】本発明の第５の実施形態を示すスイッチング
電源装置の構成図である。

【図１２】図１１のスイッチング電源装置の動作を示す
タイムチャートである。

【図１３】本発明の第６の実施形態を示すスイッチング
電源装置の構成図である。

【図１４】図１３のスイッチング電源装置の動作を示す
タイムチャートである。

【図１５】従来のスイッチング電源装置を示す構成図で
ある。

【図１６】図１５のスイッチング電源装置の動作を示す
タイムチャートである。

【符号の説明】

１００ 主電源 １０１ 第１のスイッチング素子としてのＮＭＯ
Ｓ １０２ 第２のスイッチングそしてしてのＮＭＯ
Ｓ １１０ 発振回路 １３０，１８０ 制御部 １３０Ａ 微分回路 １３０Ｂ 上昇停止検出部及び下降停止検出部であ
る検出回路 １３０Ｃ オンオフ制御回路 １７４ トランス １７９ エラーアンプ １８０Ａ 電圧検出回路 １８０Ｂ 到達検出部 ２０３ 切り離し手段としてのＮＭＯＳ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H730 AA20 AS01 BB26 BB57 DD04 DD32 DD41 EE03 EE07 FD01 FD22 FF01 FG05

Claims (10)

【特許請求の範囲】
1. 【請求項１】電源と駆動ノードとの間に接続された第１
   のスイッチング素子と、 グランドと前記駆動ノードとの間に接続された第２のス
   イッチング素子と、 前記駆動ノードに接続されたインダクタと、 発振回路と、 前記発振回路で設定される周期毎に、前記第１及び第２
   のスイッチング素子を両方が同時にオフするデッドタイ
   ムを挟んで交互にオンさせる制御部と、 前記インダクタに流れる電流を電力に変成して負荷に供
   給する供給手段と、を備えるスイッチング電源装置にお
   いて、 前記制御部は、 前記駆動ノードの電圧の微分値を求める微分回路と、 前記デッドタイム中に前記駆動ノードの電圧が上昇する
   ときに該電圧の上昇が停止するタイミングを前記微分回
   路の出力信号から検出する上昇停止検出部と、 前記上昇停止検出部が検出したタイミングで前記第１の
   スイッチング素子をオンさせ、前記発振回路で設定され
   るタイミングで該第１のスイッチング素子をオフさせる
   オンオフ制御回路と、を備えることを特徴とするスイッ
   チング電源装置。
2. 【請求項２】電源と駆動ノードとの間に接続された第１
   のスイッチング素子と、 グランドと前記駆動ノードとの間に接続された第２のス
   イッチング素子と、 前記駆動ノードに接続されたインダクタと、 発振回路と、 前記発振回路で設定される周期毎に、前記第１及び第２
   のスイッチング素子を両方が同時にオフするデッドタイ
   ムを挟んで交互にオンさせる制御部と、 前記インダクタに流れる電流を電力に変成して負荷に供
   給する供給手段と、を備えるスイッチング電源装置にお
   いて、 前記制御部は、 前記駆動ノードの電圧の微分値を求める微分回路と、 前記デッドタイム中に前記駆動ノードの電圧が下降する
   ときに該電圧の下降が停止するタイミングを前記微分回
   路の出力信号から検出する下降停止検出部と、 前記下降停止検出部が検出したタイミングで前記第２の
   スイッチング素子をオンさせ、前記発振回路で設定され
   るタイミングで該第２のスイッチング素子をオフさせる
   オンオフ制御回路と、を備えることを特徴とするスイッ
   チング電源装置。
3. 【請求項３】電源と駆動ノードとの間に接続された第１
   のスイッチング素子と、 グランドと前記駆動ノードとの間に接続された第２のス
   イッチング素子と、 前記駆動ノードに接続されたインダクタと、 発振回路と、 前記発振回路で設定される周期毎に、前記第１及び第２
   のスイッチング素子を両方が同時にオフするデッドタイ
   ムを挟んで交互にオンさせる制御部と、 前記インダクタに流れる電流を電力に変成して負荷に供
   給する供給手段と、を備えるスイッチング電源装置にお
   いて、 前記制御部は、 前記駆動ノードの電圧を求める電圧検出回路と、 前記デッドタイム中に前記駆動ノードの電圧が上昇する
   ときに該電圧が所定電圧に到達したタイミングを前記電
   圧検出回路の出力信号から検出する到達検出部と、 前記到達検出部が検出したタイミングで前記第１のスイ
   ッチング素子をオンさせ、前記発振回路で設定されるタ
   イミングで該第１のスイッチング素子をオフさせるオン
   オフ制御回路と、を備えることを特徴とするスイッチン
   グ電源装置。
4. 【請求項４】前記所定電圧は、前記電源の発生する電圧
   であることを特徴とする請求項３に記載のスイッチング
   電源装置。
5. 【請求項５】電源と駆動ノードとの間に接続された第１
   のスイッチング素子と、 グランドと前記駆動ノードとの間に接続された第２のス
   イッチング素子と、 前記駆動ノードに接続されたインダクタと、 発振回路と、 前記発振回路で設定される周期毎に、前記第１及び第２
   のスイッチング素子を両方が同時にオフするデッドタイ
   ムを挟んで交互にオンさせる制御部と、 前記インダクタに流れる電流を電力に変成して負荷に供
   給する供給手段と、を備えるスイッチング電源装置にお
   いて、 前記制御部は、 前記駆動ノードの電圧を求める電圧検出回路と、 前記デッドタイム中に前記駆動ノードの電圧が下降する
   ときに該電圧が所定電圧に到達したタイミングを前記電
   圧検出回路の出力信号から検出する到達検出部と、 前記到達検出部が検出したタイミングで前記第２のスイ
   ッチング素子をオンさせ、前記発振回路で設定されるタ
   イミングで該第２のスイッチング素子をオフさせるオン
   オフ制御回路と、を備えることを特徴とするスイッチン
   グ電源装置。
6. 【請求項６】前記所定電圧は、前記グランドの電圧であ
   ることを特徴とする請求項５に記載のスイッチング電源
   装置。
7. 【請求項７】前記電圧検出回路を、前記駆動ノードと前
   記グランドとの間に接続された抵抗素子或いは該駆動ノ
   ードの電圧をバイアスするバイアス手段と前記グランド
   との間に接続された抵抗素子で構成し、 前記電圧検出回路による電圧検出が不要なときに前記駆
   動ノード、前記バイアス手段或いは前記グランドと前記
   抵抗素子との間を切離す切離し手段をさらに備えること
   を特徴とする請求項３乃至６のいずれかに記載のスイッ
   チング電源装置。
8. 【請求項８】前記切離し手段は、前記発振回路の出力に
   基づき前記切離しを行う手段を有することを特徴とする
   請求項７に記載のスイッチング電源装置。
9. 【請求項９】前記駆動ノード或いは前記バイアス手段と
   前記グランドとの間に負荷抵抗素子とともに接続され、
   前記発振回路の出力に基づきオン、オフし、該負荷抵抗
   素子に前記第１または第２のスイッチング素子をオフさ
   せるための制御信号を発生させるトリガ用スイッチを備
   え、 前記切離し手段は、前記トリガ用スイッチ及び前記抵抗
   素子の両方を同時に前記駆動ノード、前記バイアス手段
   或いは前記グランドから切離す位置に接続されているこ
   とを特徴とする請求項７または８に記載のスイッチング
   電源装置。
10. 【請求項１０】前記供給手段の出力電力を参照値と比較
    して、その差に対応する信号を前記発振回路に負帰還
    し、前記周期或いは前記第１及び第２のスイッチング素
    子のオンしている期間を調整するフィードバック機構を
    備えることを特徴とする請求項１乃至９のいずれかに記
    載のスイッチング電源装置。